CN101452964B - 有着一ono上介电层的非易失性存储器半导体元件 - Google Patents

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Abstract

一种非易失性存储单元，包含一硅衬底含有一主要表面，一源极区域位于该硅衬底中的一部分，一漏极区域位于该硅衬底中的一部分，以及一阱区域位于该硅衬底中的一部分并介于该源极和该漏极区域之间。该单元包含一底部氧化层形成于该衬底的该主要表面上。该底部氧化层位于接近该阱区域的该主要表面上。该单元包含一电荷储存层位于该底部氧化层之上，一介电遂穿层位于该电荷储存层之上，且一控制栅极形成于该介电遂穿层之上。该介电遂穿层包含一第一氧化层，一氮化层和一第二氧化层。该非易失性存储单元的擦除，包含施加一正栅极电压使空穴自该栅极注入。

Description

有着一ONO上介电层的非易失性存储器半导体元件
本申请为申请号为200610093746.7，申请日为2006年6月16日，发明名称为“有着一ONO上介电层的非易失性存储器半导体元件”的中国发明专利申请的分案申请。
技术领域
本发明涉及一种非易失性存储器半导体元件，以及一种制造一非易失性存储器半导体元件的方法，特别是一种含有氧化氮化氧化(ONO)上介电层的非易失性存储器半导体元件，以及一种制造一含有氧化氮化氧化(ONO)上介电层的非易失性存储器半导体元件的方法。
技术背景
非易失性存储器(NVM)是一种半导体存储器，含有这种NVM存储单元的半导体元件，即使当电源的供应被移除时，仍可持续储存数据。NVM包含掩模只读存储器(MaskROM)，可编程只读存储器(PROM)，可擦除可编程只读存储器(EPROM)，以及电可擦除可编程只读存储器(EEPROM)。典型地，NVM可被编程以用作数据的读取和/或擦除，且该编程后的数据在被擦除之前，可被储存一段相当长的时间，甚至如十年之久。
氮化物只读存储器(NROM)，是EEPROM的一种类型，利用电荷捕捉(charge-trapping)来储存数据。氮化物只读存储器典型地由一金属氧化物半导体场效应晶体管(MOSFET)构成，其含有一ONO(氧化氮化氧化)层位于该半导体材料的该栅极和该源极/漏极之间。当该元件被编程时，位于该ONO中的该氮化物层可捕捉电荷(电子)。该氮化物材料有能力局部化电荷并储存之，而不需将遍布于该氮化层的电荷明显地横向移动。氮化物只读存储器利用一相当厚的隧道氧化层，通常会对于擦除一存储单元所花的时间造成负面影响。氮化物只读存储器与常见的[浮动栅极]存储单元相对照，其中该浮动栅极有导电性，而电荷横向扩散遍布于整个浮动栅极，并经由一隧道氧化层被传送。在氮化物只读存储器单元中的该电荷捕捉层的编程(即电荷注入)，可通过各种不同的热载子注入方法来完成，例如沟道热电子注入(CHE)，源极侧注入(SSI)，以及沟道引发次要热电子注入(CHISEL)，这些方式均可将电子注入氮化层。通过施加一正栅极电压来执行擦除，该正栅极电压使空穴自该栅极经由该ONO上介电层隧穿。在氮化物只读存储器元件中的擦除(即电荷移除)，通常可通过传导带间热空穴隧穿(BTBHHT)来完成。然而BTBHHT擦除会造成许多氮化物只读存储器元件可靠性的问题，及造成该氮化物只读存储器元件品质降低，并在多次的编程/擦除循环之后造成电荷的流失。读取的实施可为正向或逆向。局部化电荷捕捉技术让每一个单元分成两比特，因而使存储器密度加倍。通过已知的电压施加技术，氮化物只读存储器可被重复地编程，读取，擦除和/或再编程。
另一种EEPROM是如图4B所示的金属氮化氧化硅(MNOS)存储单元。一典型的MNOS40包含一非常薄的绝缘材料层50如二氧化硅(SiO2)，以将一氮化硅电荷储存区域54和该半导体元件的一栅极55与一阱区45分隔开来。一MNOS40同时包含一衬底41，在其内形成一源极44和一漏极42。该阱区45位于该栅极55下方的该源极44和该漏极42之间。擦除一MNOS40包含从该栅极55将空穴注入至该氮化物区域54内。这是通过使用一大的正栅极电压，并同时将该源极44，该漏极42和该衬底41接地来完成的。为了促进空穴自该栅极55注入，在该氮化物54和该栅极55之间没有任何东西。然而这样的MNOS元件40遭受氮化物区域54中电荷保留的问题，因为电子可轻易的自氮化物区域54[逃离](de-trap)而进入该栅极55。
还有一种EEPROM为硅氧化氮化氧化硅(SONOS)存储单元。在此参照美国6,011,725号专利(Eitan)的全部内容，提供数个NVM现有技术的详细对照，分别包含编程、擦除和读取技术。该Eitan专利同时公开一种SONOS存储单元，可通过局部化电荷存储器的技术来储存两个数据比特。
一典型常见的SONOS元件10如图4A所示，该常见的SONOS元件10，包含一硅衬底11，一源极14，一漏极12，一阱区15，和一在该阱区15上方的第一氧化层20，延伸至该源极14和该漏极12的上方部分。在该氧化层20上方提供一氮化物电荷储存层24，并在该氮化物电荷储存层24上方提供一第二氧化层30。一多晶硅(poly)栅极25位于该ONO堆叠20、24、30的上方。通过在该氮化物层24上方提供该第二氧化层30，可改善编程操作期间，电荷在该氮化物层24中存放位置的控制能力。此外，该第二氧化层30的添加，防止来自上方栅极25的空穴进入。为了让电子能穿过该氧化层20，该氧化层20必须相当薄，例如20至30埃()。然而在保留电荷时仍发生直接隧穿，造成电荷保留不足的结果。
因此希望可以提供一种非易失性存储器半导体元件，改善常见的SONOS和MNOS元件电荷保留的问题。且希望可以提供一种非易失性存储器半导体元件，含有一能带设计的氧化氮化氧化(ONO)上介电层，可作为一阻挡氧化物或上方氧化层。同时希望可以提供一种非易失性存储器，可通过施加一正栅极电压，利用栅极注入空穴来擦除。
发明内容
简单来说，本发明包含一种非易失性存储单元，包含一硅衬底含有一主要表面，一位于该硅衬底中接近该主要表面的一部分的源极区域，一位于该硅衬底中接近该主要表面的一部分的漏极区域。该漏极区域与该源极区域分隔开来。一阱区位于该硅衬底中接近该主要表面的一部分，并介于该源极和该漏极区域之间。该单元包含一形成于该衬底的该主要表面上的底部氧化层。该底部氧化层位于接近该阱区的该主要表面上。一电荷储存层位于对应该硅衬底的该主要表面的该底部氧化层之上。一介电隧穿层位于对应该硅衬底的该主要表面的该电荷储存层之上。以对应该硅衬底的该主要表面向外延伸的顺序，该介电隧穿层包含一第一介电氧化层，一介电氮化层和一第二介电氧化层。一控制栅极位于对应该硅衬底的该主要表面的该介电隧穿层之上。
本发明同时包含形成一存储单元的方法，包含提供一硅衬底含有一主要表面，形成一位于该硅衬底中接近该主要表面的一部分的源极区域，以及形成一位于该硅衬底中接近该主要表面的一部分的漏极区域。该漏极区域与该源极区域分隔开来。一阱区被界定于该硅衬底中接近该主要表面的一部分，并介于该源极和该漏极区域之间。在该衬底的该主要表面上沉积一底部氧化层。该底部氧化层位于接近该阱区的该主要表面上。在对应该硅衬底的该主要表面的该底部氧化层之上形成一电荷储存层。在对应该硅衬底的该主要表面的该电荷储存层之上沉积一第一介电氧化层。在对应该硅衬底的该主要表面的该第一介电氧化层之上沉积一介电氮化层。在对应该硅衬底的该主要表面的该介电氮化层之上沉积一第二介电氧化层。在对应该硅衬底的该主要表面的该介电隧穿层之上形成一控制栅极。
另一方面，本发明包含擦除一非易失性存储单元的方法。该非易失性存储单元包含一硅衬底，一控制栅极，一源极，一漏极，一介于该源极和该漏极之间的阱区，一位于该阱区之上的底部氧化层，一位于该底部氧化层之上的电荷储存层，以及一位于该电荷储存层和该控制栅极之间的氧化氮化氧化(ONO)介电层。此方法包含对该控制栅极施加一正栅极擦除电压，足以让空穴自该控制栅极隧穿至该电荷储存层，并对源极区域或漏极区域中的一个施加一源极/漏极编程电压且耦合另一个区域至参考电压。该源极/漏极编程电压足以让电子自该阱区隧穿至该电荷储存区域。
附图说明
阅读前述的简介以及本发明的详细说明时，结合附图将可进一步了解本发明的内容。为了说明本发明的目的，图示为优选具体实施例。但可以了解的是，图中所示的精确的排列和构件，并非对本发明有所限制。
图1A为含有一根据本发明的第一优选实施例的氧化氮化氧化(ONO)介电层的一n沟道非易失性存储器(NVM)单元的局部剖面正视图；
图1B为含有一根据本发明的第二优选实施例的氧化氮化氧化(ONO)介电层的一p沟道非易失性存储器(NVM)单元的局部剖面正视图；
图2为图1A的NVM单元的局部剖面正视图，显示空穴隧穿和电子隧穿的方向路径；
图3A为电荷保留状态时氧化氮化氧化(ONO)介电层的带能量图；
图3B为当施加于控制栅极的电压不等于零时，氧化氮化氧化(ONO)介电层的带能量图；
图4A为一常见的非易失性存储器(NVM)硅氧化氮氧化硅(SONOS)存储单元的局部剖面正视图；
图4B为一常见的非易失性存储器(NVM)金属氮化氧化硅(MNOS)存储单元的局部剖面正视图；
图5A为图1A的n沟道NVM单元，通过沟道热电子(CHE)注入来被编程的局部剖面正视图；
图5B为图1B的p沟道NVM单元，通过传导带间隧穿热电子(BBHE)来被编程的局部剖面正视图；
图6A为关于编程及擦除图1A的n沟道NVM单元的实验数据显示图；
图6B为关于编程及擦除图1B的p沟道NVM单元的实验数据显示图。
具体实施方式
在接下来的说明中，使用某些特定的术语是为了方便描述而非限制本发明。词语[右]、[左]、[较低]、[较高]是为标明所参照图示中的方向。词语[在内侧]、[在外侧]所指的方向，分别为接近或远离被描述物体的几何中心或其被指定的部分。[术语]包含了上面特别提到的词语及其衍生词或与其意思相似的字。此外，在专利申请范围和与其相对应的说明书中，词语[一]可能表示[至少一]。
一(1)微米(μm)为一万(10000)埃()或一千(1000)纳米(nm)。
文中所提及的导电率(conductivity)将被限制在所述具体实施例中。然而那些本领域技术人员知道p型导电率可和n型导电率交换，而该元件仍可正常运作(即为一第一和一第二导电类型)。因此文中所提及的n或p，同时可表示n和p，或者p和n可互相取代之。
此外，n+和p+分别表示重掺杂n型区域和重掺杂p型区域；n++和p++分别表示极重掺杂n型区域和极重掺杂p型区域；n-和p-分别表示轻掺杂n型区域和轻掺杂p型区域；而n--和p--分别表示极轻掺杂n型区域和极轻掺杂p型区域。但这些相关的掺杂名词并不会用来限制本发明。
提到图示的详细说明，其中参照图号所指元件，图1A和图2显示根据本发明的第一优选实施例的一非易失性存储器(NVM)单元100。该NVM单元100包含一硅衬底102含有一主要表面102a，一位于该硅衬底102中接近该主要表面102a的一部分的源极区域104，一位于该硅衬底102中接近该主要表面102a的一部分的漏极区域112。该漏极区域112与该源极区域104分隔开来。一阱区105位于该硅衬底102中接近该主要表面102a的一部分，并介于该源极区域104和该漏极区域112之间。该NVM单元100包含一形成于该衬底102的该主要表面102a上的底部氧化层120。该底部氧化层120位于接近该阱区105的该主要表面102a上。一电荷储存层124位于对应该硅衬底的该主要表面102a的该底部氧化层120之上。一介电隧穿层130位于对应该硅衬底的该主要表面102a的该电荷储存层124之上。以对应该硅衬底102的该主要表面102a向外延伸的顺序，该介电隧穿层130包含一第一介电氧化层131，一介电氮化层132和一第二介电氧化层133，因此该介电隧穿层130为一氧化氮化氧化(ONO)层130。一控制栅极125位于对应该硅衬底的该主要表面102a的该介电隧穿层130之上。
如图所示，该NVM单元100为一N沟道元件(图1A)，因为该源极区域104和该漏极区域112均为n型区域，而该阱区105为一p型区域。因此，在该预期的源极区域104和该漏极区域112的位置一p型衬底102可被掺杂或注入一n型材料。另一方面，在该p型衬底102中源极区域104和该漏极区域112也可以形成沟槽(未清楚显示)，该沟槽可用例如一重掺杂n型多晶硅(n+)或其他类似的n型材料再填充。
该底部氧化层120优选厚度为30～90埃()之间。该底部氧化层120由一氧化物形成，例如二氧化硅(SiO2)，氧化铝(Al2O3)或其他类似材料。该底部氧化层120厚度最好大于30埃()，以防止编程该NVM单元100后(即电荷被故意储存于电荷储存层124上)，直接隧穿(direct-tunneling)的电荷从电荷储存层124流失。因此该底部氧化层120的作用有如一绝缘层。
该电荷储存层124优选厚度为50～150埃()之间。该电荷储存层124优选为由一氮化物形成，例如氮化硅(Si3N4)，氮氧化硅(SiOxNx)或其他类似材料。该电荷储存层124可用像是捕捉绝缘材料(trappinginsulatingmaterial)替代氮化物，例如氧化铝(Al2O3)，氧化铪(HfO2)或其他类似材料。该电荷储存层124提供该NVM单元100的可编程存储器储存部分。该电荷储存层124优选为一能在编程操作后有效地捕捉或储存电荷的材料，为了诱导电荷进入该电荷储存层124，此编程操作必须对该控制栅极125，以及对该源极区域104和该漏极区域112中的一个施加一编程电压电位。
该ONO上介电层130为一能带设计的隧穿介电层，为从该控制栅极125的空穴注入提供一有效的隧穿势垒，并阻止在预期的电荷保留期间发生直接隧穿的漏失。该ONO上介电层130为一多层结构(夹层)，其该第一和该第二介电氧化层131、133和该介电氮化层132每一层优选的厚度为介于10～30埃()之间。举例来说，该第一介电氧化层131的厚度可为约18埃，该介电氮化层132的厚度可为约20埃，而该第二介电氧化层133的厚度可为约15埃。该介电氮化层132优选为由氮化硅或其他绝缘介电材料形成，其有一小于约3电子伏特(eV)的低空穴势垒高度。氮化硅有一相对较低的空穴势垒高度1.9eV，所以在一相对高的电场之下，其可变成空穴隧穿是[可穿透的]，例如施加大于零的电压至该控制栅极125。
该介电隧穿层130在一擦除操作期间，作为空穴从该控制栅极125隧穿的一隧穿电介质。由于减少该第一和该第二介电氧化层131、133和该介电氮化层132的厚度，该介电隧穿层130本身的电荷捕捉效应便极微小可忽略。因此在存储器编程和电荷保留的操作期间，该ONO上介电层130中的相当薄的介电氮化层132不会捕捉电荷。
因此，该NVM单元100优选为一硅氧化氮化氧化氮化氧化硅(SONONOS)元件，其中该栅极125由多晶硅所形成，该上介电层130由氧化氮化氧化(ONO)所形成，该电荷储存层124由氮化物所形成，而该阻挡层120由氧化物所形成，这些全部位于该硅衬底102的上方。
该控制栅极125可由未掺杂的多晶硅、掺杂多晶硅和金属中的一种所形成。举例来说，该控制栅极125可为轻或重n型掺杂多晶硅，轻或重p型掺杂多晶硅，铂(Pt)，氮化钽(TaN)中的一种或其他类似材料。
该NVM单元100的操作如下。为了诱导电荷进入电荷储存层124，一擦除操作必须对该控制栅极125施加一栅极擦除电压VG(图2)，以及对该源极区域104和该漏极区域112中的一个施加一源极/漏极擦除电压VS/D(图2)。为了提供空穴自该控制栅极125向该电荷储存层124隧穿，通过对该控制栅极125施加一正直流电电压(+VDC)以擦除该NVM单元100。该正栅极擦除电压VG优选为约+10到+18VDC之间。此外，一负源极/漏极擦除电压(-VDC)施加于该源极区域104和该漏极区域112中的一个至一参考电位(即零电位或接地)。该负源极/漏极擦除电压VS/D足以造成电子自该阱区105向该电荷储存层124隧穿。无论如何，不需利用传导带间热空穴擦除(BTBHHE)，以此降低或排除热空穴引发的损害。
该NVM单元100通过一电子注入方式来编程。对n沟道元件100(图1A)来说，可使用沟道热电子注入(CHE)，源极侧注入(SSI)，沟道引发次要热电子注入(CHISEL)以及其他类似方式。对p沟道元件200(图1B)来说，可使用传导带间隧穿热电子(BBHE)注入，沟道热空穴引发热电子注入，或简易的负富勒-诺得汉(Fowler-Nordheim，-FN)栅极电子注入，或其他类似方式。图5A显示通过沟道热电子注入(CHE)编程n沟道元件，图5B显示通过传导带间隧穿热电子(BBHE)注入编程p沟道元件。优选的是该NVM单元100有两比特可被编程，如现有技术所知，每一单元100有一在该电荷储存层124中较接近该源极区域104的第一比特，以及一在该电荷储存层124中较接近该漏极区域112的第二比特。
该NVM单元100的读取使用常见的读取方式，例如对该控制栅极125施加一栅极读取电压，以及对该源极区域104和该漏极区域112中的一个施加一源极/漏极读取电压，并将其中另一个区域接地。在一读取期间同时将该阱区105接地。举例来说，该栅极读取电压和该源极/漏极读取电压均可介于约1至2直流伏特之间。
图6A为关于编程和擦除图1A的n沟道NVM单元的实验数据显示图。图6B为关于编程和擦除图1B的p沟道NVM单元的实验数据显示图。
图3A显示在一电荷保留状态时((VG≈0)，该ONO介电层130的带能量图。当有一低电场存在时，该ONO介电层130不会发生能带偏移(Bandoffset)，因而抑制隧穿。图3B显示当施加于控制栅极125的电压VG不等于零时(VG＞0)，该ONO介电层130的带能量图。当有一相对高电场存在时，该ONO介电层130发生能带偏移，以此提供空穴自该控制栅极125向该电荷储存层124隧穿。
图1B描述符合本发明的第二优选实施例的一非易失性存储器(NVM)单元200。该NVM单元200包含一硅衬底202含有一主要表面202a，一位于该硅衬底202中接近该主要表面202a的一部分的源极区域204，一位于该硅衬底202中接近该主要表面202a的一部分的漏极区域212。该漏极区域212与该源极区域204分隔开来。一阱区205位于该硅衬底202中接近该主要表面202a的一部分，并介于该源极区域204和该漏极区域212之间。该NVM单元200包含一形成于该衬底202的该主要表面202a上的底部氧化层220。该底部氧化层220位于接近该阱区205的该主要表面202a上。一电荷储存层224位于对应该硅衬底202的该主要表面202a的该底部氧化层220之上。一介电隧穿层230位于对应该硅衬底202的该主要表面202a的该电荷储存层224之上，以对应该硅衬底202的该主要表面202a向外延伸的顺序，该介电隧穿层230包含一第一介电氧化层231，一介电氮化层232和一第二介电氧化层233，因此该介电隧穿层230为一氧化氮化氧化(ONO)层230。一控制栅极225位于对应该硅衬底202的该主要表面202a的该介电隧穿层230之上。
如图所示，该NVM单元200为一P沟道元件(图1B)，因为该源极区域204和该漏极区域212均为p型区域，而该阱区205为一n型区域。因此，在该预定的源极区域204和该漏极区域212的位置，一n型衬底202可被掺杂或注入一p型材料。另一方面，预定的源极区域204和漏极区域212也可以在该n型衬底202中形成沟槽，该沟槽可用例如一重掺杂p型多晶硅(p+)或其他类似的p型材料再填充。
与该第一优选实施例相似，该底部氧化层220优选厚度为30～90埃()之间。该底部氧化层220由一氧化物材料形成，例如氧化铝(Al2O3)。该电荷储存层224优选厚度为50～150埃()之间。该电荷储存层224优选为由一氮化物形成，例如氮化硅(Si3N4)，氮氧化硅(SiOxNx)或其他类似材料。该电荷储存层224可用像是捕捉绝缘材料(trappinginsulatingmaterial)代替氮化物，例如氧化铝(Al2O3)，氧化铪(HfO2)或其他类似材料。该第一和该第二介电氧化层231、233以及该介电氮化层232，每一层优选的厚度为介于10～30埃()之间。举例来说，该第一介电氧化层231的厚度可为约18埃，该介电氮化层232的厚度可为约20埃，而该第二介电氧化层233的厚度可为约15埃。该控制栅极225可由未掺杂多晶硅，掺杂多晶硅和金属中的一种所形成。举例来说，该控制栅极225可为轻或重n型掺杂多晶硅，轻或重p型掺杂多晶硅，铂(Pt)，氮化钽(TaN)中的一种或其他类似材料。
因此，该NVM单元200优选为一硅氧化氮化氧化氮化氧化硅(SONONOS)元件，其中该栅极225由多晶硅所形成，该上介电层230由氧化氮化氧化(ONO)层所形成，该电荷储存层224由氮化物所形成，而该阻挡层220由氧化物所形成，这些全部位于该硅衬底202的上方。
栅极125和225的材料优选为重掺杂p型多晶硅(p+-polysilicon)。这样一来，通过施加一正栅极电压VG便可提供高密度的空穴。
本发明同时包含形成根据优选实施例的NVM单元100、200的方法。形成该存储单元100、200的该方法，包含提供一硅衬底102、202含有一主要表面102a、202a，在该硅衬底102、202中接近该主要表面102a、202a的一部分形成一源极区域104、204，以及形成一漏极区域112、212位于该硅衬底102、202中接近该主要表面102a、202a的一部分。该漏极区域112、212与该源极区域104、204分隔开来。一阱区105、205被定义于该硅衬底102、202中接近该主要表面102a、202a的一部分，并介于该源极104、204和该漏极区域112、212之间。经由该掩模50沉积一底部氧化层120、220于该衬底102、202的该主要表面102a、202a上。该底部氧化层120、220位于接近该阱区105、205的该主要表面102a、202a上。在对应该硅衬底102、202的该主要表面102a、202a的该底部氧化层120、220之上形成一电荷储存层124、224。在对应该硅衬底202的该主要表面202a的该电荷储存层124、224之上沉积一第一介电氧化层131、231。在对应该硅衬底202的该主要表面202a的该第一介电氧化层131、231之上沉积一介电氮化层132、232。在对应该硅衬底202的该主要表面202a的该介电氮化层132、232之上沉积一第二介电氧化层133、233。在对应该硅衬底202的该主要表面202a的该第二介电氧化层133、233之上形成一控制栅极125、225。一掩模50(在图1A-1B中以虚线显示)位于该硅衬底102、202的接近该主要表面的地方。该掩模50留下接近该阱区105、205的该主要表面102a、202a的露出最少部分。通过蚀刻或其他移除技术可移除适当部分的层120、124、131、132、133和220、224、231、232、233，以及栅极125、225。
如上述，该底部氧化层120、220的厚度优选为介于30～90埃()之间，该电荷储存层124、224优选厚度为50～150埃()之间，且该第一和该第二介电氧化层131、231和133、233以及该介电氮化层132、232，每一层优选的厚度为介于10～30埃()之间。
该NVM单元100可为一N沟道元件(图1A)，通过例如掺杂和/或注入均为n型区域的该源极区域104和该漏极区域112，以及留下该阱区105为一p型区域。
另外，该NVM单元200可为一P沟道元件(图1B)，通过例如掺杂和/或注入均为p型区域的该源极区域204和该漏极区域212，以及留下该阱区为一n型区域。另一方面，预定的源极区域204和漏极区域212也可以在该n型衬底202中形成沟槽，该沟槽可用例如一重掺杂p型多晶硅或其他类似的p型材料再填充。
每个不同的层120、124、131、132、133和220、224、231、232、233，以及栅极125、225，可使用各种现有技术的方法来形成。举例来说，这些层可被生长或沉积。沉积可为一化学气相沉积(CVD)，物理气相沉积(PVD)，蒸镀(evaporation)，溅镀(sputtering)或其他类似方法。可使用微影(photolithography)或掩模(masking)技术，在该半导体衬底的表面上形成图案。每个不同的层120、124、131、132、133和220、224、231、232、233，以及栅极125、225，可使用机械蚀刻或化学蚀刻，和/或化学机械抛光(CMP)及其他类似方法来蚀刻回去。除此之外，在该NVM单元100、200的工艺中，可能会利用到已知技术如掺杂(doping)，热处理(heattreating)，扩散(diffusing)，蚀刻(etching)，分层(layering)，挖沟(trenching)，抛光(polishing)及其他类似方法，而不脱离本发明的范围。
该NVM单元100、200可被应用在各种不同的存储器类型，包括NOR和NAND存储器。该NVM单元100、200可被应用在虚拟接地阵列结构(virtualgroundarrayarchitecture)中。
该上介电层130、230可包含附加的氧化层和/或氮化层，并且和/或可包含附加其他材料层。
由上述可知，本发明涉及一种含有一ONO上介电层的非易失性存储器半导体元件，以及此元件的制造方法。本领域技术人员均可了解，在不脱离本发明实施例的广泛的发明概念内，可对上述具体实施例做出变化。因此可以理解的是，本发明并不会被所公开的实施例所限制，并且其范围还包含如所附权利要求所限定的变体，而不脱离本发明的精神和范围。

Claims (15)

1.一种非易失性存储单元，包含：
一衬底；
一源极区域；
一漏极区域；
一阱区域，介于该源极区域和该漏极区域之间；
一底部氧化层，位于该衬底上方；
一电荷储存层，位于该底部氧化层上方；
一氧化氮化氧化(ONO)隧穿上介电层，位于该电荷储存层之上；以及
一控制栅极，位于该氧化氮化氧化隧穿上介电层之上；
其中该氧化氮化氧化隧穿上介电层包含第一介电氧化层、一介电氮化层和第二介电氧化层，每一层的厚度为介于10～30埃之间，第一和第二介电氧化层的厚度均为大于等于10埃并小于30埃；
其中，该氧化氮化氧化隧穿上介电层中的介电氮化层不会捕捉电荷。
2.根据权利要求1的非易失性存储单元，其中该控制栅极为未掺杂多晶硅、掺杂多晶硅和金属中的一种。
3.根据权利要求1的非易失性存储单元，其中该控制栅极为n型掺杂多晶硅、p型掺杂多晶硅、铂和氮化钽中的一种。
4.根据权利要求1的非易失性存储单元，其中该第一介电氧化层的厚度为18埃，该介电氮化层的厚度为20埃，且该第二介电氧化层的厚度为15埃。
5.根据权利要求1的非易失性存储单元，其中该底部氧化层的厚度介于30～90埃之间。
6.根据权利要求1的非易失性存储单元，其中该底部氧化层由氧化铝所形成。
7.根据权利要求1的非易失性存储单元，其中该电荷储存层的厚度介于50～150埃之间。
8.根据权利要求1的非易失性存储单元，其中该电荷储存层由氮化硅、氮氧化硅、氧化铝和氧化铪中的至少一种所形成。
9.根据权利要求1的非易失性存储单元，其中该单元的编程是通过沟道热电子注入、源极侧注入和沟道引发次要热电子注入中的一种方式实现。
10.根据权利要求1的非易失性存储单元，其中该非易失性存储单元的擦除是通过施加一正电压至该控制栅极，以提供空穴自该控制栅极向该电荷储存层隧穿。
11.一种非易失性存储单元的操作方法，该非易失性存储单元包含一衬底，一控制栅极，一源极，一漏极，介于该源极和该漏极之间的一阱区域，位于该衬底之上的一底部氧化层，位于该底部氧化层之上的一电荷储存层，以及位于该电荷储存层和该控制栅极之间的一氧化氮化氧化(ONO)隧穿上介电层，此方法包含：
施加一正栅极电压至该控制栅极，足以造成空穴自该控制栅极隧穿该氧化氮化氧化隧穿上介电层至该电荷储存层；以及
施加一源极/漏极编程电压至源极区域和漏极区域的其中一个，并且耦接另一个区域至参考电压，该源极/漏极编程电压足以造成电子自该阱区域注入至该电荷储存层；
其中该氧化氮化氧化隧穿上介电层包含第一介电氧化层、一介电氮化层和第二介电氧化层，每一层的厚度为介于10～30埃之间，第一和第二介电氧化层的厚度均为大于等于10埃并小于30埃；
其中，该氧化氮化氧化隧穿上介电层中的介电氮化层不会捕捉电荷。
12.根据权利要求11的方法，其中该正栅极擦除电压介于+10到+18VDC之间。
13.根据权利要求11的方法，其中该底部氧化层的厚度介于30～90埃之间，该电荷储存层厚度介于50～150埃之间。
14.一种形成一存储单元的方法，包含：
提供一衬底；
形成一源极区域；
形成一漏极区域；
形成一阱区域介于该源极区域和该漏极区域之间；
沉积一底部氧化层于该衬底上；
形成一电荷储存层于该底部氧化层之上；
沉积一第一介电氧化层于该电荷储存层之上；
沉积一氧化氮化氧化(ONO)隧穿上介电层于该第一介电氧化层之上；以及
形成一控制栅极于该氧化氮化氧化隧穿上介电层之上；
其中该氧化氮化氧化隧穿上介电层包含第一介电氧化层、一介电氮化层和第二介电氧化层，每一层的厚度为介于10～30埃之间，第一和第二介电氧化层的厚度均为大于等于10埃并小于30埃；
其中，该氧化氮化氧化隧穿上介电层中的介电氮化层不会捕捉电荷。
15.根据权利要求14的方法，其中该底部氧化层的厚度介于30～90埃之间，该电荷储存层厚度介于50～150埃之间。
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