CN101467265A - 自对准栅极结型场效应晶体管结构和方法 - Google Patents

自对准栅极结型场效应晶体管结构和方法 Download PDF

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Abstract

本发明公开了一种集成在衬底上的结型场效应晶体管(JFET)，所述衬底至少具有半导体层，并且具有在有源区上的源触点和漏触点以及自对准栅极触点，其中所述源触点和漏触点由第一多晶硅(或其它导体，例如耐火金属或硅化物)制成，所述自对准栅极触点由第二多晶硅制成并被抛光以使其与覆盖源触点和漏触点顶部的电介质层的顶表面平齐。所述电介质层优选具有充当抛光阻挡层的氮化物帽层。在某些实施方式中，氮化物覆盖了覆盖源触点和漏触点的整个电介质层以及定义所述JFET的有源区的场氧化物区。本发明还公开了一种实施方式，其中外延生长沟道区形成在衬底表面上。

Description

自对准栅极结型场效应晶体管结构和方法
技术领域
本发明涉及在极小线宽下制造结型场效应晶体管(JFET)的器件结构和方法，从而克服具有小线宽的COMS电路构建中的某些工艺问题。
背景技术
随着线宽逐渐减小到亚微米范围(目前的线宽是45纳米或0.045微米，1微米即10-6米，1纳米等于10埃)，CMOS、NMOS和PMOS电路上的所有结构(包括栅极氧化物的厚度)均减小。由于线宽变小，电压也必须降低以防止穿通。线宽减小意味着栅极长度变小，这要求栅极氧化物的厚度也必须减小，从而在较低的电压下对MOS器件中的电路进行适当的控制。栅极氧化物厚度降低导致每单位面积上的栅极电容增大，这必须得到改变。由于几何尺寸越小则电路密度越大，因此为了操作芯片需要整体提高功率。此外，栅极氧化物厚度减小会造成泄漏，这加大了CMOS电路和所有其它MOS电路中的功率消耗。不会导致泄漏的栅极氧化物厚度的极限约为30纳米，较早的技术中在10NM的最小线宽下采用这种厚度，而现在的线宽已经是45纳米(0.045微米)。
对于1微米的线宽，1平方厘米的集成电路上的功率消耗为5瓦。当线宽减至45纳米时，相同尺寸的芯片上的功率消耗升至1000瓦。这会破坏冷却不当的集成电路，因而是诸如膝上型电脑、蜂窝式电话之类的便携式设备所不能接受的。这种功率消耗要求电路中的不工作的晶体管休眠以使其不损耗功率，这极大地增加了设计过程的难度。
关于现有技术中的结型场效应晶体管的最早报导可追溯到二十世纪五十年代。从那时起，它们出现在大量文献中，例如Simon Sze的“Physicsof Semiconductor Devices”和Andy Grove的“Physics and Technology ofSemiconductor Devices”。在元素型和化合物型半导体领域对结型场效应器件均有所报导。已经报导了大量包括结型场效应晶体管的电路，例如：
1)Nanver和Goudena，“Design Considerations for Integrated High-Frequency P-Channel JFET’s”，IEEE Transactions Electron Devices，Vol.35，No.11，10 1988，pp.1924-1933；
2)Ozawa，“Electrical Properties of a Triode Like Silicon VerticalChannel JFET”，IEEE Transactions Electron Devices，Vol.ED-27，No.11，1980，pp.2115-2123；
3)H.Takanagi和G.Kano，“Complementary JFET Negative-Resistance 15 Devices”，IEEE Journal of Solid State Circuits，Vol.SC-10，No.6，December 1975，pp.509-515；
4)A.Hamade和J.Albarran，“A JFET/Bipolar Eight-Channel AnalogMultiplexer”，IEEE Journal of Solid State Circuits，Vol.SC-16，No.6，December 1978；
5)K.Lehovec和R.Zuleeg，“Analysis of GaAsFET’s for IntegratedLogic”，20 IEE Transaction on Electron Devices，Vol.ED-27，No.6，June1980；
另外，本文还引用R.Zuleeg于1985年8月4日出版的题为“Complimentary GaAs Logic”的报告作为现有技术。
图1示出了n型沟道JFET的代表性结构。JFET被形成在n型衬底810中。它包含在p型阱区815中。JFET的本体以820表示，其为n型扩散区，包括源区832、沟道区838和漏区834。栅极区836为p型，通过扩散到衬底中形成。到源区、漏区和栅极区的触点分别标记为841、842和840。JFET的临界尺寸是栅极长度855。栅极长度等于最小触点孔尺寸850加上必要的设计法则所要求的用于确保栅极区包括栅极触点的重叠部分。栅极长度855明显大于850。JFET结构的这个特点限制了这些器件的性能，因为显著大于最小的特征尺寸。此外，栅极扩散区836分别到漏区和源区832和834的垂直侧壁861和862的电容也相当大。栅极-漏区侧壁电容形成本领域技术人员公知的密勒电容，并且明显限制了器件在高频下的性能。
为了用JFET取代CMOS来解决45NM和更小线宽下的功率消耗问题，需要一种常关型(normally off)JFET，该JFET与几何尺寸相当的MOS晶体管相比具有极小的栅极电容，并且具有极小的寄生电容。在这种JFET器件中，还期望具有相对于沟道自对准的栅极。因此期望的是，能够在不使用掩膜的条件下通过蚀刻隔离氧化物中的自对准孔来制造栅极电极，从而实现上述目标。
一种解决常规CMOS的因线宽减小而功率消耗提高问题的方案是常关型结型场效应晶体管(JFET)。常规的常开型JFET的结构类似于图1。
图2示出了常关型JFET结构。该图为n型沟道JFET的剖视图，设计该JFET的掺杂水平和尺寸以使其能够以增强模式操作。该JFET在衬底中具有与衬底表面上的触点相对应的四个端区。衬底中的端区是：源31(由多晶硅触点72下的扩散区和将扩散区耦合到沟道区50的注入区构成)；栅极70；漏40(由多晶硅触点74下的扩散区和将扩散区耦合到沟道区50的注入区构成)；具有欧姆触点区68的p型阱11。到源区、漏区，栅极区和p型阱区的触点通常由多晶硅制成，它们是：衬底触点71、源触点72、栅极触点75和漏触点74。在图2中，JFET被形成在硅衬底15的一个区域中。JFET通过绝缘区21与周围的半导体隔离，其中绝缘区21通常为浅沟槽隔离(下称STI)场氧化物。源与漏之间的沟道表示为50。对于N型沟道JFET，源区31和漏区40是N+区(高度掺杂N型供电子杂质，例如磷、砷或锑)。P型阱11掺杂例如硼或铟的受电子杂质而成为P型。到P型阱的触点由多晶硅触点71形成，多晶硅触点(poly contact)71被重掺杂为P型并通过在形成栅极的过程中的拖入(drive)时扩散而形成欧姆触点和P+区68，P+区68根据所示的场氧化物区21的配置而作为P型阱触点。场氧化物区不能延伸到P型阱深度以下至衬底结87，以使从欧姆触点68到沟道区50下的P型阱部分11的导电通路不被切断。沟道是轻度掺杂N型的窄区50。栅极是形成在N型沟道中的很浅(通常为10纳米(NM))的P型区，形成栅极的方法例如是从上方的重P+掺杂的多晶硅75掺杂物扩散或者是离子注入。图3示出了不同深度(从表面通过栅极70和沟道50)下的晶体管掺杂剖面。形成栅极区70的拖入(drive in)过程和形成沟道区50的注入过程均很重要，因为必须控制这些区的深度及其掺杂，以使栅极-沟道结和沟道-P型阱结的耗尽区相对于源触点在栅极和阱上具有零伏特的外部偏压，以造成夹断(pinch off)。曲线81是典型的栅极掺杂剖面，并且点85通常距离衬底表面只有大约10NM，因此栅极很浅。这个要求是本发明所解决问题的方案的重要部分。曲线82、83和84分别表示沟道50、P型阱11和衬底本体区15的掺杂剖面。栅极-沟道结的深度位于点85。沟道-P型阱的深度位于点86，通常仅为衬底表面下方40NM。阱-衬底结的深度示于点87。每个结的任一侧均具有耗尽区，即使该结在所述耗尽区上具有零偏压。
如上所述，设计常关型或增强型JFET的关键是设计器件以使栅极-沟道结85周围的耗尽区足够大，从而向下延伸至围绕沟道-阱结86(或者，对于图5C和15的实施方式为沟道-衬底结86)的耗尽区的边界。这会在栅极偏压为零伏特时夹断电流，从而制造增强型器件。每个结周围的耗尽区在零偏压下具有固定的宽度。耗尽区在PN结上下延伸的远近依赖于所述结的上方和下方的半导体的相对掺杂浓度。结85和86的任一侧上的区的掺杂浓度与栅极和沟道区的尺寸匹配以产生夹断。
图4为栅极和沟道区的放大图，示出了常规的常开型JFET中的栅极-沟道结85周围的耗尽区的边界90和91。沟道-阱结86周围的耗尽区由上边界92和下边界94表示。沟道区50中的边界91几乎与沟道-P型阱结周围的耗尽区的边界92重合，然而由于它们并未重合，因此不产生夹断，而且电流在中性区中流动。当掺杂栅极时，沟道和阱区和结深度可导致图4所示的这种条件，该器件被称为常开型器件或耗尽型器件，因为需要一定的栅极偏压通过造成夹断来关闭从源到漏的电流，即耗尽区边界91与耗尽区边界92重合的条件。相反地，可以控制栅极、沟道和阱区的掺杂以及结深度，以使夹断在小得多的正或零栅极偏压下发生，这种器件被称为常关型器件或增强型器件。更具体地，在JFET中，沟道区的掺杂与栅极区的掺杂的关系以及栅极-沟道结85的相对深度与沟道-P型阱结和结86下的半导体掺杂的关系均可以控制，从而在零栅极偏压或小于1伏特的栅极偏压下使边界91与边界92重合。这导致夹断，以使很小的电流从源31经过沟道50流向漏40。当在栅极-沟道结上施加正偏压以减小耗尽区的宽度时，可使器件不发生夹断以使源与漏之间导电。
图2的JFET需要两个独立的掩膜来掺杂单个多晶硅层，因此源和漏上的部分可被掺杂N+，而栅极和P型阱触点上的部分可被掺杂P+。由于特征尺寸变小，不同掩膜层所形成的特征的对准变得更加困难，并且设计法则的容限耗尽了有价值芯片的有源区(active area)。希望能够减小JFET的面积来减小器件面积，这通过进行具有自对准栅极触点的双导电半导体层沉积来实现，该沉积在下文中被称作“双多晶硅”工艺，尽管形成源触点和漏触点的第一导电层不一定是多晶硅而可以是金属。双多晶硅双极器件是已知的，因此存在大量关于如何构造双多晶硅的现有知识。然而，本申请人并未发现现有技术中存在关于双多晶JFET集成工艺的知识。
因此，需要一种构建具有低寄生电容的JFET的方法，所述方法可以减少多晶硅处理工艺中包括的掩膜数量并且可以形成自对准的栅极触点。
发明内容
根据本发明的教导的方法构造得到具有自对准栅极触点的JFET。这如下实现：由第二多晶硅层(尽管形成源触点和漏触点的第一层可以不是多晶硅而是某种其它的导体)形成栅极触点，所述第二多晶硅层被沉积到开口中，所述开口通过源触点和漏触点周围的间隔氧化物的形成而形成。所述开口暴露了将成为JFET的源和漏区的区域间的有源区的一部分。这种构造方式消除了光刻中的将栅极掩膜与源和漏掩膜对准的问题。源触点和漏触点上的间隔绝缘体顶上的氮化物层作为抛光阻挡层。覆盖场氧化物的氮化物层防止了可使器件失效的过刻蚀。
附图说明
图1为JFET的剖视图；
图2为JFET的一种实施方式的剖视图；
图3为图2所示的JFET和本发明的JFET的典型掺杂剖面(示出了N型沟道；对于P型沟道JFET，掺杂极性相反)；
图4为图2的JFET和本发明的JFET的沟道和栅极区的放大图，示出了耗尽区如何延伸以导致夹断；
图5A为根据本发明的优选实施方式完成的JFET的示例性俯视图；
图5B为完成的JFET的另一种俯视图；
图5C为根据本发明的优选实施方式完成的JFET沿图5A中的直线A-A’的剖视图(本领域的技术人员应当理解阱触点在其惯常位置，因此阱触点未在图5C中示出而在图5D中示出)；
图5D为根据本发明的优选实施方式完成的JFET(包括阱触点)沿图5A中的直线A-A’的剖视图；
图6为限定有源区后的预备步骤时的JFET的剖视图；
图7为第一多晶硅沉积后的中间阶段时的JFET的剖视图；
图8为将电介质层144沉积在第一导电层136上后的结构的剖视图；
图9为掩蔽光刻胶层146以暴露形成沟道区的有源区部分140并且蚀刻电介质层144和多晶硅之后的结构的剖视图；
图10为注入N型掺杂物(通常为砷)以形成沟道区122之后的结构的剖视图；
图11为本发明的工艺的另一种实施方式中的沟道注入阶段的剖视图，其中薄氧化物层在沟道注入之前被形成在多晶硅源触点和漏触点的侧壁上；
图12为另一种实施方式的剖视图，该实施方式具有在氧化物层144下且在源触点和漏触点顶部的薄氮化物层163、分别在源触点和漏触点上方的另一个氮化物层164和162以及覆盖整个晶片的电介质层160；
图13示出了优选实施方式的在整个结构上形成氮化物层165和另一个电介质层(二氧化硅)160之后的结构的剖视图；
图14为示出了形成在源触点102和漏触点100的边界周围的间隔物128的轮廓(虚线)的俯视图；
图15为从图13的结构开始刻蚀第二电介质层160之后的结构的剖视图，在图13的结构中，氮化物层162和164仅形成在源触点和漏触点的顶部上；
图16为从图12的结构开始刻蚀第二电介质层160之后的结构的剖视图，在图12的结构中，氮化物层形成在整个衬底上、第二氧化物层下；
图17为从图15的结构开始形成通常为多晶硅的第二导电层190之后的结构的剖视图，在图15的结构中，氮化物层仅形成在源触点和漏触点的顶部上；
图18为工艺的一种实施方式中的从图16的结构开始沉积第二导电层之后的结构的剖视图，在图16的结构中，氮化物在源触点和漏触点形成之后沉积在整个结构上；
图19为从图18的实施方式开始抛光过量的多晶硅层190以使其平整从而与氮化物帽层162和164平齐之后的结构的剖视图，在图18的实施方式中，氮化物层覆盖场氧化物；
图20为从图17的实施方式开始抛光过量的多晶硅层190以使其平整从而与氮化物帽层162和164平齐之后的结构的剖视图，在图17的实施方式中，氮化物层仅覆盖源触点和漏触点的顶部；
图21为用于隔离互补的自对准JFET的两种不同的阱结构，其中一个阱是三重阱结构；
图22为另一种外延层沟道实施方式中的多晶硅1刻蚀之后的结构的剖视图；
图23为另一种外延层沟道实施方式中的形成间隔物128之后的结构的剖视图；
图24为另一种外延层沟道实施方式中的形成源和漏区、外延层20以及源和漏区与外延层之间的欧姆触点之后的结构的剖视图；
图25为另一种外延层沟道实施方式中的在外延层上形成栅极触点106之后的最终结构的剖视图。
具体实施方式
图5A为根据本发明的一种实施方式完成的JFET的俯视图。源触点100优选由第一多晶硅制成，但它还可由某些耐火金属或硅化物或多晶硅、硅化物和耐火金属的组合制成。对于漏触点102也是如此。绝缘间隔物128将漏和源触点与由第二多晶硅制成的自对准栅极触点106隔开(第二多晶硅是指使用任意的掺杂半导体或导体来形成栅极触点，并且不要求源触点和漏触点由第一多晶硅形成)，绝缘间隔物128在权利要求中被称为间隔物电介质结构，其通常为二氧化硅。
间隔物电介质结构128也可由多层例如二氧化硅和氮化硅(Si3N4)的电介质材料构成，该术语在权利要求中应当如此解释。方框108表示衬底中的有源区，其通过通常为浅沟槽隔离二氧化硅的绝缘材料的场区(fieldarea)实现电绝缘。权利要求中的术语“场区”是指形成在衬底中的用于定义有效区域并且不必为二氧化硅的任何绝缘层。浅沟槽隔离是优选的，因其比LOCOS更容易形成很小的有源区。
栅极触点106和任何的阱触点(如果使用)是由第二多晶硅层形成的。
图5B是JFET的另一种示例性布置图。图中的源、漏和栅极触点以及有源区的标号与图5A相同。
图5C为根据本发明的优选实施方式完成的JFET沿图5A中的穿过有源区的剖面线A-A’的剖视图。图中未示出阱触点，因为本领域技术人员了解其惯常位置，阱触点示于图5D。场氧化物区110包围并定义P型阱有源区108，并将P型阱与触点到N型硅衬底112中的邻近结构电绝缘。在某些实施方式中，衬底可以是顶部形成有单晶半导体层的绝缘衬底。然后可以适当地掺杂所述半导体层。在下文中，除非另有说明，衬底应被理解为是指衬底的任一种变体。
通过本领域技术人员已知的浅沟槽隔离工艺来形成场氧化物110。P型阱108横向延伸，并且场氧化物形成图5D所示的P型阱109的第二隔离区，P型阱109一直延伸到表面并且其上形成有导电触点结构111。典型的阱触点结构示于图2，其中触点71是背栅极触点并由用于N型沟道器件的P+掺杂多晶硅形成。图5D的器件示出了源、漏和栅极触点，它们均由多晶硅制成，其上覆盖氧化物层144，氧化物层144上是氮化物层162。
源触点和漏触点102和100优选为P+掺杂的第一多晶硅，但它们也可以是被注入N型杂质(对于N型沟道器件)或P型杂质(对于P型沟道器件)的硅化物或耐火金属。在权利要求以及本说明书中，当提到注入步骤时，应当理解为在注入期间或之后包括退火步骤，以使被注入离子更均匀地分布于正在进行注入的整个材料中。在权利要求中，短语“高浓度水平”应被理解为是指本领域技术人员根据该术语所理解的P+或N+水平(依赖于构建的是P型沟道器件还是N型沟道器件)，通常为1E18至1E21的杂质浓度水平。
在高温注入步骤中，这些注入的掺杂物杂质被拖入下方的P型阱108的半导体，以形成N+掺杂的源和漏区108和120。注入后使用的退火步骤以及高温的推进步骤可以是单独的步骤或者组合成一个步骤。已经通过注入预先形成N型沟道区122。通过将杂质从形成在沟道区的P+掺杂第二多晶硅触点106拖入沟道区122，形成具有浅结126的P+栅极区124。阴影区128是作为间隔物电介质结构的例如二氧化硅的绝缘材料，该结构使自对准栅极触点106与源触点和漏触点102和100绝缘。该间隔物电介质结构的使用以及在为栅极触点刻蚀的开口中形成间隔物电介质结构的工艺可使栅极触点自对准。栅极触点是自对准的，因为只需一个掩膜来形成源、漏和栅极触点。这个掩膜限定了刻蚀第一导电层(通常为多晶硅)的位置，从而定义了源触点和漏触点。这在有源区上留下一个开口，在这里可形成栅极触点。然后在下述工艺中在该开口中形成间隔氧化物，并且间隔氧化物的形成留下一个开口，该开口向下延伸至源触点和漏触点之间的有源区的表面并将该表面暴露。然后用多晶硅填充该开口并对多晶硅进行掺杂以形成栅极触点。由于只需要一个掩膜来形成所有的源、漏和栅极触点而不需要用于刻蚀栅极触点孔的掩膜，因此栅极触点是自对准的。如果不使用这种掩膜，则必须与先前使用的掩膜对齐以形成源触点和漏触点并且可能出现错位，这要求利用针对错位的设计余量，这会增大晶体管的尺寸并使其变慢同时增大芯片面积。
在优选实施方式中，在所述绝缘材料的上表面上形成充当抛光阻挡层的氮化物层，用于防止后面的从第二多晶硅层去除过量多晶硅的抛光步骤一直抛光穿过所述绝缘材料并损坏所述源触点和漏触点。图5C和5D的JFET结构的新颖之处在于，首先通过第一导电层沉积来构建源触点和漏触点102和100，然后形成间隔绝缘体128，然后沉积多晶硅第二导电层。结果得到自对准栅极，并且使用了更少的掩膜。在某些实施方式中，在沉积所述第二导电层之前在所述间隔绝缘体层顶部形成氮化物层。在其它实施方式中，在场氧化物(通常为STI)的顶表面上形成氮化物层，以防止刻蚀间隔氧化物层时的过刻蚀。
构造工艺
参见图6，该图示出了定义有源区后的预备步骤时的JFET的剖视图。该工艺通常开始于将N掺杂的硅<100>半导体衬底掺杂成10Ω·cm的电阻率，但在其它实施方式中也可以接受其它的电阻率以及半导体类型和结晶定向。通过在衬底中形成绝缘材料来形成场区110，从而定义有源区130(其与P型阱108重合)，在此将形成JFET结构。在优选实施方式中，场区110通过浅沟槽隔离氧化形成，在45NM线宽的器件中，形成的二氧化硅区的厚度约为1000埃至1微米。浅沟槽隔离比LOCOS更为优选，原因在于与LOCOS形成的鸟喙结构相比，浅沟槽隔离可以在132和134形成更尖锐的转角并且形成更小的器件结构。由于鸟喙结构通常具有超出掩膜边缘0.1微米而延伸到有源区中的氧化物，因此定义0.2微米宽的有源区的掩膜无法在LOCOS场氧化工艺中可靠地形成有源区，从而不能制造小器件。这里描述的工艺用于形成独立器件。如果要形成邻近区域存在P型沟道器件和N型沟道器件的变换器(inverter)，则所述器件必须彼此电绝缘。在这种情况下，进行注入以在一个其中将形成N型沟道器件的有源区中形成P型阱，而在另一个其中将形成P型沟道器件的有源区中形成N型阱。每个P型阱或N型阱在衬底表面具有触点，以使阱-衬底结可被反向偏压，从而消除从N型沟道器件的有源区到P型沟道器件的有源区的传导，反之亦然。图21示出了隔离互补自对准JFET的两种不同的阱结构。N型沟道JFET 200构建在具有表面触点204的P型阱202中。P型沟道JFET 206构建在具有表面触点210的N型阱208中。表面触点204和210可分别用于反向偏置背电极214和212，以将两个器件隔离。三重阱结构一般性地示于216。在此结构中，自对准栅极、N型沟道JFET 218构建在P型阱220中的第一有源区(由STI区221和223定义)中，P型阱220包含在衬底224中形成的N型阱222中。该P型阱具有表面触点226。自对准栅极、P型沟道JFET 228构建在同样包含在N型阱222中的N型阱230中。在权利要求中，短语“自对准栅极、N型沟道JFET”是指这里定义的掺杂成N型沟道的任何优选和替代性实施方式的JFET结构，其可以是增强型也可以是耗尽型。类似地，短语“自对准栅极、P型沟道JFET”是指这里定义的掺杂成P型沟道的任何优选和替代性实施方式的JFET结构，其可以是增强型也可以是耗尽型。
图7为沉积“第一多晶硅”之后的中间阶段的器件剖视图。可以使用例如耐火金属或硅化物的其它导体作为第一导电材料层136，但在优选实施方式中，层136是厚度优选20纳米至0.5微米的多晶硅层。权利要求中的术语“第一导电材料”应被理解为是指第一多晶硅层以及耐火金属或硅化物。第一多晶硅层在掺杂后成为将形成源触点和漏触点的导电材料。第一多晶硅层的掺杂优选通过离子注入实现，但也可以使用掺杂层136的其它方法，例如等离子体浸没掺杂、热扩散以及类似的工艺。在权利要求中，掺杂第一导电材料层的步骤应被解释为涵盖了可使第一导电材料层(如果其在沉积或最初形成时并非已经是高度导电的话)更导电的任何方法。使用的具体掺杂材料依赖于正在构造的器件是N型沟道器件还是P型沟道器件。所示工艺是用于N型沟道器件，因此N型杂质如箭头138所示注入。通常，进行多次注入，一次在较低能量下，另一次在较高能量下，从而在多晶硅中的两个不同深度下达到掺杂峰值，以使掺杂物在多晶硅中的分布更均匀。例如，如果第一多晶硅层为50NM厚，则可设定一次注入的能量以使浓度在表面140上方约20NM处达到峰值，设定另一次注入的能量以使峰值出现在表面142下方约10NM处。在优选实施方式中，在工艺的此刻不进行退火步骤，以使被注入的杂质在多晶硅中再分布。在另一种实施方式中，在此步骤中进行低温退火。在权利要求中，沉积第一导电层并对其进行掺杂的步骤应被理解为包括任何时刻的退火步骤，并且如果掺杂的多晶硅被用于第一导电层，则该退火步骤可与高温拖入步骤结合以形成栅极和可能的源和漏区。形成源、漏区的步骤应被理解为包括拖入来自第一多晶硅层的源触点和漏触点的杂质的高温扩散。如果在多晶硅顶部由耐火金属或硅化物形成源触点和漏触点，则源和漏区是在形成源触点和漏触点之前或之后的注入和退火步骤所形成的。在另一种实施方式中，使用掩蔽步骤来定义用于源和漏注入的区域。
图8是在第一导电层136上沉积第一电介质层144之后的结构的剖视图。电介质层144可以是二氧化硅或氮化硅、低K二氧化硅或其它电介质。层144还可以包括多个上述各种电介质材料的层。此电介质层的典型厚度为10-500NM。该层的作用是作为间隔物和绝缘体，以使源触点和漏触点的顶部与第二多晶硅绝缘，并使源触点和漏触点的形成更加灵活，不必受下方的导电结构(例如金属线)的干扰。在另一种实施方式中，电介质层144由氧化物层和其上形成的作为抛光阻挡层的氮化物薄层162构成。此氮化物薄层由虚线162表示。在下述的用于形成独立的源触点和漏触点的刻蚀之后，在源触点和漏触点上的氮化物帽层分别被称为层164和162。氮化物层162和164还覆盖有源区外的场氧化物区顶部的多晶硅层136。这对于防止场氧化物随后在刻蚀步骤中在有源区外被刻痕(notch)来说是必要的，所述刻蚀步骤用于在源触点和漏触点周围形成间隔电介质结构并将开口暴露于有源区。在缺少氮化物层的条件下，形成这些间隔物的刻蚀步骤在图14中的区域200将场氧化物向下刻蚀到低于衬底表面的水平。这会导致栅极多晶硅与阱之间短路。因此，当栅极被偏压时，P型阱也被偏压，这是不期望的，因此必须防止在形成图15中的间隔电介质结构128时场氧化物被以某种方式刻蚀。
图9是掩蔽光刻胶层146进行显影之后的结构的剖面图，其中光刻胶层146暴露必须通过等离子体刻蚀或合适的工艺去除第一多晶硅100和相应的电介质层的区域，以暴露将形成沟道区的区140。此光刻和刻蚀步骤还限定了源触点和漏触点102和100的尺寸和形状。掩蔽之后，刻蚀步骤将暴露的氧化物或其它绝缘体144以及第一导电层136在沟道区140和场区上方的部分去除。在另一种实施方式中，将光刻胶从晶片上去除，并对晶片进行热循环以使掺杂物扩散穿过硅表面附近的导电层102和100，并且对硅进行掺杂以分别形成源触点和漏触点118和120。然后通过一次或更多次注入来掺杂沟道区(N型，对于N型沟道器件；或P型，对于P型沟道器件)，由此形成沟道区122。对于N型沟道器件，进行任选的第二P+注入，以在图10中的沟道122下方形成P+区156，以通过阱偏压实现对JFET的漏电流的更好控制。在注入之后，从晶片上去除光刻胶层146。然后，进行烘焙中的热拖入，以使上方的源触点和漏触点中的掺杂物杂质扩散到衬底中，以形成源区118和漏区120。此P+注入可在沟道注入之前或之后进行，通常是在一次或更多次注入时注入硼或BF2，注入的能量水平约为1-200KEV，从而将大部分P型杂质沉积到结154下方。在权利要求中，术语“预定的掺杂水平和结深度”意指获得期望的增强型或耗尽型JFET器件所需的适当的掺杂杂质浓度和结深度。如果增强型器件是期望的，则栅极区的P+浓度(对于P型沟道JFET，则为N+浓度)以及沟道和阱区的杂质浓度被控制在足够高的水平，并且控制栅极-沟道结和沟道-阱结的结深度以使耗尽区合并(merge)，从而造成零栅极偏压下的夹断。如果需要构建耗尽型器件，则控制相同的上述因素，从而在更高的栅极偏压期望水平上实现夹断。
在图7所示的注入中，对第一多晶硅层136进行高度掺杂，以使其可用于源触点和漏触点，并将足够的杂质拖入有源区以形成源和漏区。在第一多晶硅层136中形成的掺杂物浓度范围为1018-1021/cm3。拖入之后，源和漏区118和120中的掺杂物浓度也为1018-1021/cm3。控制拖入步骤的时间和温度以形成源-阱结150和漏-阱结152的结深度，该深度范围为衬底顶表面140下方1-150NM。
图10为使用砷或其它N型电导率增强杂质注入有源区中的沟道区122之后以及热拖入之后的结构的剖视图。在优选实施方式中，进行两次或更多次沟道注入，注入剂量为1011-1014/cm3，注入能量为500EV至50KEV。控制注入能量以形成沟道-阱结154的结深度，该深度为衬底140下方5-200NM。在优选实施方式中，通过调节注入剂量和能量来控制结154的深度，以使得到的杂质浓度可使耗尽区(未示出)在结154(整个结上正偏压)上方的部分与耗尽区(未示出)在随后形成的栅极-沟道结下方延伸的部分汇合(meet)，从而在正栅极偏压下实现夹断，前提是所构建的器件是增强型器件。
图11是工艺的另一种实施方式中的沟道注入阶段的剖视图，其中氧化物薄层101和99在沟道注入之前被形成在多晶硅源触点和漏触点的侧壁上。这样做是为了防止多晶硅源触点和漏触点中的掺杂物在拖入第一导电层以及被沉积在有源区表面上的过程中脱气。在沟道注入之后或在热拖入期间，在快速热退火步骤中使用富氧短循环形成二氧化硅薄层，以使来自源和栅极触点的杂质通过热扩散进入下方的有源区以形成源和漏区。
图12示出了在源触点和漏触点上方形成第二电介质层160之后的结构的实施方式的剖视图，其中源触点和漏触点102和104上具有氧化物层144，氧化物层144顶部分别具有氮化物帽层164和162。在晶片顶部沉积电介质层160。此电介质层包括低k电介质或氮化物层。此电介质层被各向同性地沉积在整个晶片上。
图13为处理晶片过程中的优选实施方式的剖视图，示出了各向同性地沉积在整个晶片上的氮化物薄层164。在另一种实施方式中，层164包括极薄的氧化物层以及其上的氮化物薄层。此叠层被称为氮化物薄层164。氮化物层的厚度为10-200nm。在氮化物沉积之后，在晶片上沉积例如二氧化硅的绝缘材料层160。也可沉积低k绝缘材料而非氧化物层。层176的厚度依赖于开口140的特征尺寸变化。层176的最小厚度取决于以下考虑：必须使沉积在该层上的两层多晶硅之间保持完全绝缘。
在沉积第二多晶硅之前，将有源区上的氮化物选择性地去除，所述氮化物在图13中的覆盖有源区的区域166中，其轮廓在图14中示为182。这样做是为了使来自栅极触点多晶硅的掺杂物杂质可以扩散到下方的衬底中，从而形成图5C中的栅极区124并形成阱的低电阻触点。
图15示出了从图12的结构开始刻蚀第二电介质层160之后的结构的剖视图，在图12的结构中，氮化物层162和164仅形成在源触点和漏触点的顶部。在此实施方式中，第二电介质层160是形成在整个晶片上的氮化物或低k二氧化硅，从而避免在形成间隔物期间刻蚀场氧化物。各向异性刻蚀将第二电介质层在源触点和漏触点102和100上方的水平部分去除，并将第二电介质层在有源区上方的水平部分去除以使衬底表面和沟道区122暴露，而且在不刻蚀场氧化物的条件下将第二电介质层在场氧化物上方的水平部分去除。各向异性刻蚀保留了覆盖源触点和漏触点的侧壁的间隔电介质部分128，以使它们与随后沉积的栅极多晶硅绝缘。
氮化物帽层162和164的目的是作为刻蚀阻挡层，以在刻蚀间隔电介质层160以形成间隔物时保护每个源触点和漏触点上的绝缘层144不被刻蚀。第一电介质层144必须保留在源触点和漏触点顶部，从而防止这些触点的顶部在刻蚀间隔电介质层160时暴露。如果源触点和漏触点的顶层在该刻蚀器件暴露，则在结构上沉积第二多晶硅层时会造成短路。如果电介质层144为氮化物，则不需要氮化物帽层162和164。如果电介质层144是氧化物，而且不存在覆盖源触点和漏触点的所有面(表面和侧面)的氮化物层(如图13所示)，则必须具有至少一个氮化物帽层164和162。在这种具体实施方式中，第二电介质层169(在权利要求中被称为第二电介质)优选为氮化物。这是因为，在此实施方式中，不存在单独的保护场氧化物的氮化物层，所以层160必须是氮化物以防止场氧化物在刻蚀层160以形成间隔电介质结构时与层160一起被刻蚀。如果第二电介质层160由规则氧化物(regular oxide)制成，当它被刻蚀以形成图5C和D中的间隔物128时，则会造成图5A中的间隔电介质结构128外的场氧化物过刻蚀。当栅极是在晶片处理时通过沉积第二多晶硅来形成时，上述过刻蚀会导致栅极与阱之间短路。低k氧化物的刻蚀是优选的，并且该刻蚀停止于场氧化物，因此低k氧化物可在某些实施方式中用于第二电介质层160。权利要求中的术语“第二电介质层”应被解释为覆盖了所有的这些可能性。在优选实施方式中，还需要相对较厚的电介质层144以使第一导电层源触点和漏触点102和100与第二导电层(即，第二多晶硅，在此阶段的结构中未示出)之间的距离更大。
图16是从图13的结构开始刻蚀第二绝缘层160之后的结构的剖视图，在图13的结构中，氮化物层形成在整个晶片上。源触点和漏触点边界周围的间隔电介质128是通过各向异性地刻蚀第二氧化物层以去除所有的水平部分而形成的。这将第二氧化物层的水平部分向下去除到源触点和漏触点102和100上的氮化物层162和164以及覆盖场氧化物和有源区的氮化物层。然后进行氮化物刻蚀以去除有源区上的氮化物并暴露衬底表面和沟道区。
考虑一类优选的实施方式，图14是示出了形成在源触点102和漏触点100的边界周围的间隔电介质结构128的轮廓的俯视图。这些间隔物128是通过刻蚀第二氧化物层160而形成的。由于形成在衬底表面上的区域168和170中的氮化物层165覆盖了STI场氧化物，因此氮化物层165保护STI在刻蚀第二氧化物层160期间不受任何刻蚀而形成刻痕。将STI刻蚀到低于剩余衬底的表面的水平，这会导致栅极多晶硅与阱直接短路，从而使器件失效或严重影响其性能。与在第二氧化物刻蚀期间对STI不存在任何保护的实施方式相比，图13和14的实施方式或其中存在保护浅沟槽隔离的氮化物层的任何实施方式都是优选的。
图17示出了从图15的结构开始形成通常为多晶硅的第二导电层190之后的结构的剖视图，在图15的结构中，仅在所述源触点和漏触点的顶部存在氮化物。第二多晶硅层190的厚度通常为10-500NM。该层由低压化学气相沉积或其它本领域技术人员已知的合适工艺形成。栅极触点将由此导电层190形成，因此需要该层为P+导电材料(对于N型沟道器件)或N+导电材料(对于P型沟道器件)。因此，第二多晶硅层190需要在沉积之后再被掺杂，或者被沉积的材料在沉积时已被掺杂或在沉积时掺杂。在优选实施方式中，通过离子注入利用一次或更多次注入来掺杂第二多晶硅。对于N型沟道器件，注入的掺杂物通常为BF2，注入能量水平为1-50KEV(通常在不同的能量水平下进行多次注入)，注入浓度为1×1014-1×1016/cm2。在注入之后进行低温退火步骤以使被注入离子均匀分布。退火步骤通常在600-800℃下进行10秒至6小时。该退火步骤可在进一步处理第二多晶硅层190以形成栅极触点之前完成。此时可进行高温拖入步骤，以将杂质从第二多晶硅层190拖入下方的有源区以形成图5C中的栅极区124。或者，可如下所述进一步处理第二多晶硅层以去除过量的多晶硅从而形成栅极触点，然后可以进行高温拖入步骤。
图18为工艺的一种实施方式中的从图16的结构开始沉积第二导电层之后的结构的剖视图，在图16的结构中，氮化物已在形成源触点和漏触点之后被沉积在整个结构上。前面针对图17描述的沉积和掺杂第二多晶硅层190的各个方面同样适用于此。
图19为从图18的实施方式(其中氮化物层覆盖STI)开始抛光过量的多晶硅层190以使其平整从而与电介质层162和164顶部平齐以保留栅极触点106之后的结构的剖视图。如果还未进行高温拖入步骤，则可在此时进行该步骤以将杂质从栅极触点拖入下方的有源区沟道区122以形成栅极区124。
图20为从图17的实施方式开始抛光过量的多晶硅层190以使其平整从而与氮化物帽层162和164平齐以保留栅极触点106之后的结构的剖视图，在图17的实施方式中，氮化物层仅覆盖源触点和漏触点的顶部。
对于较高性能的图5C的已完成实施方式，不在有源区上方的源触点和漏触点外侧边缘周围的第二多晶硅的多晶硅外部间隔物192和194可以被刻蚀掉，可通过选择掩蔽和刻蚀将其去除。
在另一种实施方式中，可在所述栅极、源触点和漏触点多晶硅上形成硅化物层，以降低其电阻。该实施方式由图19中的虚线200、202和204表示并可适用于全部实施方式。
第一替代性实施方式包括通过外延生长一层半导体而在衬底上形成沟道区。这种替代性实施方式由图22-25表示，其代表这种替代性工艺的不同阶段下的结构状态。这种替代性工艺实施方式在第一多晶硅刻蚀步骤之后以及形成间隔物之后和进行完拖入步骤后开始。该替代性工艺如下。与下述替代性实施方式相一致的针对优选实施方式的各个步骤的所有替代性实施方式均落入下述替代性实施方式的范围。
1)在衬底中定义有源区，并进行轻掺杂阱注入成P10型(对于N型沟道器件)，从而形成如图6所示的结构。
2)沉积第一多晶硅层并注入成N型(或P型，对于P型沟道器件)，并在第一多晶硅层上形成第一电介质层(图7和8)。
3)刻蚀第一多晶硅层以形成源触点和漏触点并在每个所述触点上形成电介质帽层。得到的结构如图22所示。在权利要求中，步骤“在所述第一多晶硅层上形成第一电介质层”是指以下的所有变体：单独的CVD氧化物、顶部的CVD氧化物和侧壁上的热氧化物、CVD氧化物和氮化物，单独的氮化物或本文公开的或本领域技术人员显而易见的任何其它的电介质结构，还包括只在源触点和漏触点的顶部进行或者在覆盖具有氮化物的源触点和漏触点的顶部和侧壁上进行，所述氮化物在某些实施方式中至少覆盖有源区外部的STI区(在其它实施方式中不是这样)。因此，某些形成第一电介质层的步骤在刻蚀第一多晶硅之前进行，然后再进行另外的步骤，以在侧壁上形成电介质层。
4)在间隔电介质下面存在或不存在热氧化物和/或氮化物的条件下，形成间隔电介质结构128(图23)。图11-16定义了形成这些间隔物128的替代性实施方式，它们均可用于此类替代性外延层沟道工艺。任选的覆盖顶部的氮化物层162和164和覆盖源触点和漏触点的侧壁的氮化物层165由图23中的虚线表示。在权利要求中，短语“形成间隔电介质结构”是指形成本文教导的用于间隔物的电介质层的组合，包括在被CVD氧化物层(已被各向异性地刻蚀)覆盖的侧壁上生长的热氧化物，以及覆盖被CVD氧化物层(已被各向异性地刻蚀已去除其水平部分)覆盖的侧壁的氮化物。
5)进行热拖入以将源触点和漏触点中的N+型导电增强杂质拖入衬底以形成源和漏区118和120，并横向延伸穿过衬底的顶部半导体层直至图15中的间隔物129和131的内部边缘，以使杂质存在于衬底表面：既在间隔物下，也在间隔物内部(在将形成栅极触点的孔中)(图24)。
6)在将形成的沟道下方进行任选的P+型阱注入，然后通过生长单晶半导体的外延层133而在衬底顶部生长沟道区。在一种实施方式中，生长第一硅-锗层135，并在其上生长纯硅层133。这是优选的，因为晶格失配使硅层133发生应变而导致其具有高迁移率。在另一种实施方式中，半导体层133是纯硅单层。在另一种实施方式中，半导体层133是在外延硅-锗-碳合金单晶层上的外延硅层。在另一种实施方式中，半导体层133是在外延硅-锗-碳合金单晶层上的应变外延硅层。层133充当沟道区并被掺杂成N+型(对于N型沟道器件)。层133可以在沉积时对其进行原位掺杂，或在随后通过离子注入来掺杂。衬底表面129和131的杂质形成具有外延层133的欧姆触点作为源和漏区(图24)。外延生长半导体层的工艺条件是公知的，并且已经在双极晶体管领域使用了许多年。通过离子注入对层135和133进行适当地掺杂，以形成具有N型掺杂物(优选砷)的沟道。
7)在外延层顶上沉积第二多晶硅层以将孔填充，将其掺杂成适当的导电型(P+，对于N型沟道器件)，然后将其抛光至源触点和漏触点上的氮化物层162和164顶部，从而形成栅极触点106(图25)。第二多晶硅的掺杂可通过杂质扩散或杂质离子注入来实现，如果采用离子注入，则通常在不同能量水平下进行多次注入以获得良好的杂质分布。
8)对栅极多晶硅中的杂质进行热拖入以在外延层中形成栅极区。在另一种实施方式中，栅极区可通过在沉积多晶硅之前或之后通过对栅极区进行注入来形成，所述多晶硅被沉积在间隔电介质结构之间的有源区上方的开口中以形成栅极触点。为了使杂质更好地分布，可以采用在不同的能量水平下进行多次注入。对于构建增强型器件，本替代性工艺和结构可以采用与本文前面所述相同的在正栅极偏压下导致夹断的结深度的掺杂浓度。如果构建衬底顶上具有外延层的耗尽型器件，则可以控制栅极-沟道结和沟道-阱结的结深度以及栅极、沟道和阱区的掺杂浓度，从而实现耗尽型操作，即在预定的负栅极偏压下夹断。
在通过掩蔽和刻蚀定义第二多晶硅之后，在晶片上沉积电介质层，并且在该电介质层上刻蚀触点孔。最后，沉积并刻蚀金属以形成电连接。
尽管本文以优选和替代性实施方式的形式描述本发明，但本领域技术人员应当理解，在不脱离本发明的范围的前提下，可以进行各种改进和改善。这些改进也属于所附权利要求的范围。

Claims (20)

1.一种形成用于结型场效应晶体管的自对准栅极结构的方法，所述方法包括：
在半导体衬底上形成第一导电层；
在所述第一导电层上沉积第一电介质层；
在所述第一导电层的第一区和第二区上形成掩膜，其中所述第一区定义源电极区，所述第二区定义漏电极区；
刻蚀未被所述掩膜覆盖的所述电介质层和所述第一导电层，以暴露所述半导体衬底的一部分；
去除所述掩膜；
在至少暴露的半导体衬底、所述源电极区和所述漏电极区上形成第二电介质层；
刻蚀所述第二电介质层以暴露所述半导体衬底的选定部分，其中所述第二电介质层继续覆盖所述源电极区和所述漏电极区的侧壁；和
在所述半导体衬底的所述选定部分上形成第二导电层以定义栅电极区，所述栅电极区位于所述源电极区与所述漏电极区之间并与其绝缘。
2.如权利要求1的方法，其中覆盖所述源电极区与所述漏电极区的所述侧壁的所述第二电介质层使所述栅电极区与所述源电极区和漏电极区对准。
3.如权利要求2的方法，其中所述栅电极区还与包括沟道区和栅极区的有源区对准。
4.如权利要求1的方法，其中所述第一导电层包括多晶硅、耐火金属或硅化物中的一种。
5.如权利要求1的方法，还包括：在形成所述掩膜之前，在所述第一电介质层上沉积氮化物层。
6.如权利要求1的方法，还包括：
使第一导电型的掺杂物从所述源电极区扩散到所述半导体衬底中，以形成源区；和
使第二导电型的掺杂物从所述漏电极区扩散到所述半导体衬底中，以形成漏区。
7.如权利要求1的方法，还包括：注入第一导电型的掺杂物以形成沟道区。
8.如权利要求1的方法，还包括：使第二导电型的掺杂物从所述栅电极区扩散到所述半导体衬底中，以形成栅极区。
9.如权利要求1的方法，还包括：刻蚀所述第二电介质层的部分，以使所述栅电极区的表面相对于所述源电极区和所述漏电极区的表面是平面的。
10.如权利要求1的方法，其中所述第二导电层包括多晶硅、耐火金属或硅化物中的一种。
11.如权利要求1的方法，其中所述第一导电层的导电型为n型，所述第二导电层的导电层为p型。
12.如权利要求1的方法，其中所述第一导电层的导电型为p型，所述第二导电层的导电层为n型。
13.一种结型场效应晶体管，包括：
形成在半导体衬底中的第一导电型的源区；
形成在所述半导体衬底中的所述第一导电型的漏区；
形成在所述半导体衬底中的位于所述源区与所述漏区之间的所述第一导电型的沟道区；
形成在所述半导体衬底中的与所述沟道区邻接的第二导电型的栅极区；
与所述源区欧姆接触并具有至少一个被电介质层覆盖的侧壁的源电极区；
与所述漏区欧姆接触并具有至少一个被电介质层覆盖的侧壁的漏电极区；和
形成在所述源电极区与所述漏电极区之间并通过所述电介质层与所述源电极区与所述漏电极区绝缘的栅电极区。
14.如权利要求13的结型场效应晶体管，其中覆盖所述源电极区和所述漏电极区的所述侧壁的所述电介质层使所述栅电极区与所述源电极区和漏电极区对准。
15.如权利要求14的结型场效应晶体管，其中所述栅电极区还与包括所述沟道区和所述栅极区的有源区对准。
16.如权利要求13的结型场效应晶体管，其中所述源电极区包括多晶硅、耐火金属或硅化物中的一种。
17.如权利要求13的结型场效应晶体管，其中所述漏电极区包括多晶硅、耐火金属或硅化物中的一种。
18.如权利要求13的结型场效应晶体管，其中所述栅电极区包括多晶硅、耐火金属或硅化物中的一种。
19.如权利要求13的结型场效应晶体管，其中所述第一导电型为n型，所述第二导电型为p型。
20.如权利要求13的结型场效应晶体管，其中所述第一导电型为p型，所述第二导电型为n型。
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