CN101473438B - 具有单个接口的混合存储器设备和方法 - Google Patents

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Abstract

所描述的是一种技术，按照该技术，存储器控制器是其中具有不同类型的存储器(例如，SDRAM和闪存)的混合存储器设备的一个组件，其中该控制器操作使得该存储器设备只拥有为一类存储器定义的、关于电压和访问协议的单个存储器接口。例如，该控制器允许具有标准SDRAM接口的存储器设备提供对SDRAM和非易失性存储器的访问，该非易失性存储器被覆盖在易失性存储器地址空间的一个或多个指定块中(或相反)。命令协议将存储器页映射到易失性存储器接口地址空间，例如，准许单个引脚兼容多芯片封装替换想要提供非易失性存储的任何计算设备中的现有易失性存储器设备，而只要求对该设备进行软件改变以访问该闪存。

Description

具有单个接口的混合存储器设备和方法
背景
各种现有的和新的计算设备都利用高速、易失性存储器(例如，动态随机存取存储器，即DRAM)来保存操作指令和数据。这种设备包括移动电话、电视机顶盒、个人计算机存储器等。越来越多的计算设备还包括大量相对并不昂贵的非易失性NAND闪存来存储应用程序和数据。
然而，许多现有的基于DRAM的计算机设备被设计为不具有适当的支持NAND闪存的总线接口；支持NAND闪存要求昂贵且冗长地重新设计设备芯片组。类似地，大多数基于NAND闪存的设备不能简单地添加DRAM。例如，要将闪存置入曾经是基于DRAM的设备的经更新的模型中要求对设备物理体系结构的显著改变，或反之亦然。
尽管易失性和非易失性存储器的组合在许多情况下提供好处，但对厂商来说重新设计设备芯片组的代价太过昂贵/冒险，因此厂商放弃本来可以因在设备中具有易失性和非易失性存储器而实现的新的特征和商业模型。此外，没有直接的方式来使用现有体系结构模型和例如用NAND闪存更新现有的基于DRAM的设备；例如，整个电路板将需要被重新设计和替换，而不是仅仅向现有设备添加或改变其中的存储器(并适当地更新软件)。此外，非易失性和基于DRAM的存储器之间的总线速度具有巨大的差异。
概述
提供本概述以便以简化形式介绍将在以下的详细描述中进一步描述的一些代表性概念。本概述并不旨在标识所要求保护的主题的关键特征或必要特征，也不旨在用于以任何方式帮助确定所要求保护的主题的范围。
简言之，此处所描述的本主题的各方面针对一种包括第一类存储器(例如，易失性DRAM类存储器)和对应于该第一类存储器的接口以及第二类存储器(例如，非易失性闪存类存储器)的混合存储器设备。该存储器设备包括耦合到接口、第一类存储器和第二类存储器的控制器。基于在接口处接收到的诸如命令和/或存储器地址等信息，控制器确定诸如I/O请求(例如，读或写)等命令是针对第一类存储器的还是针对第二类存储器。
因此，通过在混合存储器设备的控制器处接收命令、地址和数据，软件(例如，设备固件或程序)可以经由为一类存储器定义的单个接口来访问不同类型的存储器。控制器包括这样的逻辑，该逻辑确定在第一类存储器的接口上接收到的命令/地址是否针对与该存储器设备相关联的第二类存储器，并且如果是，则向该第二类存储器输出信号以向该第二类存储器传输至少一个命令和/或在该第二类存储器上执行至少一个数据输入/输出(I/O)操作。
结合附图阅读以下详细描述，本发明的其他优点会变得显而易见。
附图简述
作为示例而非限制，在附图中示出了本发明，附图中相同的附图标记指示相同或相似的元素，附图中：
图1示出可以将本发明的各方面并入其中的计算设备的说明性示例。
图2是包括控制器和各自都可通过为一个存储器类型所定义的单个接口来访问的两类存储器的示例混合存储器设备的表示。
图3A是具有SDRAM接口的示例混合存储器设备的表示，该混合存储器设备具有SDRAM和可经由SDRAM可寻址空间中指定的存储器块来访问的闪存。
图3B是具有SDRAM接口的示例混合存储器设备的表示，该混合存储器设备具有SDRAM和可经由SDRAM可寻址空间中多个指定的存储器块来访问的闪存。
图4是对应于第一类存储器的、具有用于与第二类存储器传递数据和命令的各部分的可寻址存储器空间的表示。
图5是可被合并入混合存储器设备的一合适类型的SDRAM设备的示例表示。
图6是具有SDRAM接口的混合存储器设备的示例表示，该混合存储器设备含有诸如图5的设备等SDRAM设备和闪存设备。
图7是用于控制SDRAM设备和闪存的时序图的示例表示。
图8是对应于控制器可以如何将闪存数据输出到被配置为猝发数据输出的SDRAM设备的示例步骤的表示。
图9是如何将闪存添加到双列直插式存储器模块(DIMMM)以将闪存添加到基于DRAM(包括SDRAM)的个人计算机存储器的表示。
详细描述
示例性操作环境
图1示出计算设备188的一些合适的功能组件的示例，如可在手持式/袖珍型/图形输入板型个人数字助理、电器、移动电话等中找到的那些，包括处理器189、存储器190、显示器192和键盘193(其可为物理或虚拟键盘)。存储器190一般包括易失性存储器(例如，RAM)和非易失性存储器(例如，ROM、PCMCIA卡等)。此外，如下将描述的，示例性存储器190包括包含超过一类存储器的的混合存储器设备(对应于一个或多个芯片)，该超过一类的存储器诸如闪存和DRAM或闪存和SDRAM(同步DRAM)，且其中一类共享另一类的接口。操作系统193可以驻留在存储器190中，并在处理器189上执行，如基于Microsoft？的操作系统或另一操作系统。
一个或多个应用程序194和数据195可存在于存储器190中，例如，程序194运行在操作系统193上。应用程序的示例包括电子邮件程序、时间安排程序、PIM(个人信息管理)程序、文字处理程序、电子表格程序、因特网浏览器程序等等。计算设备188还可以包括其它组件196，如加载到存储器190的、在处理器189上执行的通知管理器。例如，该通知管理器可以处理例如来自应用程序195的通知请求。
计算设备188具有电源197，例如实现为一个或多个电池或光电系统。电源197还可包括取代内置电池或对其重新充电的外部电源，诸如AC适配器或通电对接基座。
图1中所表示的示例性计算设备188被示为具有三类示例外部输出设备，包括显示器192、其它输出机制198(例如，一个或多个发光二极管，即LED)和例如耦合到集成扬声器和/或音频插孔的音频发生器199。这些输出设备的一个或多个可直接耦合到电源197，以便在被激活时，即使处理器189和其它组件可能关闭以节省电池电量，它们也保留一段由通知机制指示的保持通电时间。例如，LED可以保持发光(只要有一些电量可用)，直到用户采取动作为止。其它的设备可被配置为在系统的其余部分被关闭时或在启动之后的某一段有限时间处关闭。
具有单个接口的混合存储器设备
此处所描述的技术的各方面一般针对就在计算设备中具有相对大量的易失性和非易失性存储器而言来扩展计算设备(如设备188)的存储器，而不要求对该计算设备的现有物理架构的改变。一般而言，此处的描述提供通过添加或替换包含SDRAM和NAND闪存的混合存储器设备(例如，包括一个或多个芯片)来将NAND闪存合并入基于SDRAM的设备的示例，其中该混合存储器设备具有与传统SDRAM组件相同的接口(包括引脚分配、电压协议和访问协议)。然而，可以理解，这些方面和概念适用于任一类或多类易失性和/或非易失性存储器，例如可以使用各类DRAM(例如，EDO)来代替SDRAM，可反过来将DRAM或SDRAM合并入基于闪存的设备中，可将基于NOR的闪存与SDRAM和/或与基于NAND的闪存混合在一起，静态RAM(SRAM)或其它类型的RAM可以是各类存储器中的一类，可以添加更多易失性存储器来代替现有易失性存储器设备，可以添加更多非易失性存储器来代替现有非易失性存储器设备，等等。注意，将不同的存储器类型合并到混合存储器设备(具有通常对应于给定设计的原始类型的存储器的接口)通常将总体存储器添加到设备，但不必增加(且如果设计者需要也可以减少)原始类型的存储器的量和/或存储器的总量。
此外，可以理解，此处所描述的概念不限于所考虑的传统计算设备(例如，台式、笔记本、膝上型或基于图形输入板的计算机系统，个人数字助理，袖珍型个人计算机等)，而相反地可被用在需要将数据存储在易失性或非易失性存储器中的任何设备中，包括移动电话、机顶盒、混合硬盘、电视机、遥控器、视听设备、电器、家用电器等。这些设备的每一个都可以将非易失性存储器添加到易失性存储器，或反之亦然，或增加存储器而无需高代价和高风险地重新设计硬件。以此方式，例如，如下将描述的，诸如移动电话等具有易失性存储器的设备现在可以仅仅通过替换存储器芯片(或多个芯片)，并更新某些固件以便对非易失性存储起作用，而在其中包括大量的非易失性存储来例如存储程序、音乐、图像等。
如此，本发明不限于此处所描述的示例、结构或功能。相反，此处所描述的任何示例、结构或功能都是非限制性的，并且本发明一般能够以在计算和数据存储方面提供好处和优点的各种方式来使用。
转到附图的图2，示出包括易失性存储器204(例如，SDRAM)和非易失性存储器206(例如，NAND闪存)的混合存储器设备202设备的概括的示例概念。控制器208包含基于例如在固件/软件处始发并通过CPU来寻址的地址和命令，来确定要访问存储器204或206的哪一个的逻辑。
如图2所示，控制器208可以包括包含一个或多个缓冲区的缓冲区组210，或以其它方式与之相关联，在一实现中该缓冲区组被用于速度匹配的目的。例如，当前，SDRAM显著快于闪存，并且因而具有在外部组件看来是SDRAM设备的接口的混合存储器芯片需要在缓冲区组210(例如，SDRAM、DRAM或SRAM)中缓冲数据以遵守关于速度和输出要求的SDRAM协议，包括猝发模式要求。因此，缓冲区组210通常包括诸如SDRAM或静态RAM(SRAM)等至少与给定SDRAM芯片和其协议所要求的一样快的存储器，否则该混合设备有时在外部组件看来是坏存储器。注意，将快速存储器(例如，SDRAM)添加到较慢(例如，闪存)接口的混合存储器设备不需要这一缓冲区。
图3A示出一混合存储器设备302A一般如何操作的示例概念，其中闪存306被安排为一些数目的块(例如，块F-1到F-n)并通过SDRAM接口来访问。混合存储器设备302A还包括SDRAM设备304。如下将描述的，片上控制器308A(例如，对应于图2的控制器208)确定关于CPU 389处始发的当前地址，要访问SDRAM 304或闪存的哪一部分。一般而言，控制器308A从CPU 389接收根据传统SDRAM协议输出的命令、数据和地址。注意，不要求CPU了解关于混合芯片上的不同类型的存储器的任何事情，且CPU在其现有的基于SDRAM的总线上正常操作。
在图3A中，控制器308包括可以检测被发送到该混合设备的作为其接口的一部分的SDRAM地址线的地址的逻辑。可寻址地址范围中的某些地址对应于SDRAM，且对于这些地址，控制器308A允许SDRAM设备304处理地址、命令和数据(例如，转发等效的各个1和0或不禁止设备看到这些1和0)。结果，对于那些地址来说，混合设备担当常规的SDRAM设备。
然而，控制器308已知可寻址范围中的某些地址(通常包括被称为指定块320的毗邻范围)是与闪存相关联的，且本质上充当进入闪存306的窗口。例如，在一类闪存设备中，指定块可以对应于闪存块大小，例如，128KB。在传输指定块320中的地址时，控制器308禁用(实际地或有效地)SDRAM设备304。控制器308改为向闪存设备306发送命令，或控制对闪存设备306的读和写数据流程。取决于设计，控制器308可以通过改变设备304的要禁用的适当的设备输入线(例如，芯片启用线)，通过不将所接收到的地址转发到设备304，和/或通过转发地址(例如，如果需要用于刷新)但不允许数据写入或返回供读取的任何数据，来禁用SDRAM组件304。
注意，闪存306的量不限于指定块320的大小；相反，可存在多个闪存块(或其它闪存安排)，且控制器308根据标识要访问总闪存306的哪一部分(例如，块)的附加映射信息来访问每一块等等。该附加映射信息可被写入到控制器308已知的其它存储器位置，例如，在可寻址存储器的高位(或可能作为指定块的补充)。可以更新已经存在于基本上所有计算设备上的固件330，以根据合适的协议经由CPU 389来读取和写入该信息，(如图3A中的从固件330穿过CPU 389到控制器308A的虚线所示)；以此方式，命令、数据和状态信息332可在设备固件330(和/或其它请求代码，出于简便，此后称为固件330)和混合存储器设备302A之间传递。
图3B是与图3A的概念相类似的概念的表示，除了在图3B中，替换控制器308B可具有对应于多个窗口320A和320B的分别映射到多个闪存块(例如，当前是图3B中的闪存块A1和B0)的多个缓冲区310-1和310-2之外。如可易于理解的，尽管在图3B中只示出两个这种并行(并且因而通常更快)的访问，但可以使用任何实际数量。
作为控制器如何将一个窗口(图3A)或多个窗口(图3B)映射到闪存的正确的一个或多个部分的示例，图4示出对应于常规SDRAM设备的范围的线性表示的地址范围440，其在该示例中是4M字，每字16字节。出于简明的目的，将参考图3A的单个指定块320来描述映射，然而，容易理解，本质上能够以相同的方式来执行分开的映射。
在图4的示例中，对应于SDRAM地址空间的最后两个块被控制器308和固件330用作到闪存设备306的命令通道444和数据通道442。块442和444中的映射和其它信息332(图3)可由控制器308经由控制器308和该附加信息的源(例如，固件代码330)所理解的任何合适的协议来读取和写入。因此，通过在控制器308处访问附加信息332(或图3B中的333)，例如，最后两个1KB字块，建立用于与闪存设备306进行通信的命令和数据路径。其它信息也可存在于这些空间中。例如，设备固件330可以使用该部分存储器来采用程序引导协议，固件330通过该协议可以确定存储器设备是否真是混合设备，因为一般而言，否则图3的混合存储器设备302A一般将不能区别于常规的SDRAM设备。经由这些块传递的其它可能的数据可以例如通知控制器308A指定块320(或图3B中的块)位于可寻址存储器中的哪里；例如，以此方式，指定块可以移动，包括在需要时动态地移动。
转向一示例混合存储器设备的操作的解释，一合适的命令协议包括用来为闪存设备传输地址块和命令信息(例如，图3A中的332)的串行协议。注意，控制器308A负责命令和地址信息的转换，该协议可被配置为访问不同类型的闪存设备；例如，一类NAND设备使用NOR SRAM接口，藉此控制逻辑访问数据块，该数据随后被串行化以适合SDRAM数据传输协议。向闪存306写入数据将同样由控制器308A如闪存协议所要求地转换，例如，一次向一个这种闪存设备写入2KB。
容易理解，因为SDRAM目前比闪存快一个或多个数量级，所以该协议包括供控制器308A在闪存读或写请求忙碌时和在请求就绪时向固件330发信号的方法。可以使用位置332中的状态寄存器。例如，固件330经由命令块332发送读或写命令；可以是作为该命令的一部分的一个比特的状态可以由控制器在接收到闪存请求时设置为0以指示忙碌。注意，如果在读请求时控制器308A了解指定块已经包含用于当前映射的正确数据，则控制器308A不必将该状态翻转为忙碌。
在典型的情况下，控制器308A将状态设置为忙碌，且对于读取，并开始用所请求的数据填充缓冲区310。在缓冲区包含正确的数据时(预想到后续的读请求，其可能多于所请求的数据)，控制器308A将状态切换为就绪。固件330由于其发送请求而正在轮询状态，其随后了解到可以读取所请求的数据，随后控制器308A可以从缓冲区310中输出该数据。例如，根据SDRAM协议，控制器在请求单个输出时输出对应于所请求的地址的单组数据(例如，字节)，或者输出以该地址开始的多组数据的定时猝发输出，其中输出的组数对应于当前猝发模式。注意，当前猝发模式可以经由硬连线设置来建立，包括指示该猝发模式是软控制的设置；无论如何，控制器308A经由SDRAM等效设置线和/或命令已知该模式(对于软控制猝发)。
写入被似地处理，控制器308A将指定块处的数据复制到缓冲区310，而控制器提供固件所轮询的忙碌信号，直到写请求通过向较慢闪存写入而实际完成为止。如同读请求一样，对于写请求，混合存储器设备302A在CPU 389看来是以正确的SDRAM速度操作，且CPU不知道固件330和控制器308A之间进行的任何状态轮询。因此，经由该协议，从CPU的观点来看，同步存储器正确地操作，但从请求实体的观点来看，其实际上异步地操作。
因此，通过向包括SDRAM和闪存的、具有标准SDRAM接口的混合存储器设备添加存储器控制器，闪存被覆盖在SDRAM地址空间中。使用命令协议(例如，串行)来管理闪存块/页到SDRAM地址空间的映射。这准许单个引脚兼容多芯片封装替换想要提供闪存的任何计算设备中的现有SDRAM设备，而只需对该设备进行固件改变就可做到这点。例如，常规的盘驱动器的缓冲区可用提供闪存的单个芯片升级来替换，藉此闪存可以与新固件一起使用来将现有驱动器升级为混合驱动器。进一步的示例包括向机顶盒设计或当时没有设计内置大容量存储但现在例如由于某些新应用或商业模型而需要该内置大容量存储的移动电话设计添加非易失性存储。
作为一特定架构的示例，图5和图6示出对实际SDRAM和NAND闪存设备的使用，其中接口和内部组件被配置为用于一个示例SDRAM电压协议和SDRAM访问协议，藉此现只需软件改变(例如，在设备固件中)即可在封装中利用非易失性存储器。然而，可以理解，基本上可以使用具有所定义的寻址特性的任何设备。注意，图5和图6示出对作为常见应用的16位数据路径的使用，然而容易理解，其它数据路径宽度以相同的方式工作。在该示例中，描述了可以物理地替换计算设备中的SDRAM芯片、但合并了易失性SDRAM存储器以及非易失性NAND闪存两者的多芯片封装。
图5中所表示的SDRAM设备504包括支持1字节、2字节、8字节或页传输等的猝发模式设备(例如，Micron？MT48LC4M16A2设备)，并且例如，可被用在包括2GB NAND闪存606的混合存储器设备602(图6)中。如在图5的SDRAM设备的示例架构中所表示的，如同常规的SDRAM设备一样，该混合存储器设备接受地址线(例如，A0-A11、BA0-BA1)上的RAS/CAS(公知的行访问选通脉冲和列访问选通脉冲)信号，并且对于非单字节的读或写，顺序地从RAS/CAS起始地址读取或写入数据。注意，使用该类型存储器的计算设备缓冲串行地访问的数据，在许多计算设备中这通常由板上高速缓存来完成。
因为数据是基于起始地址来串行地提供的，所以主设备(例如，CPU)和SDRAM 504之间的(相对低等待时间)存储器控制器308能够检测到正被发送到芯片的地址。通过检测特定地址范围，可以使用SDRAM接口的CE#(启用)来将设备504置入其中数据由另一源提供的刷新周期。
在图5中，控制器308的控制逻辑检测发送到SDRAM的地址。如上所述，在传输了指定块中的地址时，控制器知道请求是针对闪存的；注意在该示例架构中，SDRAM设备是通过阻止CE#传到该设备来禁用的。控制器的控制逻辑随后或者可以向闪存设备606发送命令，或者可以经由数据传输逻辑控制对该闪存设备的读和写数据的流程。注意，到SDRAM设备的命令流是不中断的，且该多芯片封装设备的初始化只要求控制逻辑检测SDRAM的操作猝发模式来理解要在向存储器数据总线传输闪存数据时使用的数据猝发。
因此，在该其中经由在分开的地址总线上的RAS/CAS传输将地址发送到SDRAM的架构中，通过检测控制逻辑中的RAS/CAS周期，就能够适当地从闪存606和向其传输命令和数据。向闪存606的命令块写入的串行协议允许支持该闪存设备的协议。
图6中所表示的闪存设备(例如，Micron？MT29F2G16AABWP设备)具有多路复用总线，由此数据I/O、地址和命令共享相同的引脚。注意，只对于x16配置中的数据才使用I/O引脚I/O[15:8]，而地址和命令在I/O[7:0]上提供。命令序列通常包括命令锁存周期、地址锁存周期和数据周期，其或为读或为写。控制信号CE#、WE#、RE#、CLE、ALE和WP#控制闪存设备的读和写操作。注意，在不同的闪存上，例如Micron？GbMT29F8G08FAB设备，CE#和CE2#每个都控制独立的4Gb阵列。CE2#对于其自己的阵列与CE#一样运作，且关于CE#所描述的操作也适用于CE2#。
使用CE#来启用设备。在CE#为低且设备不在忙碌状态时，闪存将接受命令、数据和地址信息。在设备不执行操作时，CE#引脚通常被拉高且该设备进入待机模式。如果CE#变高同时尽管数据正在传输且设备不忙碌，则存储器将进入待机。这有助于降低能耗。
CE#“不在乎”操作允许NAND闪存驻留在与其它闪存或SRAM设备相同的异步存储器总线上。在NAND闪存忙于内部操作时，存储器总线上的其它设备随后可被访问。这一能力是用于在同一总线上要求多个NAND设备的设计的，例如，可以编程一个设备而读取另一设备。高位CLE(HIGHCLE)信号指示正在发生命令周期。高位ALE(HIGH ALE)信号表示正在发生地址输入周期。在CE#和ALE为低且CLE为高，并且设备不忙时，在WE#的上升沿将命令写入命令寄存器。其例外是读状态和复位命令。
使用该特定组件，在WE#的上升沿将命令传输到命令寄存器；只在线I/O[7:0]上输入命令。对于具有x16接口的设备，在发布命令时，需要在线I/O[15:8]上写入0。在CE#和CLE为低且ALE为高，并且设备不忙碌时，在WE#的上升沿将地址写入地址寄存器。只在I/O[7:0]上输入地址；对于具有x16接口的设备，在发出地址时需要在I/O[15:8]上写入0。通常，所有5个地址周期都被写入设备中。其例外是块擦除命令，它只要求3个地址周期。
此处所例示的闪存设备是多路复用设备，由此地址、命令和数据以串行的方式流过简单的16位接口。图7例示符合所例示的闪存设备的时序的地址、命令和数据传输协议的串行特性。注意，地址、命令和数据是通过顺序地向命令和数据块写入来从SDRAM接口(其不是多路复用的)发送的。
如上所述，通过检测对SDRAM的地址空间中的命令块的写入，控制器508可以将所需数据传输到闪存设备。可以扩展上述地址传输以示出到闪存设备的地址信息的传输。同样如上所述，该闪存的地址信息是通过执行对SDRAM上的命令块地址的多个写入来传输的。SDRAM数据在该区域中是不可用的，因为该设备将被取消选中而不进行这些写入。以此串行方式，可以从闪存设备读取和向其写入地址、数据和命令信息。如上所述，控制逻辑实现进一步的命令协议，例如，准许闪存设备从SDRAM设备速度考虑中隔离。例如，通过在控制逻辑中缓冲闪存设备的状态，可以向串行协议添加指示忙碌和执行状态的附加命令响应。从闪存设备所返回的数据和状态被缓冲到数据传输逻辑中的一小块SRAM中，以使对闪存的读和写速度匹配SDRAM的速度。
到闪存设备的串行传输的典型示例在图8中表示，其表示固件330对为控制闪存306所保留的SDRAM地址空间332(图3)的示例读取和写入。一般而言，在步骤802，固件通过向控制器检测的地址空间332写入IDLE(空闲)命令来发送闪存命令。
在步骤804，固件发送包括指示要使用哪一块和哪一地址的5个地址写入的闪存块地址请求，以及一个对命令地址空间的写命令。控制器随后拥有其执行该写入的所需要的信息。
在步骤806和808的每一步，固件330通过发出写命令和猝发读来轮询状态，经由步骤810循环直到检测到就绪状态为止，并发送闪存读猝发(步骤812)。
在一替换实现中，基于寄存器的协议通过加载一系列寄存器来提供对闪存的访问，包括在设置忙碌字的情况下写入寄存器来开始命令的执行。这允许单页写入来发起对一个或多个闪存块的写入或取出。在该替换中，在命令完成时，控制器切换该忙碌字。所支持的命令包括取出地址/块(或取出地址范围)、写入地址/块(或写入地址范围)和删除地址/块(或删除地址范围)。
此外，因为控制器包括逻辑，所以控制器可以执行闪存管理。例如，闪存在一定数量的读和写之后磨损，并且因而控制器可以重新映射访问以平衡各个可用闪存块的使用，这被称为磨损均匀化。控制器逻辑还可以执行检错和纠错，并通过逻辑地移除已知的坏块以使其不可用来执行坏块管理。
图9是双列直插式存储器模块(DIMM)902的示例表示，其例示出闪存可以如何被添加到常规个人计算机系统存储器中。物理闪存芯片可与SDRAM芯片位于同一侧，位于相对侧，或两者皆可。控制器可以位于DIMM自身上，或另选地可以在其外部，其具有视需要禁用SDRAM并替换闪存数据的能力
在个人计算机开机时，BIOS(固件)测试混合DIMM存储器的存在，并且如果存在，则从闪存中加载至少一些SDRAM存储器(其代码)。非易失性闪存的存在允许从存储在闪存中的数据中引导或恢复操作。例如，数据从被映射到存储器块的CPU存储器中访问，并从SDRAM或闪存中解析。如果存在足够的闪存，则出于休眠目的，可以保留整个SDRAM或加载整个操作系统，而不必访问诸如硬盘驱动器等外围设备。
尽管本发明易于作出各种修改和替换构造，其某些说明性实施例在附图中示出并在上面被详细地描述。然而应当了解，这不旨在将本发明限于所公开的具体形式，而是相反地，旨在覆盖落入本发明的精神和范围之内的所有修改、替换构造和等效方案。

Claims (18)

1.一种在存储器设备中的方法，包括：
在控制器处，在所述存储器设备处经由为与所述存储器设备相关联的第一类存储器定义的接口来接收命令、地址和数据；
在所述控制器处确定在所述存储器设备处接收到的信息是否对应于与所述存储器设备相关联的第二类存储器，并且如果是，则向所述第二类存储器输出信号以向所述第二类存储器传输至少一个命令和/或在所述第二类存储器上执行至少一个数据输入/输出(I/O)操作；
其中所述第一类存储器包括易失性存储器，而所述第二类存储器包括非易失性存储器。
2.如权利要求1所述的方法，其特征在于，还包括在所接收到的信息对应于所述第二类存储器时，禁用所述第一类存储器。
3.如权利要求1所述的方法，其特征在于，还包括在所接收到的信息对应于所述第二类存储器时，输出忙碌指示，在所述第二类存储器上执行数据I/O操作，以及在所述数据I/O操作完成时输出就绪指示。
4.如权利要求1所述的方法，其特征在于，还包括在所接收到的信息对应于所述第二类存储器时，在所述存储器设备的另一组一个或多个位置处访问命令信息和/或数据寻址信息。
5.如权利要求4所述的方法，其特征在于，所接收到的信息对应于数据寻址信息，且所述方法还包括读取所述数据寻址信息以将所接收到的地址映射到所述第二类存储器的多个可能的部分中的一部分。
6.一种在存储器设备中的系统，包括：
第一类存储器；
对应于所述第一类存储器以使所述存储器设备用所述第一类存储器的访问协议来操作的接口；
第二类存储器；以及
耦合到所述接口、所述第一类存储器和所述第二类存储器的控制器，其中基于在所述接口处接收到的信息，所述控制器确定经由所述接口接收到的其它信息是适用于所述第一类存储器还是适用于所述第二类存储器；
其中所述第一类存储器包括易失性存储器，而所述第二类存储器包括非易失性存储器。
7.如权利要求6所述的系统，其特征在于，所述第一类存储器包括易失性存储器，所述第二类存储器包括非易失性存储器，并且其中在所述接口处接收到的信息的至少一部分是在对应于所述第一类存储器的存储器地址中接收的，所述至少一部分信息被所述控制器用来确定经由所述接口接收到的相关信息是适用于所述第一类存储器还是适用于所述第二类存储器。
8.如权利要求7所述的系统，其特征在于，所述易失性存储器包括SDRAM类或DRAM类存储器，并且其中经由所述接口接收到的所述存储器地址和相关信息包括行访问选通脉冲、列访问选通脉冲和控制信息。
9.如权利要求7所述的系统，其特征在于，所述非易失性存储器包括闪存，并且所述系统还包括与所述控制器相关联的、用于缓冲用所述闪存执行的数据I/O操作的缓冲区。
10.如权利要求9所述的系统，其特征在于，还包括状态指示符，其中所述控制器经由所述状态指示符发出数据I/O操作是忙碌还是已完成的信号。
11.如权利要求6所述的系统，其特征在于，所述存储器设备被合并到双列直插式存储器模块中。
12.如权利要求6所述的系统，其特征在于，所述控制器还包括用于存储器管理的装置。
13.如权利要求6所述的系统，其特征在于，所述控制器在对应于所述第一类存储器的一组一个或多个位置处访问命令信息和/或数据寻址信息。
14.一种在计算设备中的系统，包括：
包括对应于第一类存储器的接口、第二类存储器和控制器的混合存储器设备，其中所述第一类存储器包括易失性存储器，而所述第二类存储器包括非易失性存储器；以及
经由所述接口向所述控制器发起命令的组件，所述发起命令包括通过向所述第一类存储器的一个或多个地址写入命令相关数据，所述命令相关数据包括针对在所述第二类存储器上的数据输入/输出操作的至少一个命令。
15.如权利要求14所述的系统，其特征在于，所述控制器通过向所述第一类存储器的一个或多个地址写入状态相关数据来用所述第二类存储器的数据输入/输出操作的状态信息向所述组件发信号。
16.如权利要求14所述的系统，其特征在于，所述组件包括在所述计算设备的固件上执行的代码。
17.如权利要求14所述的系统，其特征在于，所述第一类存储器对应于易失性存储器，而所述第二类存储器包括非易失性存储器，寻址到所述第一类存储器中的特定位置的数据由所述控制器控制来访问所述第二类存储器。
18.如权利要求14所述的系统，其特征在于，还包括与所述控制器相关联的、用于缓冲用所述第二类存储器执行的数据I/O操作的缓冲区。
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