CN101496152A - 包括不连续存储元件的电子器件 - Google Patents

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G·L·金达洛雷
P·A·英格索尔
C·T·斯威夫特
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Abstract

一种电子器件，可包括不连续存储元件(64)，其位于沟槽(22，23)之内。该电子器件可包括具有沟槽的衬底，该沟槽具有壁和底部并且从衬底(12)的主表面延伸。该电子器件还可包括不连续存储元件，其中该不连续存储元件的一部分至少位于该沟槽之内。该电子器件可进一步包括第一栅电极，其中至少部分该不连续存储元件的一部分位于该第一栅电极和该沟槽的壁之间。该电子器件可进一步包括位于该第一栅电极和该衬底的该主表面之上的第二栅电极。

Description

包括不连续存储元件的电子器件
技术领域
本发明涉及电子器件，并且更具体地，涉及包括不连续存储元件的电子器件。
背景技术
浮栅非易失性存储器(“FG NVM”)习惯并通常用于许多应用。用于FGNVM的三个最普通形式的编程机制包括Fowler-Nordheim隧道、传统热载流子注入和源-侧注入。Fowler-Nordheim隧道有效但非常慢。可通过区分(divide)用进入浮栅或一个或多个其它存储元件的载流子数量除以进入具有浮栅或其它存储元件的存储单元的载流子数目来测量效率。可通过使用编程电流和编程时间的乘积来估计后者的数量。
热载流子注入可包括传统热载流子注入和源-侧注入。两者均涉及热载流子的产生，热载流子中的一些注入到浮栅或其它存储元件中去。在传统热载流子注入中，当使用浮栅时，沿存储单元的沟道区域产生了电场。在沟道区域内，漏极区域附近的电场最高。电场使载流子在沟道区域之内加速流动，因此，在沟道区域之内，载流子在漏极区域附近移动最快。在沟道区域内，小部分载流子与硅或一个或多个其它原子碰撞，使高能载流子改向到浮栅或其它电荷存储元件。由控制栅电极产生的电场可帮助小部分热载流子的一些注入到浮栅中去。传统热载流子注入效率低并且具有较高的编程电流。
关于效率和编程电流，源-侧注入是Fowler-Nordheim隧道和传统热载流子注入之间的受欢迎的折衷方案。对于源-侧注入，依然产生热载流子，然而，大部分热载流子在与漏极区域隔开的部分沟道区域之内产生。被设计为通过源-侧注入进行编程的存储单元并不是没有问题。典型地，该存储单元需要一个或多个附加的苛刻的光刻程序并且导致存储单元较大。
高密度浮栅存储器变得更难商业化量产。随着栅介质层的厚度的减小，延伸穿过栅介质层的厚度的小孔或其它缺陷的可能性增加了。这样的缺陷可导致衬底和浮栅之间的电短路或泄漏通路。该电短路或泄漏通路可能会影响浮栅上的电压，并且因而该存储单元可能不能保留数据。代替二氧化硅，一种或多种材料可用于栅电介质层，然而，所述材料可能存在其它问题，例如材料与用于存储单元的其它材料的兼容性、需要新的设备、增加制造成本等。
附图说明
通过举例而图解该发明，并非在相关附图中对其限制。
图1包括保护层形成之后部分工作件的横截面图的实例。
图2包括形成沟槽之后图1中的工作件的横截面图的实例。
图3包括在沟槽内形成绝缘层后的图2的工作件的横截面图的实例。
图4和5分别包括在沟槽的底部形成掺杂区域之后的图3的工作件的顶视图和横截面图的实例。
图6包括在具有不连续存储元件的电荷存储叠层形成之后的图5的工作件的横截面图的实例。
图7包括衬底上的导电层形成之后的图6的工作件的横截面图的实例。
图8和9分别包括形成栅电极之后的工作件7的顶视图和横截面图的实例。
图10包括去除阵列内剩余保护层部分之后的图9的工作件的横截面图的实例以及暴露部分的电荷存储叠层。
图11包括形成绝缘层之后的图10的工作件的横截面视图的实例。
图12包括形成导电层之后的图10的工作件的横截面的实例。
图13包括形成导线之后的图12的工作件的顶视图的实例。
图14为根据本发明另一实施例的在形成导线之后的图11的工作件的横截图的实例。
图15包括形成图案化的抗蚀剂层之后的图14的工作件的顶视图的实例。
图16和17分别包括电子器件的制造基本完成之后的图15的工作件的顶视图和横截面图的实例。
图18包括在衬底内形成掺杂区域之后的图13的工作件的顶视图的实例。
图19和20分别包括电子器件的制造基本完成之后的图18的工作件的顶视图和横截面图的实例。
图21和22分别包括在衬底内形成掺杂区域之后的图13的工作件的顶视图和横截面图的实例。
图23和24分别包括电子器件的制造基本完成之后的图21和22的工作件的顶视图和横截面图的实例。
图25包括除具有彼此间隔更宽的沟槽以外的图12的工作件的横截面图的实例。
图26包括形成覆盖在上面的导线之后的图25的工作件的顶视图的实例。
图27和28包括电子器件制造基本完成之后的图26的工作件的顶视图和横截面图的实例。
图29包括形成导电层之后的图6的工作件的横截面图的实例。
图30包括形成栅电极之后的图29的工作件的横截面图的实例。
图31至42包括电路示意图、电路示意图的示例性实体实施例的横截面图，和在NVM阵列内沿行的存储单元的工作电压表。
本领域技术人员意识到，图中的元件为了简明和清楚而示出，并不需要按比例绘出。例如，可将图中一些元件的尺寸相对于其它元件放大以有助于促进本发明实施例的理解。
具体实施方式
一种电子器件，可包括位于沟槽之内的不连续存储元件。该电子器件可包括衬底，该衬底包括彼此分隔开的第一沟槽和第二沟槽。每个第一和第二沟槽包括壁和底部并且从元件的主表面延伸。该电子器件也可包括不连续存储元件，其中不连续存储元件的第一部分至少位于第一沟槽内，并且不连续存储元件的第二部分至少位于第二沟槽内。该电子器件可进一步包括位于该不连续存储元件的第一部分之上的第一栅电极，其中该第一栅电极的上表面位于衬底的主表面之下。该电子器件又可进一步包括位于该不连续存储元件的第二部分之上的第二栅电极，其中该第二栅电极的上表面位于衬底的主表面之下。该电子器件也可包括第三栅电极，其位于该第一栅电极、第二栅电极或其组合之上。在此描述的实施例也包括用于形成电子器件的工艺。
该电子器件可包括存储阵列，其中位线、栅极线或任何其组合可利用沟槽设计和掩埋位线。在一实施例中，与控制栅极线相比，选择栅极线可电连接至存储单元的不同数量的行或列。在具体实施例中，选择栅极线电连接至存储单元的一行或一列，并且控制栅极线可电连接至存储单元的两行或者两列。在另一实施例中，对于位线可存在类似的关系。在又一实施例中，选择栅极线和控制栅极线可以基本上互相垂直。与控制栅极线相比，选择栅极线可以电连接至存储单元的不同数量的行或列。在具体实施例中，选择栅极线可以电连接至存储单元的一行或一列，并且控制栅极线可电连接至存储单元的两列或两行。
在致力于下面描述的实施例的细节之前，定义或阐明一些术语。术语“不连续存储元件”意图表示能够存储电荷的分离对象。在一实施例中，可首先形成所有的大致不连续存储元件并且彼此保持分离。在另一实施例中，形成大致上连续的层，随后分成不连续存储元件。在又一实施例中，可首先大致上彼此分离地形成所有不连续存储元件，并且随后在形成期间，可结合一些但不是所有的不连续存储元件。
术语“主表面”意图表示随后从其形成存储阵列内的存储单元的衬底的表面。该主表面可以是在形成任何电子元件之前衬底的原始表面或可以是从其形成存储阵列内沟槽或其它永久结构的表面。例如，可以至少部分地在基础材料之上的外延层之内形成存储阵列，并且可以从基础材料形成外围区域(在存储阵列外)内的电子元件。在该示例中，该主表面指外延层的上表面，而不是基础材料的原始表面。
术语“叠层”意图表示多个层或多个至少一层和至少一个结构(例如，纳米晶体)，其中该多个层和多个层或结构提供电功能。例如，非易失存储叠层可包括用于形成至少部分非易失存储单元的层。叠层可以是较大叠层的一部分。例如，非易失性存储叠层可包括用于在非易失性存储单元内存储电荷的电荷存储叠层。
这里使用地术语“包括”、“包含”、“具有”“含有”、“具备”、“构成”或任何其它变型，意图覆盖非排它性的包括。例如，包括一系列组成部分的工艺、方法、项目或设备不一定仅仅限于那些组成部分，而是可以包括其它没有明确列出或本身属于这样的工艺、方法、项目或设备的组成部分。此外，除非明确有相反规定，“或”指包含的或并而并非排外的或。例如，通过下列各项的任何一个满足条件A或B：A为真实的(或存在的)和B为虚假的(或不存在的)、A为虚假的(或不存在的)和B为真实的(或存在的)并且A和B都是真实的(或存在的)。
此外，为了阐明起见并给出在此描述的实施例的通常意义的范围，“一个”或“一种”用于描述一个或更多“一个”或“一种”指代的物体。因而，只要使用“一个”或“一种”，该描述应该理解为包括一个或至少一个(种)，并且除非有清楚的相反规定，否则，单数也包括复数。
除非另外限定，此处使用的所有技术和科学术语含义与所属领域的普通技术人员的通常理解一样。此处提到的所有出版物、专利申请和其它参考将全部并入作为参考。在冲突的情况下，以本说明书为准。此外，材料、方法和实例仅作为示例并不起限制作用。
根据下文的详细描述和权利要求，本发明的其它特征和优势将显而易见。
对于此处没有描述内容，关于特定材料、工艺过程和电路的许多细节是常规的并且可以在教科书以及其它半导体和微电子技术领域内的资料中找到。
图1包括部分电子器件10例如集成电路的横截面图。集成电路可为独立的存储器、微控制器或其它包括存储器的集成电路。在一实施例中，电子器件10可包括非易失性存储器(“NVM”)阵列18，其一部分在图1中示出。衬底12可包括单晶硅半导体晶片、绝缘体上半导体晶片、平板显示器(例如，在玻璃板之上的硅层)或其它传统用于形成电子器件的衬底。尽管未示出，在外围区域中的部分衬底12之上，可形成浅沟槽场绝缘，其位于NVM阵列18之外。可选的，可使用传统掺杂操作增加NMV阵列18内沿主表面13的衬底12的掺杂浓度，以潜在的减小在随后形成的栅电极之间的泄漏电流，该栅电极可位于部分主表面13之上。在衬底12之上，可形成保护层110。保护层110可包括衬底12上的垫片层14和垫片层14上的氧化阻挡层16。保护层110的层数可比图示更多或更少。作为接触垫片层14示出的衬底的12的最上表面为主表面13。保护层110可保留在外围区域之上，直到NVM阵列18的制造基本完成。在一实施例中，垫片层14包括氧化物并且氧化阻挡层16包括氮化物。
通过传统工艺，在衬底12上形成图案化抗蚀剂层(未示出)，其包括NVM阵列18之内将形成沟槽的位置处的开口。然后用传统工艺去除保护层110的被暴露部分，以露出主表面13。在一实施例中，如图2所示，在去除图案化的抗蚀剂层之前形成沟槽22和23。在另一实施例中，随后去除图案化的抗蚀剂层并且接着通过传统工艺形成沟槽22和23。沟槽22和23彼此分开，从主表面13延伸，并且包括壁和底部。沟槽22和23的深度可至少部分地确定一个或多个邻近沟槽22和23形成的存储单元的沟道长度。在一实施例中，沟槽22和23的深度在大约50nm至大约500nm的范围内。在一个具体实施例中，使用时控的各向异性蚀刻形成沟槽22和23以制造大致上垂直的壁。在一实施例中，沟槽22和23具有大致上相同的深度。
如图3中所示，沿沟槽22和23的暴露表面形成绝缘层32。绝缘层32可能是大致上共形的或者不是大致上共形的。在一实施例中，绝缘层32可以包括氧化物、氮化物、氮氧化物或其组合。在一实施例中，绝缘层32可用作注入遮蔽。在一个具体实施例中，通过对沟槽22和23内的衬底12的暴露部分进行热氧化从而形成绝缘层32。热氧化可有利于去除缺陷，例如通过蚀刻引入的那些缺陷，有助于使沟槽22和23的角变圆，或是它们的组合。在另一实施例中(未示出)，可淀积绝缘层32。淀积的绝缘层32将基本上覆盖工作件的所有的暴露表面。
如分别在图4和5所示的顶视图和横截面视图中示出的，在沟槽22和23的底部处，向衬底12的部分中掺杂剂引入以形成掺杂区域52和53。掺杂区域52位于衬底12之内并且在沟槽22之下，掺杂区域53位于衬底12之内并且在沟槽23之下。掺杂区域52和53可为源/漏(“S/D”)区域并且作为掩埋位线。掺杂剂可以为p型掺杂(例如，硼)或n型掺杂(例如，磷或砷)。在一实施例中，可使用离子注入引入掺杂剂。可执行可选的热周期以激活掺杂剂。在另一实施例中，随后的处理可具有一个或多个能够激活掺杂剂的热周期。在沟槽22和23的底部，掺杂区域52和53的掺杂浓度至少大约为1E19原子/cm3。
如图6中所示，然后可形成电荷存储叠层68，包括电介质层62、不连续存储元件64和电介质层66。在一实施例中，可在沟槽22和23的暴露表面(包括沟槽22和23的壁和底部)之上形成电介质层62之前去除绝缘层32。在另一实施例中，绝缘层32用于代替电介质层62或与其结合使用。电介质层62可以使用氧化或氮化气氛热生长，或使用传统化学气相淀积技术、物理气相淀积技术、原子层淀积技术或其组合进行淀积。假如电介质层62是热生长的，它不形成在NVM阵列18中的沟槽的外面。假如电介质层62是淀积的(未示出)，基本上能淀积在工作件的所有暴露表面之上。电介质层62可包括二氧化硅、氮化硅、氮氧化硅、高介电常数(高-k)材料(例如，介电常数大于8)或其任何组合的一个或多个膜。高-k材料可包括HfaObNc，HfaSibOc，HfaSibOcNd，HfaZrbOcNd，HfaZrbSicOdNe，HfaZrbOc，ZraSibOc，ZraSibOcNd，ZrO2，其它含Hf或含Zr的电介质材料，或前述任何一种的掺杂形式(掺杂镧，掺杂铌，等)或任何其组合。电介质层62具有大约1至大约10nm范围的厚度。电介质层62的厚度和材料的选择将大致决定它的电学特性。在一实施例中，选择材料和厚度以使电介质层62具有小于10nm的二氧化硅等价厚度。
然后在NVM阵列18上形成不连续存储元件64。在一实施例中，不连续存储元件64的一部分至少位于沟槽22内，并且不连续存储元件64的另一部分至少位于沟槽23之内。各个不连续存储单元64大致上互相物理分离。不连续存储元件64可包括能够存储电荷的材料，例如硅、氮、含金属的材料，其它能够存储电荷的合适材料或其任意组合。例如，不连续存储元件64可包括硅纳米晶体或金属纳米团簇(nanoclusters)。在一个具体实施例中，可在衬底12的暴露表面上形成基本连续的非晶硅层。该基本连续的层可暴露于热或其它处理条件下，这可导致层“弄乱”或以另外形成硅纳米晶体。不连续存储元件64可以不掺杂、在淀积期间掺杂或在淀积之后掺杂。在一实施例中，不连续存储元件64可以由一种或多种在热氧化处理期间其特性不会被显著不利影响的材料形成。这种材料可包括铂、钯、铱、锇、钌、铼、铟锡、铟锌、铝锡或任何其组合。上述材料的每一种，除了铂和钯，均可形成导电金属氧化物。在一实施例中，在任何维度中，每个不连续存储元件64不大于大约10nm。在另一实施例中，不连续存储元件64可更大，然而，不连续存储元件64不会形成得非常大以致于形成连续结构(即，所有的不连续存储元件64不熔合在一起)。
然后在不连续存储元件64上形成电介质层66。电介质层66可包括一个或多个电介质膜，可以热生长或淀积任何一个这种膜。电介质层66可包括如关于电介质层62描述的任何一种或多种材料或使用如关于电介质层62描述的任何实施方式形成。与电介质层62相比较，电介质层66可具有相同或不同的成分，并且与电介质层62相比较，电介质层66可使用相同或不同的形成技术形成。
如图7中所示，然后在工作件之上形成导电层72。导电层72可包括一个或多个包含半导体或包含金属的膜。在一实施例中，导电层72包括通过化学气相淀积工艺而淀积的非晶硅或多晶硅。在另一实施例中，导电层72可包括一种或多种其它材料或可通过其它工艺淀积。在一具体实施例中，在淀积时掺杂导电层72，在另一具体实施例中，在淀积后掺杂导电层。导电层72的厚度足以至少基本上填充NVM阵列18内的沟槽。在一实施例中，导电层72的厚度在大约50nm至大约500nm的范围内，并且在完成的器件中，当导电层72包括多晶硅或非晶硅时，导电层72剩余部分的掺杂浓度至少为1E19原子/cm3。
如图8和9中所示，可去除位于主表面13之上和位于沟槽22和23外部的部分导电层72。在图8中和其它顶视图中，未示出一些电介质层或绝缘层，用以简化对NVM阵列18内部件之间的位置关系的理解。去除导电层72的额外部分，以便剩余材料凹陷在主表面13之下并且被容纳在沟槽22和23内，以形成栅电极92和93，栅电极中的每个具有位于主表面13之下的上表面。栅电极92位于沟槽22内的不连续存储元件64的一部分之上，栅电极93位于沟槽23内的不连续存储元件64的另一部分之上。在一实施例中，如从横截面图中所示，栅电极92和93中的每一个基本上为矩形形状。在一个具体实施例中，与首次淀积一样，导电层72为未掺杂的多晶硅。然后通过传统工艺掺杂栅电极92和93，因此在完成的器件中，栅电极92和93具有至少1E19原子/cm3的掺杂浓度。在另一实施例中，在栅电极92和93上形成能够与硅反应以形成硅化物的材料，并且该材料可包括Ti、Ta、Co、W、Mo、Zr、Pt、其它适合的材料及其任意组合，并且反应以形成金属硅化物。
在一具体实施例中，通过使用传统技术进行抛光以完成去除部分导电层72，从而暴露氧化-抗蚀剂层16，随后时控蚀刻。在另一实施例中(未示出)，通过蚀刻工艺而不是抛光实现去除。在另一实施例中，凹陷，即，在主表面13和栅电极92和93的顶部之间的高度差值，为沟槽22和23的深度的20％和80％之间。
如图10中所示，通过传统技术去除在NVM阵列18内的保护层110的剩余部分。在一实施例中，垫片层14为通过对不连续存储元件64进行底切的湿法蚀刻而去除的氧化物层，使它们能够被冲洗掉。在另一实施例中(未示出)，去除电介质层66的暴露部分，暴露不连续存储元件64，然后其可经受额外的处理以使它们从电传导改变成电绝缘。在一具体实施例中，不连续存储元件64为被氧化以形成二氧化硅的硅晶体。在一实施例中，该工艺中的此位置处，在主表面13上或沿位于栅电极22和23的顶部以上的沟槽22和23的壁处基本上没有不连续存储元件64。
如图11中所示，然后在NVM阵列18上形成包括栅电介质部分112和内栅电介质部分114和115的绝缘层。该绝缘层可包括一个或多个电介质膜，该电介质膜的任何一个可以被热生长或淀积。该绝缘层可包括如关于电介质62层描述的任何一种或多种材料或使用如关于电介质62层描述的任何一种实施方式来形成。与电介质层62相比较，电介质层66可具有相同或不同的成分，并且与电介质层62相比较，该绝缘层可使用相同或不同的形成技术来形成。内栅电介质部分114和115的厚度可影响存储单元的沟道区域之内的电场。对于每个存储单元，设计该电场使沟道区域内的电场变化最大，从而允许源-侧注入。在一实施例中，内栅电介质部分114和115的厚度在大约10至大约30nm的范围内。
如图12中所示，在NVM阵列18上形成导电层122。导电层122可包括一个或多个包含半导体或包含金属的膜。在一实施例中，导电层122为掺杂多晶硅。在另一实施例中，导电层122由包含金属的材料形成。在一实施例中，导电层122的厚度在大约20至大约300nm的范围内。在另一实施例中，当导电层122包括多晶硅或非晶硅时，导电层122具有至少大约1E19原子/cm3的掺杂浓度。
如图13中所示，通过使用传统技术蚀刻从而图案化导电层122，以形成导线132和133，其包括栅电极。导线132和133可至少部分位于沟槽22、沟槽23、NVM阵列18内的一个或多个其它沟槽(未示出)或其任意组合内。在一实施例中，导线132和133的长度大致垂直于NVM阵列18内沟槽22和23的长度。可选的，在导线132和133上形成能够与硅反应生成硅化物(例如Ti，Ta，Co，W，Mo，Zr，Pt，其它适合的材料或其任意组合)的材料并且反应生成金属硅化物。在另一实施例中，导线132和133可用作NVM阵列18的字线，导线132和133的一部分用作多个位单元的栅电极。可选的，可邻近导线132和133形成侧壁间隔物。
在一实施例中，NVM阵列18大致完成。在一实施例中，制造外围电连接(未示出)以访问NVM阵列18的导电部分。可去除位于衬底12的外围区域上方的保护层110，并且在NVM阵列18上形成另一保护层(未示出)，在元件制造期间其可在外围区域内保护NVM阵列18。可继续处理以形成大致完成的电子器件。使用一个或多个传统工艺形成一个或多个绝缘层、一个或多个导电层以及一个或多个封装层。
在另一实施例中，可使用不同的NVM阵列18布局和互连方案。在该实施例中，在所有NVM阵列18(图12)上的导电层122的整个形成工艺，可使用如前面所述的任何实施例执行。
如图14中所示，可图案化和蚀刻导电层122以形成导线142至145。在NVM阵列18中，导线142至145可作为字线。导线142至145的长度大致平行于沟槽22和23的长度。在一实施例中，部分导线142至145可位于沟槽22和23的凹陷内。导线142至145的组分和形成方法可以是与导线132至133的形成所描述的那些内容相关的任何组分和形成方法。可选的，可邻近导电142至145形成侧壁间隔物146。
如图15中所示，在工作件之上形成图案化的抗蚀剂层156以暴露部分导线142至145和部分栅电介质部分112(在图15中未示出)。在一实施例中，图案化的抗蚀剂层156中的开口基本上与其上后续将形成位线的位置相对应。如图15中所示，向部分衬底12中引入掺杂剂以形成掺杂区域154。掺杂剂可以是p型掺杂剂(例如，硼)或n型掺杂剂(例如，磷或砷)。在一实施例中，可使用离子注入引入掺杂剂。然后，通过传统技术去除图案化的抗蚀剂层156。在一实施例中，通过一个或更多随后的热周期激活注入的掺杂剂，其可以提供或不提供不同的主要目的，例如，氧化、淀积、退火、推进或不同离子注入剂的激活。在一实施例中，每个掺杂区域154具有至少大约1E19原子/cm3的掺杂浓度。在一个具体实施例中，完成器件中的掺杂区域154用作S/D区域。
在一实施例中，现在除了电连接以外，NVM阵列18基本完成。去除在衬底12外围区域上方的剩余部分的保护层110(在图15中未示出)，并在NVM阵列18上方形成另一保护层(未示出)，它将在外围区域内的元件制造过程中保护NVM阵列18。在外围区域内，可使用一个或多个传统技术执行元件制造。在外围区域内的元件制造基本完成之后，可去除位于NVM阵列18之上的保护层。
如图16和17中所示，继续处理以形成基本上完成的电子器件。参考图17，用传统方法在工作件上形成层间电介质层152。图案化层间(interlevel)电介质层152以形成接触开口，该接触开口延伸至掺杂区域154及未在图16和17中示出的NVM阵列18的其它部分。层间电介质层152可包括绝缘材料，例如氧化物、氮化物、氮氧化物或其组合。在一个具体实施例中，可使用各向异性蚀刻以形成接触开口。
然后，形成导电插塞162和导线164和165。如图16中所示，导线164和165的长度基本垂直于导线142至145的长度。在一实施例中，导线164和165为用于NVM阵列18的位线，导电插塞162为位线接触。参考图16，部分衬底12被示出为位于导线164和165之间。尽管在图16中未示出，掺杂区域154位于部分衬底12之间的导线164和165下方。
在一实施例中，在形成导线164和165之前形成导电插塞162。在一个具体实施例中，在层间电介质层152之上形成导电层(未示出)并且基本填充其中的接触开口。去除位于接触开口之外的部分导电层以形成导电插塞162。在一实施例中，可执行传统的化学机械抛光操作，并且在另一实施例中，可执行传统的蚀刻工艺。
然后，在随后将要形成导线164和165的位置淀积并图案化另一绝缘层(未示出)以形成沟槽。在NVM阵列18内、NVM阵列18之外或其组合的位置处形成其它沟槽。在一实施例中，在层间电介质层152之上形成另一导电层并且基本上填充绝缘层中的沟槽。去除位于绝缘层内沟槽外面的部分导电层以形成导线164和165。在一实施例中，可执行传统化学机械抛光操作并且在另一实施例中，可执行传统蚀刻工艺。尽管在图16和17中未示出，绝缘层可大体上位于至少导线164和165之间的相同高度。在另一实施例中(未示出)，使用传统的双嵌入工艺同时形成导电插塞162与导线164和165。
导电插塞162与导线164和165可包括相同或不同的导电材料。导电插塞162与导线164和165的每个可包括掺杂的硅、钨、钛、钽、氮化钛、氮化钽、铝、铜、其它合适的导电材料或其任意组合。在一个具体实施例中，导电插塞162包括钨并且导线164和165包括铜。在相应的导电层之前(例如，用于导电插塞162的钨和用于导线164和165的铜)，可形成可选的阻挡层、粘合层或其组合。可选的帽层(例如，含金属的氮化物)可用于封装导线164和165内的铜。
在另一实施例中(未示出)，可形成并图案化额外的绝缘层和导电层以形成一个或多个额外层的互连。在最后的互连层已经形成后，在衬底12上，包括NVM阵列18和外围区域上，形成钝化层172。钝化层172可包括一个或多个绝缘膜，例如氧化物、氮化物、氮氧化物或其组合。
在另一实施例中，可使用又一NVM阵列18布局和互连方案。在该实施例中，可使用如关于图1至13的在前描述的任何实施例执行导线132和133(图13)的整个形成工艺。在一实施例中，去除位于衬底12的外围区域上的保护层110的剩余部分(未示出)，并且在NVM阵列18上形成另一保护层，它可以在外围区域内制造元件的过程中保护NVM阵列18(未示出)。可使用一个或多个传统技术执行在外围区域之内的元件制造。在外围区域内的元件制造基本完成之后，可去除在NVM阵列18之上的保护层。
在一实施例中，可基本上同时进行用于外围区域和NVM阵列18的其余工艺。如图18中所示，在形成包括外围区域和NVM阵列18之内的栅电极的导线132和133以及其它导线之后，将掺杂剂引入衬底12以在导线132和133之间和沟槽22和23的外部和邻近沟槽22和23的位置处形成掺杂区域182。如关于掺杂区域154所描述的，掺杂区域182可包括任何一种或多种材料或使用关于掺杂区域154所描述的任何实施例来形成。与掺杂区域154相比，掺杂区域182可具有相同或不同的成分，并且与掺杂区域154相比，掺杂区域182可使用相同或不同的形成技术。可选的，在用于形成掺杂区域182的各个操作之前、之后或之间，可近邻导线132和133形成间隔物(未示出)。在一个具体实施例中，可如与前述相关的其它实施例描述的一样，形成可选的侧壁间隔物。在一实施例中，掺杂区域182可以作为完成器件的S/D区。在一实施例中，掺杂区域182中的每个具有至少大约1E19原子/cm3的浓度。可选的，可使用传统工艺由部分导线132和133和掺杂区域182形成金属硅化物。
然后，如图19和20中所示，使用如前述描述的关于形成并图案化层间电介质层152的任一实施方式，形成并图案化层间电介质层152以形成接触开口。与在前的实施例相比，接触开口的位置有所变化，接触开口延伸至掺杂区域182。
参考图19和20，如前面所述，可形成层间电介质层152。然后，使用前述的用于导电插塞162的任何实施方式，形成导电插塞192。导电插塞192的位置与所述导电插塞162不同。
然后，参见图19和20，在层间电介质层152和导电插塞192上淀积绝缘层193并且图案化以形成沟槽，随后将在沟槽处形成导线194至196。可在阵列NVM 18之内、阵列NVM 18之外或其组合的位置形成其它沟槽。然后，使用如前所述的用于导线164和165的任何一个实施方式形成导线194至196。导线194至196可用作阵列NVM 18之内的位线。导电插塞192和导线194至196的位置分别与对于导电插塞162和导线164和165的描述的那些位置不同。导线194至196的方向与导线164和165的方向不同。如图19中所示，导线194至196的长度基本与导线132和133的长度垂直。
在另一实施例中(未示出)，可形成并图案化额外的绝缘层和导电层以形成额外的互连层。在最后的互连层已经形成后，在衬底12上形成钝化层172，包括在NVM阵列18和外围区域上形成。钝化层172可包括一个或多个绝缘膜，例如氧化物、氮化物、氮氧化物或其组合。
在另一实施例中，可使用又一NVM阵列18布局和互连方案。除了使用虚拟接地阵列结构，而不是使用导线194至196以外，该布局和互连方案类似于图1至13和18至20中描述的实施方式。在阅读了下面的关于图21至25的描述以后，布局和结构将变得更加显而易见。
分别类似于图4和5，如图21和22中所示，在工艺相对早期，在保护层110中形成开口210，在沟槽22和23的外面，沿衬底12的主衬底13形成掺杂区域214、215和216。可使用一个或多个传统工艺形成开口210和掺杂区域214、215和216。可在形成沟槽22和23之前或之后形成开口210。例如，可基本上同时形成保护层110内的所有开口。可在开口210之上形成掩膜(未示出)，以基本上防止在开口210下形成沟槽。在形成沟槽22和23之后去除掩膜。在另一实施例中，在沟槽22和23已经形成之后，可在开口210之上形成不同的掩膜(未示出)，并且在形成开口210之后，可去除该不同的掩膜。可以与关于图3描述的实施方式相似的方式，沿开口210的底部形成绝缘层32。
可使用关于掺杂区域52和53描述的任何一个或多个实施方式来形成掺杂区域214、215和216。掺杂剂种类、浓度和图形以及掺杂区域214、215和216的形成与掺杂区域52和53相比可以相同也可不同。在一实施例中，掺杂区域214、215和216可与掺杂区域52和53基本同时形成。掺杂区域52、53、214、215和216中的每个具有基本上彼此平行的长度并且可用作埋置位线。与掺杂区域214、215和216相比，掺杂区域52和53位于衬底12内较深的高度处。
在又一实施例中(未示出)，不形成开口210。而是，在形成沟槽22和23之后，在形成绝缘层32之前去除NVM阵列18之内的保护层110的剩余部分。当形成掺杂区域52和53时，可形成掺杂区域214、215和216。掺杂区域214、215和216可延伸至沟槽22和23的壁。
当使用上面描述的实施方式的任何一个或组合形成了掺杂区域52、53、214、215和216以后，使用如关于图6至13描述的实施方式的任何一个或多个继续进行处理。包括部分NVM阵列18的图示的图23和24是基本完成的NVM阵列的形成。与图19和20中的导线194至196相比，可使用掺杂区域214至216代替导线194至196。
在一实施例中，制造外围电连接(未示出)以访问NVM阵列18的导电部分。可去除衬底12的外围区域上方的保护层110，并且在NVM阵列18之上形成另一保护层(未示出)，该另一保护层可在外围区域内的元件制造期间保护NVM阵列18。可继续进行处理以形成基本上完成的电子器件。用一种或多种常规方法形成一个或多个绝缘层、一个或多个导电层、以及一个或多个封装层。
在另一实施例中，还可使用另一种NVM阵列18的布局和互连方案。该布局和互连方案与图1至13及18至20所示的实施例类似，区别在于多个位线位于沟槽22和23之间，且仅在位线与位线下方的某些掺杂区之间进行电连接。在阅读下面关于图25至29的说明之后，所述布局和结构将变得更显而易见。
在此实施例中，导线132和133(图13)的整个形成过程可用前面描述的关于图1至13的任何实施例来进行。在一实施例中，如图25所示，可增大沟槽22和23之间的间距，以允许符合设计规则地恰当地形成位线和接触。在另一实施例中，衬底12周边区域上方的保护层110的其余部分(未示出)被去除，以及可在NVM阵列18上方形成另一保护层(未示出)，它在周边区域内制造元件时保护NVM阵列18。周边区域内的元件制造可用一种或多种常规方法来进行。在周边区域内的元件制造基本完成后，可去除NVM阵列18上方的保护层。
如图26所示，导线132和133以及掺杂区222的形成可用图18所示的任何一个关于导线132和133以及掺杂区182的实施例来进行。然后如图27和28所示，利用前述任何关于中间介质层152的形成及图案化的实施例形成中间介质层152，并图案化以形成接触开口。接触开口的位置变化在于接触开口延伸至掺杂区222。
参见图27和28，然后利用前述导电插塞192和导线194至196的任何实施例，形成导电插塞232和导线234至237。导线234至237可用作NVM阵列18内的位线。导电插塞232和导线234至237的位置与导电插塞192和导线194至196所示位置分别有所不同。导线234至237的方向与导线194至196的方向基本相同。导线234和234的长度方向与导线132和133的长度基本垂直，如图27所示。与导线194至196不同，导线234至237中的每一个通过导电插塞232仅与下方的某些掺杂区222电连接。在一具体实施例中，到下方掺杂区222的电连接在导线235和236之间交替。参见图27，导线235电连接至掺杂区222的中间行，以及导线236电连接至掺杂区222的顶行和底行。
在另外一实施例中(未示出)，可形成附加绝缘层和导电层并图案化以形成附加互连层。在形成最后一个互连层后，在衬底12(包括NVM阵列18和周边区域)上方形成钝化层172。钝化层172可包括一个或多个绝缘膜，例如氧化物、氮化物、氧氮化物或它们的组合。
在另一替换性实施例中，沟槽22和23内的栅电极可具有与侧壁间隔物相似的形状。此工艺可从与图6所示的工件开始。可如图29所示淀积导电层252。在一实施例中，导电层252是相对较薄、基本共形的层。导电层252可利用与导电层72相关的所示一个或多个实施例形成。导电层252的厚度不足以填充NVM阵列18内的沟槽22和23。在一实施例中，导电层252的厚度在约10nm至约100nm的范围内。
然后各向异性地蚀刻导电层252可形成图30所示的栅电极262和263。当形成时，在沟槽22和23内基本具有侧壁间隔物形状。虽然未示出顶视图，但栅电极262和263为环形，其中栅电极262和263中的每一个位于沿着沟槽22和23的周边。因此，对于每一沟槽22和23内的每一栅电极262和263来说，具有面对弯曲表面的左右分离的左部分和右部分互相连接起来。然后与前述其它实施例所述相同，完成对NVM阵列18的处理。在一实施例中，当形成导线132和133时，可使用附加的各向同性蚀刻来降低在顺序形成的导线132和133之间形成不希望的电连接或漏电路径的可能性。
技术人员在阅读本说明书后，能意识到可使用衬底12的掺杂部分的多种不同方式。作为NVM阵列18内存储单元的至少部分源/漏区的掺杂区与衬底12的导电类型相反。图示的部分衬底12可以位于也可以不位于一个或多个阱区内。此阱区与周边区域(NVM阵列18外部)内的一个或多个其它阱区不同。可进行其它掺杂来影响击穿电压、电阻率、阈值电压、热载流子产生、一个或多个其它电特性或任何它们的组合。技术人员能形成具有满足他们需要或期望的掺杂特性的电子器件。
NVM阵列18可包括使用前文所述任何布局的存储单元。描述了电路示意图和实际实施方式的截面参考图，以更好地示意NVM阵列18内的存储单元如何被进行电气配置及编程。
图31包括与关于图32所示实施例相应的电路图。存储单元2711、2712、2721和2722在NVM阵列18内延伸，如图31所示。在图中，“BL”指位线，“GL”指栅极线，“CG”指控制栅极线，以及“SG”指选择栅极线。根据偏置条件的不同，GL可以是CG或SG。
参见图31，BL12762电连接至存储单元2711的S/D区和存储单元2721的S/D区。BL22764电连接至存储单元2711和2721的其它S/D区并电连接至存储单元2712的S/D区和存储单元2722的S/D区。BL32766电连接至存储单元2712和2722的其它S/D区。GL12742电连接至存储单元2711的栅电极和存储单元2721的栅电极。GL22744电连接至存储单元2711和2721的其它栅电极并电连接至存储单元2712的栅电极和存储单元2722的栅电极。GL32746电连接至存储单元2712和2722的其它栅电极。SG12702电连接至存储单元2711的选择栅电极和存储单元2712的选择栅电极。SG22704电连接至存储单元2721的选择栅电极和存储单元2722的选择栅电极。存储单元2711包括电荷存储区27110和27111。存储单元2712包括电荷存储区27120和27121。存储单元2713包括电荷存储区27130和27131。存储单元2714包括电荷存储区27140和27141。
图32示出了包括存储单元2711和2712的行相对应的部分NVM阵列18的实际实施方式。图32与图12基本相同，区别在于电路示意图中的参考数字用在图32中。
存储单元2711和2712的电荷存储区如图31和32所示。存储单元2711包括电荷存储区27110和27111，以及存储单元2712包括电荷存储区27120和27121。存储单元2721和2722包含类似的电荷存储区，但这些电荷存储区未在图31中具体示出。对于普通技术人员，在阅读以下关于所述的电子器件操作后，存储区的作用将显而易见。
图33包括的表格是图31所示的存储单元的一些操作电压。“Pgm”指的是编程。电荷存储区27110和27111的符号指的是存储单元2711，更具体来说，指对存储单元2711的左手栅电极和右手栅电极下的不连续存储单元的分别编程或读取。虽然在图33的表格以及本说明书其它表格中给出了多个电压，但也可用其它电压。电压之间的相对值和比率比这些电压的绝对值更关键，因为电压的绝对值随物理参数变化而变化。
图31所示的所有存储单元可通过在存储单元的衬底12和栅电极之间产生约12至16伏范围内的电位差来擦除。在一实施例中，可通过将衬底12(或其中的阱区)设置为约+7伏、栅极线设置为-7伏并允许位线电浮置来进行擦除操作。SG1和SG2可设置在-7伏或允许其电浮置。在另一实施例中，可通过将衬底12(或其中的阱区)设置为约-7伏、栅极线设置为+7伏并允许位线电浮置，从而进行擦除操作。注意，衬底12和栅极线用的电压不需要关于0伏对称。例如，可用+5伏和-9伏的电压组合。在阅读此说明书后，普通技术人员能够确定满足他们需要或期望的一组擦除电压。
图34包括与图35所示实施例的描述相关的电路图。存储单元3011、3012、3013、3014、3021、3022、3023和3024在NVM阵列18内定向，如图34所示。
参见图34，BL13062电连接至存储单元3011、3012、3013和3014的S/D区。BL23064电连接至存储单元3021、3022、3023和3024的S/D区。BL33066电连接至存储单元3011、3012、3021和3022的其它S/D区。BL43068电连接至存储单元3013、3014、3023和3024的其它S/D区。CG13082电连接至存储单元3011、3012、3021和3022的控制栅电极。CG23084电连接至存储单元3013、3014、3023和3024的控制栅电极。SG1 3002电连接至存储单元3011、3021的选择栅电极，SG2电连接至存储单元3012、3022的选择栅电极。SG3电连接至存储单元3013、3023的选择栅电极，以及SG43008电连接至存储单元3014、3024的选择栅电极。位单元3011包括电荷存储区30111。位单元3012包括电荷存储区30121。位单元3013包括电荷存储区30131。位单元3014包括电荷存储区30141。位单元3021包括电荷存储区30211。位单元3022包括电荷存储区30221。位单元3023包括电荷存储区30231。位单元3024包括电荷存储区30241。
如图34所示，SG13002、SG23004、SG33006和SG43008中的每一个仅电连接至存储单元的一列。CG13082和CG23084中的每一个电连接至存储单元的多列，更具体来说，电连接至存储单元的两列。
图35示出了包括存储单元3011、3012、3013和3014的行相对应的部分NVM阵列18的实际实施方式。图35与图17基本相同，区别在于电路示意图中使用的参考数字用在图35中。图36的表格用于存储单元的一些操作电压，如图34所示。在一示意性实施例中，存储单元3012的电荷存储区30121被编程。
图34所示的所有存储单元可通过在存储单元的衬底12和栅电极之间产生约12至16伏范围内的电位差来擦除。在一实施例中，可通过将衬底12(或其中的阱区)设置为约+7伏、栅极线设置为-7伏并允许位线电浮置来进行擦除操作。SG1和SG2可设置在-7伏或允许其电浮置。在另一实施例中，可通过将衬底12(或其中的阱区)设置为约-7伏、栅极线设置+7伏并允许位线电浮置来进行擦除操作。注意衬底12和栅极线所用的电压不需要关于0伏对称的电压。例如，可用+5伏和-9伏的组合。在阅读此说明书后，普通技术人员能够确定满足他们需要或期望的一组擦除电压。
图37包括与图38所示实施例的描述相关的电路图。存储单元3311、3312、3313、3314、3321、3322、3323和3324在NVM阵列18内定位，如图37所示。
参见图37，BL13362电连接至存储单元3311的S/D区和存储单元3321的S/D区。BL23364电连接至存储单元3311、3321的其它S/D区以及存储单元3312和3322的S/D区。BL33366电连接至存储单元3312和3322的其它S/D区以及存储单元3313和3323的S/D区。BL43368电连接至存储单元3313和3323的其它S/D区以及存储单元3314和3324的S/D区。BL53369电连接至存储单元3314和3324的其它S/D区。CG13382电连接至存储单元3311、3312、3321和3322的控制栅电极。CG23384电连接至存储单元3313、3314、3323和3324的控制栅电极。SG13302电连接至存储单元3311、3312、3313和3314的选择栅电极。SG23304电连接至存储单元3321、3322、3323和3324的选择栅电极。位单元3311包括电荷存储区33111。位单元3312包括电荷存储区33121。位单元3313包括电荷存储区33131。位单元3314包括电荷存储区33141。位单元3321包括电荷存储区33211。位单元3322包括电荷存储区33221。位单元3323包括电荷存储区33231。位单元3324包括电荷存储区33241。
如图37所示，SG13302和SG23304中的每一个仅电连接至存储单元的一行。CG13382和CG23384中的每一个电连接至存储单元的多列，更具体来说，电连接至存储单元的两列。
图38示出了包括存储单元3311、3312、3313和3314的行对应的部分NVM阵列18的实际实施方式。图38与图20基本相同，区别在于电路示意图中的参考数字用在图38中。图39包括的表格是如图37所示的用于存储单元的一些操作电压。
图37所示的所有存储单元可通过在存储单元的衬底12(或其中的阱区)和栅电极之间产生约12至16伏范围内的电位差来擦除。在一实施例中，可通过将衬底12(或其中的阱区)设置为约+7伏、栅极线设置-7伏并允许位线电浮置来进行擦除操作。SG1和SG2可设置在-7伏或允许其电浮置。在另一实施例中，可通过将衬底12(或其中的阱区)设置为约-7伏、栅极线设置+7伏并允许位线电浮置来进行擦除操作。注意衬底12和栅极线所用的电压不需要关于0伏对称。例如，可用+5伏和-9伏的组合。在阅读此说明书后，普通技术人员能够确定满足他们需要或期望的一组擦除电压。
图21至24相应的实施例可用图37所示电路图来表示，并且可使用图39列出的电压操作。
图40包括与图41所示实施例的描述相对应的电路图。存储单元3611、3612、3613、3614、3621、3622、3623和3624在NVM阵列18内定位，如图40所示。
参见图40，BL13662电连接至存储单元3611的S/D区和存储单元3621的S/D区。BL23664电连接至存储单元3611和3621的其它S/D区以及存储单元3612和3622的S/D区。BL33666电连接至存储单元3612和3622的其它S/D区。BL43668电连接至存储单元3613和3623的S/D区。BL53670电连接至存储单元3613和3623的其它S/D区以及存储单元3614和3624的S/D区。BL63672电连接至存储单元3614和3624的其它S/D区。CG13682电连接至存储单元3611、3612、3621和3622的控制栅电极。CG23684电连接至存储单元3613、3614、3623和3624的控制栅电极。SG13602电连接至存储单元3611、3612、3613和3614的选择栅电极。SG23604电连接至存储单元3621、3622、3623和3624的选择栅电极。位单元3611包括电荷存储区36111。位单元3612包括电荷存储区36121。位单元3613包括电荷存储区36131。位单元3614包括电荷存储区36141。位单元3621包括电荷存储区36211。位单元3622包括电荷存储区36221。位单元3623包括电荷存储区36231。位单元3624包括电荷存储区36241。
如图40所示，BL13662、BL33666、BL43668和BL63672中的每一个仅电连接至存储单元的一列。BL23664和BL53670中的每一个电连接至存储单元的多个列，更具体来说，电连接至存储单元的两列。
图41示出了与包括存储单元3611、3612、3613和3614的行相对应的部分NVM阵列18的具体实施方式。图41与图28基本相同，区别在于电路示意图中的参考数字用在图41中。图42包括的表格是用于如图40所示的存储单元的一些操作电压。
图40所示的所有存储单元可通过在衬底12和存储单元栅电极之间产生约12至16伏范围内的电位差来擦除。在一实施例中，可通过将衬底12(或其中的阱区)设置为约+7伏、栅极线设置-7伏并允许位线电浮置来进行擦除操作。SG1和SG2可设置在-7伏或允许其电浮置。在另一实施例中，可通过将衬底12(或其中的阱区)设置为约-7伏、栅极线设置+7伏并允许位线电浮置来进行擦除操作。注意，衬底12和栅极线不需要用关于0伏对称的电压。例如，可用+5伏和-9伏的组合。在阅读此说明书后，普通技术人员能够确定满足他们需要或期望的一组擦除电压。
关于NVM阵列18、其存储单元、位线及栅极线，已经做了很多详细描述。在阅读此说明书后，普通技术人员能意识到行和列方向可以反过来。存储单元与相应位线、栅极线或其组合之间的沿一个或多个行方向的电连接可变化到一列或多列。类似的，存储单元与相应的位线、栅极线或其组合之间的沿一个或多个列方向的电连接可变化到一行或多行。
这里描述的实施例对于形成NVM阵列或其部分阵列是有用的。在衬底中的沟槽内利用不连续存储单元能够形成较小的存储单元并增大存储密度。与常规浮栅结构相反，不连续存储单元还能在一个存储单元内存储更多位。NVM阵列的制造可用现有材料和设备实现。因此，工艺整合中不需要为新设备开发新工艺，也不需要应付材料兼容性问题。存储单元还可以被形成为：形成选择栅极线以便其至少部分地凹入沟槽内。
存储单元的编程可采用源-侧注入。选择中间栅介质部分114和115的厚度以及编程电压，以使得在中间栅介质部分114和115附近产生的电场相对于电连接至位线的S/D区附近产生的电场来说更大。源-侧注入使得编程次数能与常规热电子注入相似，而电子效率比常规热电子注入更高。
其它方式和实施例也是可行的。以下描述若干种这些方式和实施例。在阅读此说明书后，本领域技术人员能意识到，这些方式和实施例仅仅是示意性的，并未限制本发明的范围。
在第一方面中，电子器件可包括包含第一沟槽的衬底，其中第一沟槽包括壁及底部并从衬底主表面延伸。电子器件还可包括不连续存储元件，其中不连续存储元件的第一部分至少位于第一沟槽内。电子器件还可包括第一栅电极，其中所述不连续存储元件的第一部分的至少一部分位于第一栅电极和第一沟槽的壁之间。电子器件还可包括位于第一栅电极和衬底主表面上方的第二栅电极。
在第一方面的一实施例中，第一栅电极的上表面位于衬底主表面下方。在具体实施例中，第二栅电极至少部分地延伸到第一沟槽内。在另一具体实施例中，电子器件还包括第三栅电极。衬底还包括与第一沟槽分离的第二沟槽，其中第二沟槽包括壁和底部并从衬底主表面延伸，以及所述不连续存储元件的第二部分至少位于第二沟槽内。第三栅电极具有位于衬底主表面下方的上表面，其中所述不连续存储元件的第二部分的至少一部分位于第三栅电极和第二沟槽的壁之间。
在第一方面的一更具体实施例中，电子器件还包括位于第一沟槽下方衬底内的第一掺杂区，以及位于第二沟槽下方衬底内的第二掺杂区。在一更具体实施例中，电子器件还包括在第一和第二沟槽之间沿衬底主表面设置的第三掺杂区。在另一更具体实施例中，第三掺杂区延伸到第一和第二沟槽的壁。在另一更具体实施例中，第三掺杂区与第一和第二沟槽的壁分离。
在第一方面的另一更具体实施例中，电子器件还包括第一电荷存储区，该第一电荷存储区包含位于不连续存储元件的第一部分内的第一不连续存储元件，其中与第一掺杂区相比，第一不连续存储元件离第一栅电极的上表面更近。电子器件还包括包含第二电荷存储区，该第二电荷存储区包含位于不连续存储元件的第二部分内的第二不连续存储元件，其中与第二掺杂区相比，第二不连续存储元件离第三栅电极的上表面更近，以及其中第二电荷存储区与第一电荷存储区分离。
在第一方面的又一具体实施例中，第二栅电极在第一栅电极、第三栅电极以及第一和第二沟槽间衬底部分的上方。在另一具体实施例中，电子器件还包括第四栅电极，其中第二栅电极位于第一栅电极以及第一和第二沟槽间衬底的第一部分的上方，以及第四栅电极位于第三栅电极以及第一和第二沟槽间衬底的第二部分的上方。
在第一方面的另一实施例中，电子器件还包括沿着第一沟槽的壁和底部的第一电介质层，以及位于不连续存储元件的第一部分和第一栅电极之间的第二电介质层。在另一实施例中，不连续存储元件包含硅纳米晶体或金属纳米团簇。在又一实施例中，电子器件还包括阵列，其中衬底包括多个沟槽，包括第一沟槽，以及在阵列内不连续存储元件位于衬底的沟槽内。在一具体实施例中，电子器件还包括位于第一栅电极上方的第一电介质层以及包括第一沟槽内的上表面，其中不连续存储元件的第一部分从衬底的主表面分离开，以及在阵列内的沟槽之间的衬底的主表面上方基本没有不连续存储元件。
在第一方面的另一实施例中，从截面图看，第一栅电极具有基本矩形的形状。在又一实施例中，从截面图看，第一栅电极包括多个部分，第一栅电极的部分包括互相面对的弯曲外表面。
在第二方面中，电子器件可包括包含相互分离的第一沟槽和第二沟槽的衬底，其中第一和第二沟槽中的每一个包括壁和底部并从衬底主表面延伸。电子器件还可包括不连续存储元件，其中不连续存储元件的第一部分位于第一沟槽内，不连续存储元件的第二部分至少位于第二沟槽内。电子器件还包括位于第一沟槽内并具有位于衬底主表面下方的上表面的第一栅电极，其中所述不连续存储元件的第一部分的至少一部分位于第一栅电极和第一沟槽壁之间。电子器件还包括位于第二沟槽内并具有位于衬底主表面下方的上表面的第二栅电极，其中所述不连续存储元件的第二部分的至少一部分位于第二栅电极和第二沟槽壁之间，以及第三栅电极位于第一栅电极或第二栅电极中的至少一个上方。
在第二方面的一实施例中，电子器件还包括在衬底内沿第一沟槽底部设置的第一掺杂区、在衬底内沿第二沟槽底部设置的第二掺杂区以及沿第一和第二沟槽间衬底的主表面设置的第三掺杂区。
在第三方式中，电子器件可包括包含相互分离的第一沟槽和第二沟槽的衬底，其中第一和第二沟槽中的每一个包括壁和底部并从衬底主表面延伸。电子器件还包括在衬底内沿第一沟槽底部的第一掺杂区、在衬底内沿第二沟槽底部的第二掺杂区以及沿第一和第二沟槽壁和底部设置的第一电介质层。电子器件还可包括不连续存储元件，其中不连续存储元件的第一部分位于第一沟槽内，不连续存储元件的第二部分位于第二沟槽内，不连续存储元件的第一和第二部分从衬底主表面分离，且在第一和第二沟槽间的衬底的主表面上方基本没有不连续存储元件。电子器件还可包括与第一和第二沟槽内的不连续存储元件相邻的第二电介质层。电子器件还可包括位于第一沟槽内并具有位于衬底主表面下方的上表面的第一栅电极，其中不连续存储元件的第一部分的至少一部分位于第一栅电极和第一沟槽壁之间。电子器件还可包括位于第一沟槽内并具有位于衬底主表面下方的上表面的第二栅电极，其中不连续存储元件的第一部分的至少一部分位于第一栅电极和第一沟槽壁之间。电子器件还可包括第三介质层，其包括位于第一沟槽内的第一栅电极上方的第一部分和位于第二沟槽内的第二栅电极上方的第二部分。电子器件还可包括位于第三介质层和第一栅电极或第二栅电极中至少一个上方的第三栅电极，其中第三栅电极至少部分地位于第一沟槽和第二沟槽内。
在第四方式中，电子器件的形成过程包括形成衬底内的第一沟槽，其中第一沟槽包括壁及底部并从衬底的主表面延伸，以及衬底主表面上方并且在第一沟槽之内形成不连续存储元件。此过程还可包括形成不连续存储元件后在第一沟槽内形成第一栅电极，其中不连续存储元件的第一不连续存储元件位于第一栅电极和第一沟槽壁之间。此过程还可包括去除位于衬底主表面上方的不连续存储元件，其中不连续存储元件的第一部分留在第一沟槽内。此过程还可包括在去除不连续存储元件后形成第二栅电极，其中第二栅电极位于第一栅电极和衬底主表面上方。
在第四方式的一实施例中，第一栅电极的形成包括形成第一栅电极使第一栅电极上表面位于衬底主表面下方。第二栅电极的形成包括形成第二栅电极使第二栅电极的一部分延伸到第一沟槽中。在另一实施例中，此过程还可包括在第二沟槽内形成第三栅电极。第一沟槽的形成还包括形成与第一沟槽隔离的第二沟槽，其中第二沟槽包括壁和底部并从衬底主表面延伸。不连续存储元件的形成还包括在第二沟槽内形成不连续存储元件。第三栅电极的形成包括形成第三栅电极使不连续存储元件的第二不连续存储元件位于第三栅电极和第二沟槽壁之间。去除不连续存储元件包括去除衬底主表面上方的不连续存储元件，其中不连续存储元件的第二部分留在第二沟槽内。
在一具体实施例中，此过程还包括分别沿第一和第二沟槽的底部形成第一掺杂区和第二掺杂区。在一更具体实施例中，此过程还包括形成沿第一和第二沟槽间衬底主表面的第三掺杂区。在一还更具体实施例中，第三掺杂区的形成是在形成第二栅电极之前进行的。在另一更具体实施例中，第三掺杂区的形成是在形成第二栅电极后进行的。
在另一具体实施例中，去除不连续存储元件包括去除不连续存储元件以使得第一不连续存储元件成为第一电荷存储区的一部分并比第一掺杂区离第一栅电极的上表面更近，以及使得第二不连续存储元件成为第二电荷存储区的一部分并比第二掺杂区离第三栅电极的上表面更近，其中第二电荷存储区与第一电荷存储区分离。
在另一具体实施例中，第二栅电极的形成包括形成第二栅电极使得第二栅电极位于第一和第三栅电极上方，并从顶视图看，第一和第二沟槽的长度方向与第二栅电极的长度方向基本垂直。在又一具体实施例中，此过程还包括第四栅电极的形成。第二栅电极的形成包括形成第二栅电极使得第二栅电极位于第一栅电极上方，以及第四栅电极的形成包括形成第四栅电极使得第四栅电极位于第三栅电极上方。从顶视图看，第一沟槽的长度方向与第二栅电极的长度方向基本平行，以及第二沟槽的长度方向与第四栅电极的长度方向基本平行。
在第四方式的又一实施例中，此过程还包括形成沿第一沟槽壁和底部的第一电介质层、在形成不连续存储元件后形成第二电介质层，以及在形成第一栅电极后形成第三介质层。在一更具体实施例中，形成第三介质层以及去除衬底主表面上方的不连续存储元件包括氧化位于第一栅电极和衬底主表面之间高处的不连续存储元件和第一栅电极的暴露部分。
在第四方式的另一实施例中，第一栅电极的形成包括在形成不连续存储元件后形成导电层，抛光导电层以去除位于衬底主表面上的部分导电层，以及将第一沟槽内导电层凹陷以形成第一栅电极，使得第一栅电极的上表面位于主表面下方。在另一实施例中，第一栅电极的形成包括在形成不连续存储元件后形成导电层，以及各向异性地蚀刻导电层以形成第一栅电极，从截面图看第一栅电极具有侧壁间隔物形状。在又一实施例中，不连续存储元件的形成包括形成硅纳米晶体或形成金属纳米团簇。
在第五方式中，电子器件的形成包括在衬底内形成第一沟槽和第二沟槽，其中第一和第二沟槽相互隔离开，第一沟槽和第二沟槽中的每一个具有壁和底部并从衬底的主表面延伸。此过程还包括在衬底主表面上方和第一及第二沟槽内形成不连续存储元件。此过程还可包括在形成不连续存储元件后形成第一导电层，并去除位于衬底主表面上的部分第一导电层，以形成在第一沟槽内的第一栅电极和第二沟槽内的第二栅电极。不连续存储元件的第一部分位于第一栅电极和第一沟槽壁之间，以及不连续存储元件的第二部分位于第二栅电极和第二沟槽壁之间。此过程还可包括去除位于衬底主表面上方的不连续存储元件，在去除衬底主表面上方的不连续存储元件后形成第二导电层，以及图案化第二导电层以形成位于衬底主表面和第一栅电极或第二栅电极中至少一个上方的第三栅电极。
在第五方式的一实施例中，此过程还包括分别沿第一和第二沟槽底部形成第一掺杂区和第二掺杂区。在又一实施例中，此过程还包括沿第一和第二沟槽间的衬底主表面形成第三掺杂区。在另一实施例中，去除部分第一导电层包括在第一和第二沟槽内使第一导电层凹陷以形成第一和第二栅电极，使得第一和第二栅电极的上表面位于主表面下方。
在第六方式中，形成电子器件的方法包括衬底内形成第一沟槽和第二沟槽，其中第一和第二沟槽相互隔离，并且第一和第二沟槽中的任意一个包括壁和底部并从衬底主表面延伸。此过程还可包括第一掺杂区和第二掺杂区的形成，其中第一掺杂区位于沿着第一沟槽底部的衬底内，以及第二掺杂区位于沿着第二沟槽底部的衬底内。此过程还可包括形成沿第一和第二沟槽壁和底部的第一电介质层，在形成第一电介质层后形成不连续存储元件，以及在形成不连续存储元件后形成第二电介质层。此过程还可进一步包括在形成第二电介质层后形成第一导电层以及图案化第一导电层以形成位于第一沟槽内的第一栅电极以及位于第二沟槽内的第二栅电极。第一栅电极的上表面位于衬底主表面的下面，其中不连续存储元件的第一部分位于第一栅电极和第一沟槽壁之间，以及第二栅电极的上表面位于衬底主表面下方，其中不连续存储元件的第二部分位于第二栅电极和第二沟槽壁之间。此过程还可进一步包括去除不连续存储元件的第三部分以保留不连续存储元件的剩余部分，剩余部分包括不连续存储元件的第一部分和不连续存储元件的第二部分。不连续存储元件的第一部分位于第一沟槽内，以及不连续存储元件的第二部分位于第二沟槽内，不连续存储元件的第一和第二部分从衬底主表面隔离开，在第一和第二沟槽间衬底的主表面上方基本没有不连续存储元件。此过程还可包括形成第三介质层，其中第三介质层的第一部分位于第一沟槽内的第一栅电极上方，以及第三介质层的第二部分位于第二沟槽内的第二栅电极上方。此过程还可包括在形成第三介质层后形成第二导电层，以及图案化第二导电层以形成位于第三介质层上方的第三栅电极，其中第三栅电极至少部分位于第一沟槽和第二沟槽内。
在第七方式中，电子器件可包括基本沿第一方向延伸的第一组存储单元，以及基本沿第一方向延伸的第二组存储单元。电子器件还可包括电连接至第一组存储单元的第一栅极线，以及电连接至第二组存储单元的第二栅极线，其中与第一栅极线相比，第二栅极线电连接到更多的沿第一方向的存储单元组。
在第七方式的一实施例中，第一栅极线为选择栅极线，以及第二栅极线为控制栅极线。在一具体实施例中，第一组和第二组存储单元内的每一存储单元包括具有选择栅电极和控制栅电极的非易失性存储单元。第一栅极线电连接至第一组存储单元的选择栅电极，以及第二栅极线电连接至第二组存储单元的控制栅电极。在一更具体实施例中，不连续存储元件位于第一组及第二组存储单元的沟道区和控制栅电极之间，且在第一组及第二组存储单元的沟道区和选择栅电极之间基本没有不连续存储元件。
在第七方式的另一实施例中，第一方向与行或列相对应。在另一实施例中，第一栅极线电连接至存储单元的一行或一列，以及第二栅极线电连接至存储单元的两行或两列。在又一实施例中，电子器件还包括基本沿第一方向延伸的第三组存储单元，其中第一、第二和第三组存储单元相比较，位于不同行或不同列内。第三组存储单元内的每一存储单元包括控制栅电极和选择栅电极，以及第二栅极线电连接至第二和第三组存储单元的控制栅电极。
在第七方式的具体实施例中，电子器件还包括第一位线、第二位线和第三位线，其中第一位线电连接至第一组存储单元，以及第二位线电连接至第二组和第三组存储单元。第三位线所电连接的第一存储单元是第一组存储单元的一部分但不是第二组存储单元的一部分，且第三位线所电连接的第二存储单元是第二组存储单元的一部分但不是第一组存储单元的一部分。在又一具体实施例中，第一和第二位线电连接至基本沿第一方向延伸的存储单元，以及第三位线电连接至基本沿第二方向延伸的存储单元，第二方向基本与第一方向垂直。
在第八方式中，电子器件可包括基本沿第一方向延伸的第一组存储单元，和基本沿第二方向延伸的第二组存储单元，第二方向基本与第一方向垂直。电子器件还可包括电连接至第一组存储单元的第一栅极线，其中第一组存储单元包括不是第二组存储单元的一部分的第一存储单元，以及是第二组存储单元的一部分的第二存储单元。电子器件还可包括电连接至第二组存储单元的第二栅极线，其中第一栅极线电连接到基本沿第一方向延伸的存储单元，与其相比，第二栅极线电连接到更多组基本沿第二方向延伸的存储单元。
在第九方式，电子器件可包括基本沿第一方向延伸的第一组存储单元，以及基本沿第一方向延伸的第二组存储单元。电子器件还可包括电连接至第一组存储单元的第一位线，以及电连接至第二组存储单元的第二位线，其中与第一位线相比，第二位线电连接到更多组沿第一方向的存储单元。
在第九方式的一实施例中，第一组和第二组存储单元内的每一存储单元包括具有选择栅电极和控制栅电极的非易失性存储单元。在一具体实施例中，不连续存储元件位于第一和第二组存储单元的沟道区和控制栅电极之间，且在第一和第二组存储单元的沟道区和选择栅电极之间基本没有不连续存储元件。在另一实施例中，第一方向与行或列相对应。
在第九方式的又一实施例中，电子器件还包括第三组存储单元，其中第一、第二和第三组存储单元彼此相比较，位于不同行或不同列内，第三组存储单元基本沿第一方向延伸，以及第二位线电连接至第三组存储单元。在又一另外实施例中，第一位线电连接至存储单元的一行或一列，而第二位线电连接至存储单元的两行或两列。
在第九方式的又一另外实施例中，电子器件还包括第一栅极线、第二栅极线和第三栅极线。第一栅极线电连接至第一组存储单元，以及第二栅极线电连接至第二组存储单元。第三栅极线所电连接的第一存储单元是第一组存储单元的一部分但不是第二组存储单元的一部分，第三栅极线所电连接的第二存储单元是第二组存储单元的一部分但不是第一组存储单元的一部分。在一更具体实施例中，第一和第二栅电极线中的每一个为控制栅电极线，以及第三栅电极为选择栅电极线。
在另一更具体实施例中，第一和第二栅电极线电连接至基本沿第一方向延伸的存储单元，以及第三栅极线电连接至基本沿第二方向延伸的存储单元，其中第二方向基本与第一方向垂直。在还更具体实施例中，不连续存储元件位于第二和第三组存储单元的控制栅电极和沟道区之间，且在第一组存储单元的选择栅电极和沟道区之间基本没有不连续存储元件。
应注意，以上概括描述或例子中的所有操作并非都是必需的，一部分具体操作可能不需要，此外除了这些所述操作外，可能还需要进行一种或多种操作。进一步来说，所列出的操作不一定要按照以上的执行顺序。在阅读此说明书后，本领域技术人员能够确定满足他们具体需要或期望的操作。
关于一个或多个具体实施例，以上已经描述了它的一个或多个益处、一个或多个其它优点、一个或多个问题的一个或多个解决方法或任何其它组合。但是，这些益处、优点、问题解决方法或任何能产生任何益处、优点、问题解决方法的要素不应认为是任意或所有权利要求的关键点、必要点或本质特征。
以上公开的要点应视为是示意性的，而不是限制性的，并且附属权利要求意在覆盖所有这样的修改、改进以及落入本发明范围内的其它实施例。因此，在法律允许的范围内，本发明的范围由以下权利要求及其等同物作尽可能宽的解释，而不应受前面的详细描述所限制。

Claims (20)

1、一种电子器件，包括：
具有第一沟槽的衬底，该第一沟槽包括壁和底部并且从该衬底的主表面延伸；
不连续存储元件，其中该不连续存储元件的第一部分至少位于该第一沟槽之内；
第一栅电极，其中该不连续存储元件的第一部分的至少一部分位于该第一栅电极和该第一沟槽的壁之间；和
在第一栅电极和衬底的主表面之上的第二栅电极。
2、如权利要求1的电子器件，其中第一栅电极具有位于衬底的主表面之下的上表面。
3、如权利要求2的电子器件，其中第二栅电极至少部分地延伸至第一沟槽中。
4、如权利要求2的电子器件，进一步包括第三栅电极，其中：
衬底进一步包括与第一沟槽分离的第二沟槽，
其中第二沟槽包括壁和底部并且从衬底的该主表面延伸；
不连续存储元件的第二部分至少位于第二沟槽内；和
第三栅电极具有位于衬底的主表面之下的上表面，其中不连续存储元件的第二部分的至少一部分位于第三栅电极和第二沟槽的壁之间。
5、如权利要求4的电子器件，进一步包括：
位于在第一沟槽之下的衬底内的第一掺杂区域；和
位于第二沟槽之下的衬底内的第二掺杂区域。
6、如权利要求5的电子器件，进一步包括位于沿第一和第二沟槽之间的衬底的主表面的第三掺杂区域。
7、如权利要求6的电子器件，其中第三掺杂区域延伸至该第一和第二沟槽的壁。
8、如权利要求6的电子器件，其中第三掺杂区域从第一和第二沟槽的壁分离。
9、如权利要求5的电子器件，进一步包括：
第一电荷存储区域，包括不连续存储元件的第一部分内的第一不连续存储元件，其中与第一掺杂区域相比，第一不连续存储元件离该第一栅电极的上表面更近；和
第二电荷存储区域，包括不连续存储元件的第二部分内的第二不连续存储元件，其中与第二掺杂区域相比，第二不连续存储元件离该第三栅电极的上表面更近，并且其中第二电荷存储区域从该第一电荷存储区域分离。
10、如权利要求4的电子器件，其中第二栅电极在第一栅电极、第三栅电极和第一和第二沟槽之间的部分衬底之上。
11、如权利要求4的的电子器件，进一步包括第四栅电极，其中：
第二栅电极位于第一和第二沟槽之间的第一部分衬底和第一栅电极之上；和
第四栅电极位于第一和第二沟槽之间的第二部分衬底和第三栅电极之上。
12、如权利要求1的电子器件，进一步包括：
位于沿第一沟槽的壁和底部的第一电介质层；和
位于不连续存储元件的第一部分和第一栅电极之间的第二电介质层。
13、如权利要求1的电子器件，其中该不连续存储元件包括硅纳米晶体或金属纳米团簇。
14、如权利要求1的电子器件，进一步包括阵列，其中：
该衬底包括多个沟槽，包括第一沟槽；和
在阵列之内，不连续存储元件位于衬底的各沟槽之内。
15、如权利要求14的电子器件，进一步包括位于第一栅电极之上的第一电介质层并且包括第一沟槽内的上表面，其中：
不连续存储元件的第一部分从该衬底的主表面分离；和
在阵列之内的沟槽之间的衬底的主表面上方基本上没有不连续存储元件。
16、如权利要求1的电子器件，其中从横截面视图看，第一栅电极具有基本上矩形的形状。
17、如权利要求1的电子器件，其中从横截面视图看：
第一栅电极包括各部分；和
第一栅电极的所述各部分包括互相面对的弯曲外部表面。
18、一种电子器件，包括：
衬底，其具有彼此分离的第一沟槽和第二沟槽，其中第一沟槽和第二沟槽中的每一个包括壁和底部并且从衬底的主表面延伸；
不连续存储元件，其中不连续存储元件的第一部分位于第一沟槽内，并且不连续存储元件的第二部分至少位于第二沟槽内；
第一栅电极，其位于第一沟槽之内并且具有位于衬底的主表面之下的上表面，其中该不连续存储元件的该第一部分的至少一部分位于该第一栅电极和该第一沟槽的该壁之间；
第二栅电极，其位于该第二沟槽之内并且具有位于该衬底主表面之下的上表面，其中该不连续存储元件的第二部分的至少一部分位于第二栅电极和第二沟槽壁之间；和
第三栅电极，其位于第一栅电极或第二栅电极的至少一个上方。
19、如权利要求18的电子器件，进一步包括：
第一掺杂区域，其位于沿第一沟槽的底部的衬底之内；
第二掺杂区域，其位于沿第二沟槽的底部的衬底之内；和
第三掺杂区域，其位于沿第一和第二沟槽之间的衬底主表面。
20、一种电子器件，包括：
衬底，其包括彼此分离的第一沟槽和第二沟槽，其中第一沟槽和第二沟槽中的每一个包括壁和底部并且从衬底的主表面延伸；
第一掺杂区域，其位于沿第一沟槽的底部的衬底之内；
第二掺杂区域，其位于沿第二沟槽的底部的衬底之内；和
第一电介质层，其位于沿第一和第二沟槽的壁和底部；
不连续存储元件，其中：
不连续存储元件的第一部分位于第一沟槽之内；
不连续存储元件的第二部分位于第二沟槽之内；
不连续存储元件的第一和第二部分从该衬底主表面分离；和
在第一和第二沟槽之间的该衬底主表面上方基本上没有不连续存储元件；
邻近第一和第二沟槽之内的该连续存储元件的第二电介质层；
第一栅电极，其位于第一沟槽之内并且具有位于衬底主表面之下的上表面，其中不连续存储元件的第一部分的至少一部分位于第一栅电极和第一沟槽壁之间；
第二栅电极，其位于第一沟槽之内并且具有位于衬底主表面之下的上表面，其中不连续存储元件的第一部分的至少一部分位于第一栅电极和第一沟槽壁之间；和
第三电介质层，其包括第一沟槽之内的第一栅电极之上的第一部分和第二沟槽之内的第二栅电极之上的第二部分；和
第三栅电极，其位于第三电介质层与第一栅电极或第二栅电极中的至少一个上方，其中第三栅电极至少部分位于第一沟槽和第二沟槽之内。
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