CN101512772A - 用于存储多数据的非易失电可变存储器单元及其制造方法 - Google Patents
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Abstract
一个存储器单元包括两个控制栅极，其侧向地布置在两个浮置栅极之间，每个浮置栅极能够保持数据。存储器单元通过在其上设置阱的半导体材料的衬底部上设置第一多晶硅来形成。控制栅极优选地通过金属镶嵌工艺形成，其中在形成两个浮置栅极之后将第一多晶硅去除，并在这两个浮置栅极之间设置第二多晶硅。随后在第二多晶硅上进行各向异性蚀刻以形成两个控制栅极。
Description
交叉引用申请参考
该申请与在2004年3月16日题为“Non-Volatile Electrically AlterableMemory Cell for Storing Multiple Data and an Array Thereof”的美国专利申请NO.10/801789相关，其公开在此全部引入作为参考。
技术领域
本发明涉及逻辑栅极结构，且尤其是涉及一种电可擦除可编程只读存储器(EEPROM)和采用浮置栅极结构的闪电可擦除可编程只读存储器，和更具体地涉及一种其自对准制造工艺。
背景技术
电可擦除可编程非易失半导体装置，比如闪电可擦除可编程只读存储器，是所属领域中所熟知的。一种类型的闪电可擦除可编程只读存储器采用金属-氧化物-半导体(MOS)浮置栅极装置。典型地，电荷被转移到一个电隔离(浮置)栅极从而代表一个二进制状态，而未充电的栅极代表另一个二进制状态。浮置栅极一般被放置在相互分开的两个区域(源和漏)之间的上面，并通过一薄绝缘层，比如薄氧化物层，与那两个区域分隔。一个叠置(控制)栅极被放置在浮置栅极的上方，提供与浮置栅极耦合的电容，允许横跨薄绝缘层建立电场。“载流子”从位于浮置栅极下的沟道区域通过薄绝缘层隧穿至浮置栅极，从而为浮置栅极充电。浮置栅极电荷的存在表明其逻辑状态，即，0或1。
可以采用几种方法来擦除浮置栅极中的电荷。一种方法是在两个区域施加地电势(ground potential)并在叠置栅极施加高正电压。高正电压导致浮置栅极上的电荷载流子通过Fowler-Nordheim隧穿机制经分隔叠置栅极和浮置栅极的绝缘层隧穿至叠置栅极。另一种方法是对源区施加正的高电压，而将叠置栅极接地。横跨分隔源区和浮置栅极的层的电场足够引起电子从浮置栅极向源区的隧穿。
典型地，从浮置栅极电荷的诱发和消除取决于施加于控制栅极并引入到浮置栅极的电压。控制栅极和浮置栅极之间的耦合率很重要，因为它决定了引入到浮置栅极的电压。耦合率决定于这两个栅极之间的暴露程度。具有长的高的相互面对的栅极的存储器单元是被期望的，因为其有良好的耦合率；然而，它们是难以制造的。因此，本发明主要针对这个制造工艺。
发明内容
一方面，本发明是非易失存储器，其包括第一沟槽隔离区域，与第一沟槽隔离区域分离的第二沟槽隔离区域，具有第一宽度的控制栅极，具有第二宽度的第一浮置栅极，和具有第三宽度的第二浮置栅极，其中，控制栅极被放置在第一和第二浮置栅极之间，并且，控制栅极的第一宽度和第一和第二浮置栅极的第二和第三宽度由第一和第二沟槽隔离区域界定。
另一方面，本发明是自对准方法，其利用掩模来界定非易失存储器装置有源区的宽度，其中，有源区包括一个控制栅极和两个浮置栅极。该方法包括以下步骤，利用掩模形成第一和第二场隔离区域，并在第一和第二场隔离区域之间形成非易失存储器装置的有源区，有源区的宽度由第一和第二隔离区域来界定，其中有源区的宽度进一步界定了控制栅极的宽度和两个浮置栅极的宽度。
依然另一个方面，本发明是界定半导体结构中浮置栅极沟道长度的自对准方法，其中半导体结构包括多晶硅层，位于多晶硅层上的多个牺牲材料的块，和覆盖半导体结构的氧化材料层。该方法包括以下步骤：蚀刻氧化材料以形成具有一定长度的栅极掩模，和蚀刻牺牲材料和多晶硅层以在栅极掩模下形成浮置栅极，其中浮置栅极具有被栅极掩模的长度界定的沟道长度。
依然另一个方面，本发明是一种在半导体材料上制造电可改变存储器装置的自对准方法，该装置由这样一种结构组成：以第一浓度用第一掺杂剂掺杂的第一半导体层，和位于第一半导体层上的以第二浓度用第二掺杂剂掺杂的第二半导体层，第二掺杂剂具有与第一掺杂剂相反的电学特性，第二半导体层具有一个顶面。该方法包括如下步骤：在第二半导体层的顶面生长隧穿氧化物层或者绝缘材料层，在隧穿氧化物层上沉积导电材料层，比如第一多晶硅层，沿第一方向形成多个浅沟槽区域，在第一多晶硅层上沉积牺牲材料层，比如氮化硅层，并蚀刻该氮化硅层以沿第二方向形成多个隔离沟道，该第二方向大体上与第一方向垂直。两个相邻的隔离沟道界定了一个氮化硅块，每个氮化硅块具有两个侧面，一个顶部和一个底部，并大体上从氮化硅的顶部延伸至第一多晶硅层的顶部。该方法进一步包括以下步骤：沿每个氮化硅块的两个侧面形成两个栅极掩模，在每个隔离沟道的底部蚀刻第一多晶硅以将隔离沟道延伸到隧穿氧化物层。两个相邻的隔离沟道界定一个位于一个氮化硅块的下面的第一多晶硅块。之后，用氧化物填充隔离沟道至氮化硅层的顶部，蚀刻每个氮化硅块以形成多个控制沟道，蚀刻第一多晶硅的每个块的中心以使每个控制沟道的底部延伸至隧穿氧化物层，并用第二导电材料，比如第二多晶硅，来填充每个控制沟道。蚀刻第一多晶硅的每块的中心的步骤在两个栅极掩模的下面留下两个第一多晶硅的横向块，且第一多晶硅的两个横向块用作浮置栅极而第二多晶硅用作控制栅极。
依然另一个方面，本发明是一种电可变存储器装置。该存储器装置包括以第一浓度用第一掺杂剂掺杂的第一半导体层，位于第一半导体层之上的第二半导体层，其以与第一掺杂剂有相反电学特性的第二掺杂剂掺杂，第二半导体层具有一个顶面，和嵌于第二半导体层顶面中的两个分开的扩散区域。每个扩散区域以第二浓度用第一掺杂剂掺杂，其中第二浓度大于第一浓度，和这两个扩散区域包括第一扩散区域和第二扩散区域，其中第一沟道区域定义于第一扩散区域和第二扩散区域之间。该存储器装置进一步包括第一浮置栅极，其具有第一面、第二面和第一高度并由一种导电材料组成的；和第二浮置栅极，其具有第一面、第二面和第二高度并由一种导电材料组成。第一浮置栅极被布置相邻于第一扩散区域并在第一沟道的上方并与其通过第一绝缘区域隔离，第一浮置栅极能够储存电荷。第二浮置栅极被布置相邻于第二扩散区域并在第一沟道的上方并与第二隔离区域通过第二绝缘区域隔离，第二浮置栅极能够储存电荷。第一控制栅极和第二控制栅极被布置在第一浮置栅极和第二浮置栅极之间。第一控制栅极具有第三高度并包括一种导电材料。第一控制栅极被布置侧向相邻于第一浮置栅极且与其通过第一垂直绝缘层分隔，并在第一沟道区域的上方且与其通过第三绝缘区域分隔。第二控制栅极具有第四高度并包括一种导电材料。第二控制栅极被布置侧向相邻于第二浮置栅极和第一控制栅极，并通过第二垂直绝缘层与第二浮置栅极分隔，通过沉积在两个控制栅极之间的氧化物层与第一控制栅极分隔。第二控制栅极位于第一沟道区域上方并与其通过第三绝缘区域分隔。
因此，本发明因其能够制造多数据存储器单元而具有优势。本发明的其它优势和特征将在查看此后陈述的附图说明、具体实施方式和权利要求之后变得明晰。
附图说明
图1是按照本发明的一个实施例的多个存储器串的俯视平面图。
图2-15示出了在不同制造阶段的存储器单元的结构。
图16示出了本发明的一个替代实施例。
图17依然示出了本发明的另一个替代实施例。
具体实施方式
图1示出了三个电可编程及擦除非易失存储器串。每个存储器串100包括一个有源区106，在存储器串上垂直延伸，和多个控制栅极102，在存储器串上水平延伸。除了栅极区域之外的有源区用行第一掺杂剂掺杂。控制栅极由多晶硅或其它合适的材料形成。多个浮置栅极104被布置相邻于控制栅极102并在有源区106的上方。每个控制栅极102在两侧被两个浮置栅极104包围。
在有源区106的一区域上方的围绕控制栅极102的两个浮置栅极104的组合形成了存储器单元103。每个存储器单元103储存两个数据，每个浮置栅极104上存储一个。每个存储器串100可以具有多个存储器单元103。存储器串100上的存储器单元103被第一选择栅极116和第二选择栅极120界定。第一选择栅极116和第二选择栅极120在所有存储器串100及有源区106上方水平延伸。有源区106不被浮置栅极104，控制栅极102和选择栅极114、116、118、120所覆盖的区域被是掺杂的扩散区域。一个垂直的连接器121将有源区106与位线110连接，位线110垂直延伸通过多个存储器串100。
每个存储器串100通过有源区106与相邻的存储器串100相连。在一个存储器串100上的存储器单元103与相邻存储器串100上的存储器单元103的分隔通过隔离层122来实现，比如，局部氧化(LOCOS)、凹入式LOCOS、微LOCOS隔离、场注入隔离、厚场氧化物隔离、浅沟槽隔离(STI)、深沟槽隔离、完全氧化物隔离和其它合适的可行方法。用来分隔有源区106的隔离层122可以是互连的而非离散的元件。在某些实施例中(没有示出)，隔离层122能够围绕整个有源区。多个存储器串100可以形成高密度存储器阵列。每个存储器串100可以通过本发明的制造工艺来形成，这将在这里描述。
典型地，一个存储器单元的制造从硅晶片开始，其截面图如图2所示。截面200示出了半导体衬底部202和衬底部202上面的阱204。衬底部用第一掺杂剂掺杂，其可以是N型的也可以是P型的。阱204通过用与第一掺杂剂电学特性相反的第二掺杂剂来掺杂衬底部而形成。在衬底部202和阱204形成之后，在阱204的上面生长隧穿氧化物层206。
在生长隧穿氧化物层206之后，第一多晶硅层302被沉积在隧穿氧化物层206的上面，如图3所示。第一多晶硅302随后被用来形成浮置栅极。图4示出了浅沟道隔离(STI)区域402的形成，该区域被用来隔离相邻存储器串100的存储器单元。浅沟道隔离区域402通过在第一方向上蚀刻第一多晶硅302，隧穿氧化物层206及部分蚀刻入阱204形成。所得到的浅沟道隔离区域402从第一多晶硅层302的顶部延伸入阱204。浅沟道隔离区域402，也被称为场隔离区域，可以在其端部互连。在某些情况，浅沟道隔离区域402可以在其两端互连并完全包围在后面的阶段实现的晶体管元件。在蚀刻浅沟道隔离区域402之后，在浅沟道隔离区域402的表面生长一个衬垫氧化物层，这样在下面的场注入步骤中就可以保护硅的表面。场注入对浅沟道隔离区域402的底部提供额外的掺杂并用来隔离相邻存储器单元。浅沟道隔离区域的蚀刻和场注入可以通过所属领域的技术人员所知任何工艺来实现。尽管，浅沟道隔离在图4示出并用在描述中，但是可以理解，其它技术，比如深沟道隔离，也能够被应用。深沟道隔离将通过蚀刻入衬底部202而形成。
在衬垫氧化之后，浅沟道隔离区域402通过高密度等离子体(HDP)氧化物沉积用氧化物502填充，如图5所示。氧化物502也可以通过化学气相沉积(CVD)或硅玻璃(SG)沉积方法来沉积。除了硅玻璃的其它材料也可以被用来沉积。在氧化物沉积工艺之后是退火工艺，在这个工艺中温度被升高来释放沉积工艺导致的结构中的应力。多余的氧化物502通过化学机械抛光(CMP)或平面化蚀刻工艺来去除，所得到的结构如图6所示。
尽管浅沟道隔离区域402的蚀刻和接下来用氧化物502的填充已经在上面描述，本领域的技术人员应当理解的是，其它方法，比如被列在第20段中的方法，也可以被应用。
图7示出了在抛光的表面上沉积了一层氮化硅702。氮化硅是一种牺牲材料，其被沉积和蚀刻来提供绝缘。SiN702覆盖第一多晶硅层302和浅沟道隔离区域402中的氧化物502。在SiN层702被沉积之后，下一步是沿与浅沟道区域402的第一方向垂直的第二方蚀刻SiN层702。SiN层702的蚀刻形成多个隔离沟道802。每个隔离沟道802从SiN层702的顶部延伸至第一多晶硅层302的顶部。蚀刻的SiN层702在图8中示出。如图9所示，在SiN层702的上面沉积一层间隙壁氧化物层902。另一个各向异性蚀刻操作去除多余间隙壁氧化物，留下粘附在SiN 702的侧面上的一层，从SiN 702的顶部延伸至第一多晶硅层302的顶部，形成栅极掩模(氧化物边缘)1002，如图10所示。栅极掩模1002具有长度1004并用作下一步的多晶硅蚀刻的自对准引导。第一多晶硅302如SiN 702层沿第二方向蚀刻，使隔离沟道802从SiN 702的顶部延伸至隧穿氧化物层206，如图10所示。在隔离沟道802的底部，源和漏注入1006形成。源和漏注入1006通过掺杂实现并使隔离沟道802的底部有一个合适的掺杂剂，该掺杂剂与用于掺杂阱的第二掺杂剂不同。
在源和漏注入之后，另一层衬垫氧化物被生长在整个结构上，包括SiN702的上面和第一多晶硅302的侧面。然后隔离沟道802通过高密度等离子工艺用氧化物填充。氧化物1102对将要被用作浮置栅极的第一多晶硅302提供加固。在高密度等离子体工艺之后，进行另一个化学机械抛光工艺来产生一个平面，如图11所示。从隔离沟道802去除第一多晶硅和接下来的用氧化物填充隔离沟道802被称为金属镶嵌工艺。
在氧化物边缘(栅极掩模)1002之间的剩余SiN 702通过蚀刻工艺去除以暴露第一多晶硅302。暴露的第一多晶硅302通过各向异性蚀刻去除，该蚀刻仅沿氧化物边缘1002向下将材料去除。该第一多晶硅302的去除在每个栅极掩模1002的下面留下第一多晶硅302的薄块1208，如图12所示，其将被用作所得到的存储器单元的浮置栅极。所得到的浮置栅极的沟道的长度1210由栅极掩模1002的长度1004所限定。第一多晶硅302的去除是一个精细复杂的操作，一般会削弱所得到的第一多晶硅302的块1208，有时候甚至会导致第一多晶硅302的粉碎。然而，由于在之间的如图10和图11所示的金属镶嵌工艺步骤，所得到的第一多晶硅302的块1208被加固。蚀刻SiN 702和底部下的第一多晶硅的结果是多个控制沟道1204，如图12所示。
一氧化物-氮化物-氧化物(ONO)层被沉积在整个结构上，然后用各向异性刻蚀去除，只留下粘附在氧化物边缘1002侧壁上的ONO 1202的垂直的层，如图12所示。在沟道1204底部的隧穿氧化物层206也被去除以暴露阱层204。蚀刻ONO之后，形成高电压阈值电压(HV Vt)注入。掺杂剂注入到在沟道1204底部的阱层204。掺杂剂的浓度改变所得到的存储器单元阈值电压。HV Vt注入之后，在沟道1204的底部生长栅极氧化物1206。
图13示出了采用沉积第二多晶硅层1302填充的沟道1204。第二多晶硅1302用掺杂剂掺杂以增加其导电性，这样之后其可以被用作所得到的存储器单元的控制栅极。掺杂之后，第二多晶硅1302被化学机械抛光工艺平面蚀刻抛光，所得到的结构如图14所示。
图14示出了三个存储器单元(不按比例)，每个存储器单元由一个控制栅极1402和两个浮置栅极1404a、1404b组成。多晶硅材料的第一浮置栅极1404a被放置在沟道区域1406的上方并与扩散区域1006a相邻。第一浮置栅极1404a可以与扩散区域1006a稍微重叠；然而，过多的重叠会减少沟道区域1406的长度。第一浮置栅极1404a通过隧穿氧化物206与沟道区域1406分隔。隧穿氧化物206的厚度应该足够薄以允许能够在Fowler-Nordheim隧穿机制下从第一浮置栅极1404a移除电子，但要足够厚以防止在第一浮置栅极1404a和阱204之间漏电流的产生。在一个实施例中，隧穿氧化物层206的厚度介于60埃和110埃之间。在第一浮置栅极1404a下面的隧穿氧化物206的长度可以比一个λ小，这里λ被所用技术定义。例如，如果技术采用0.18μm，则λ定义为0.18μm。多晶硅材料的第二浮置栅极1404b被类似设置。
控制栅极1402被设置在沟道区域1408的上方，横向地介于第一浮置栅极1404a和第二浮置栅极1404b。控制栅极1402通过第一垂直绝缘层1202a与第一浮置栅极1404a分隔，通过第二垂直绝缘层1202b与第二浮置栅极1404b分隔。控制栅极1402通过栅极氧化物1206与沟道区域1408分隔。栅极氧化物1206的厚度应该足够厚以支撑来自控制栅极1402电压变化的应力。控制栅极1402的电压会在存储器单元工作过程中变化，并在栅极氧化物1206上引起应力，这样导致栅极氧化物1206的恶化。控制栅极1402被连接到不同存储器串的其它存储器单元的控制栅极。最后，整个结构被覆盖一层氧化物1502，如图15所示。
在一个替代实施例中，在上述的工艺中，氧化物502和氮化硅702是可以互换的，和所得到的存储器单元将也可以按以上所述工作。依然在另一个实施例，上述工艺可以同样地被应用制造N沟道装置，而不是制造上述P沟道装置。
第一浮置栅极1404a具有从其底部边缘到其顶部边缘测量的第一高度，和第二浮置栅极具有从其底部边缘到其顶部边缘测量的第二高度。控制栅极1402具有从其底部边缘到其顶部边缘测量的第三高度。第一高度、第二高度和第三高度可以是相等的，也可以是不等的。第一高度和第二高度可以比第三高度高或矮，浮置栅极优选地具有大于其宽度的高度。具有一个高的形状提供更多暴露于控制栅极的面积，这样允许更多的电压从控制栅极引入浮置栅极。尽管浮置栅极有一个薄的轮廓，其结构通过氧化物沉积1102加固。
耦合效应取决于分隔控制栅极1402与浮置栅极1404a、1404b的层1202a、1202b的厚度，以及每个浮置栅极1404a、1404b上暴露于控制栅极1402的面积。耦合效应可以通过增加浮置栅极1404a和1404b暴露于控制栅极1402的面积容易地增加，而浮置栅极1404a和1404b暴露于控制栅极1402的面积可以通过增加控制栅极1402的高度和浮置栅极1404a和1404b的高度来增加。在控制栅极1402与每个浮置栅极1404a和1404b之间形成电容。如果分隔控制栅极1402和浮置栅极1404a、1404b的层1202a、1202b太薄，当浮置栅极1404a和1404b用电子充电时，在浮置栅极1404a、1404b与控制栅极1402之间形成漏电流。如果层1202a、1202b太厚，耦合率就会太低，导致浮置栅极中的低电压。一个可以使用的耦合率在50％-80％之间，即，在控制栅极1402施加10V电压能够在浮置栅极1404a、1404b中导致5V-8V电压。控制栅极1402，浮置栅极1404a、1404b以及扩散区域1006a、1006b的组合形成了控制晶体管。该控制晶体管能够在浮置栅极中保持两个数据，在每个浮置栅极1404a、1404b中保持一个。如相关美国专利申请No.10/81,789所述每个浮置栅极1404a、1404b可以独立地被编程且能够存储多位数据。图16是上述控制晶体管的另一个表现形式。
图17是本发明的另一个实施例1700。在该实施例1700中，由第二多晶硅形成的在前的单片控制栅极1402通过各向异性工艺来蚀刻。形成两个控制栅极的块1702a和1702b，沟道1704将其分隔。沟道1704随后被介电氧化物填充。在图17中形成两个电容器。一个电容器是由控制栅极1702a、浮置栅极1706a和分隔它们的隔离层形成。另一个电容器是由控制栅极1702b、浮置栅极1706b和分隔它们的隔离层形成。每一个电容器形成一个存储器单元。控制栅极1702a面对浮置栅极1706a，且控制栅极1702b面对浮置栅极1706b。一个额外的扩散区域放置在阱204中并在两个控制栅极1702a和1702b之间。
在另一个实施例中，浮置栅极具有L形轮廓。浮置栅极的一侧面对控制栅极1702，另一侧面对屏蔽氧化物层。屏蔽氧化物层是一种介电材料并具有低的(k)电容介电值。屏蔽氧化物层作为一个屏蔽以减少从邻近存储器单元的侵犯效应。L形浮置栅极的“腿”部在隧穿氧化物层上面提供足够的栅极。其它形状的浮置栅极，比如三角形，也可以用来实现降低相邻存储器单元影响的效果。在具有三角形浮置栅极的存储器单元中，倒三角形状的氧化物层可以设置相邻于浮置栅极并提供隔离效应。
这里所描述的存储器单元可以用在相关美国专利申请10/801,789所述的工作电压被容易地编程。尽管本发明被描述为闪EEPROM，应该理解，本发明可以同样地应用于一次可编程(OTP)存储器，多次可编程(MTP)存储器，和其它非易失存储器。
虽然本发明已经参考其优选实施例别具体地示出和描述，本领域的技术人员应该理解的是，在不偏离所附权利要求所陈述的本发明的精神和范围下，可以在形式和细节上做各种改动。另外，尽管本发明的组件被以单数的形式描述或要求，但可以设想为复数形式，除非有明确说明限定于单数。
Claims (38)
1.一种非易失存储器装置，包括：
第一沟槽隔离区域；
第二沟槽隔离区域，其与第一沟槽隔离区域分离；
控制栅极，其具有第一宽度；
第一浮置栅极，其具有第二宽度；和
第二浮置栅极，其具有第三宽度，其中控制栅极被放置在第一和第二浮置栅极之间，并且，控制栅极的第一宽度和第一和第二浮置栅极的第二和第三宽度被第一和第二沟槽隔离区域界定。
2.如权利要求1所述的非易失存储器装置，其中第一沟槽隔离区域和第二沟槽隔离区域互连。
3.一种利用掩模来界定非易失存储器装置的有源区的宽度的自对准方法，其中有源区包括控制栅极和两个浮置栅极。该方法包括以下步骤：
利用掩模形成第一和第二场隔离区域；和
在第一和第二场隔离区域之间形成非易失存储器装置的有源区，有源区具有由第一和第二场隔离区域界定的宽度。
其中有源区的宽度进一步界定控制栅极和每个浮置栅极的宽度。
4.如权利要求3所述的自对准方法，进一步包括将第一隔离区域连接至第二隔离的步骤。
5.一种在半导体结构中界定浮置栅极沟道长度的自对准方法，其中半导体结构包括一个多晶硅层，在多晶硅层上面的多个牺牲材料的块，和覆盖半导体结构的氧化物材料层，该方法包括如下步骤：
蚀刻氧化物材料形成栅极掩模，栅极掩模具有一个长度；和
蚀刻牺牲材料和多晶硅层以在栅极掩模下形成浮置栅极，其中浮置栅极具有由栅极掩模长度界定的沟道长度。
6.一种在具有顶面的半导体上制造电可变存储器装置的自对准方法，包括如下的步骤：
在半导体层的顶面上生长绝缘层；
在绝缘层上沉积第一导电材料，第一导电材料具有一个顶面；
沿第一方向形成多个沟槽隔离区域，沟槽隔离区域向下延伸入半导体层；
在第一导电材料的顶面沉积牺牲材料层，该牺牲材料层具有一个顶面；
沿第二方向蚀刻牺牲材料层以形成多个隔离沟道，两个相邻的隔离沟道界定一牺牲材料的块，该牺牲材料的块具有两个侧面，一个顶部和一个底部；
沿该牺牲材料的块的两个侧面形成两个栅极掩模，每个侧面有一个栅极掩模；
蚀刻第一导电材料以将多个隔离沟道延伸至绝缘层，两个相邻隔离沟道界定一第一导电层的块，该第一导电层的块位于牺牲材料的块的下面。
蚀刻牺牲材料层的块以形成控制沟道；
蚀刻第一导电层的块以在两个栅极掩模下面形成两个第一导电层的横向块，两个横向块包括第一横向块和第二横向块；和
用第二导电层填充控制沟道。
7.如权利要求6所述的方法，进一步包括将隔离沟道延伸至半导体层的步骤。
8.如权利要求6所述方法，进一步包括各向异性蚀刻第二导电层以形成第二导电层的第一块和第二块，第二导电层的第一块面对第一导电层的第一块，第二导电层的第二块面对第一导电层的第二块。
9.如权利要求8所述的方法，进一步包括在半导体层上和两个第二导电层的块之间形成扩散区域的步骤。
10.如权利要求6所述的方法，进一步包括沉积氧化物层以覆盖整个存储器装置的步骤。
11.如权利要求6所述的方法，其中第二导电层具有由两个相邻隔离沟道限定的宽度。
12.如权利要求6所述的方法，其中绝缘层是隧穿氧化物。
13.如权利要求6所述的方法，其中第一导电层是第一多晶硅，第二导电层是第二多晶硅。
14.如权利要求6所述的方法，其中牺牲材料是氮化硅。
15.如权利要求6所述的方法，其中沿第一方向形成多个沟槽隔离区域的步骤进一步包括如下步骤：
蚀刻沟槽沟道使其从第一导电层的顶部延伸入第二导电层；和
用氧化物填充沟槽沟道。
16.如权利要求15所述的方法，其中填充沟槽沟道的步骤通过高密度等离子氧化物沉积来完成。
17.如权利要求15所述的方法，其中填充沟槽沟道的步骤通过化学气相沉积来完成。
18.如权利要求15所述的方法，其中填充沟槽沟道的步骤通过硅玻璃沉积来完成。
19.如权利要求15所述的方法，其中填充沟槽沟道的步骤通过旋涂玻璃沉积来完成。
20.如权利要求15所述的方法，进一步包括通过化学机械抛光工艺在沟槽沟道对氧化物抛光的步骤。
21.如权利要求6所述的方法，其中沿第一方向形成多个沟槽隔离区域的步骤进一步包括如下步骤：
蚀刻沟槽沟道从第一导电层顶部端延伸入半导体层；和
用氧化物填充沟槽沟道。
22.如权利要求6所述的方法，进一步包括在沟槽隔离区域上生长衬垫氧化物的步骤。
23.如权利要求6所述的方法，其中沟槽隔离区域具有一底部，且进一步包括在沟槽隔离区域的底部进行场注入的步骤。
24.如权利要求6所述的方法，进一步包括在隔离沟道的顶部生长一层氧化物间隙壁的步骤。
25.如权利要求24所述的方法，进一步包括各向异性蚀刻氧化物间隙壁的步骤。
26.如权利要求6所述的方法，进一步包括用第一掺杂剂对隔离沟道底部掺杂以在在隔离沟道底部形成扩散区域的步骤。
27.如权利要求26所述的方法，进一步包括生长一层衬垫氧化物的步骤。
28.如权利要求6所述的方法，进一步包括如下步骤：
蚀刻绝缘层以将控制沟道延伸至第二半导体层；和
在控制沟道的底部进行高电压阈值注入。
29.如权利要求6所述的方法，进一步包括在控制沟道底部上生长栅极氧化物层的步骤。
30.一种电可变存储器装置，包括：
第一半导体层，其用第一掺杂剂以第一浓度掺杂；
第二半导体层，其在第一半导体层的顶部上，并用与第一掺杂剂有相反的电学特性的第二掺杂剂掺杂，第二半导体层具有一个顶面；
两个分开的扩散区域，嵌入到第二半导体层的顶面，每个扩散区域用第一掺杂剂以第二浓度掺杂，第二浓度大于第一浓度，两个扩散区域包括第一扩散区域和第二扩散区域，且在第一扩散区域和第二扩散区域之间界定第一沟道区域；
第一浮置栅极具有第一面、第二面、和第一高度，并包括导电材料，第一浮置栅极布置相邻第一扩散区域并在第一沟道区域的上方且通过第一绝缘区域与其隔离。第一浮置栅极能够存储电荷。
第二浮置栅极具有第一面、第二面、和第二高度，并包括导电材料，第二浮置栅极布置相邻第二扩散区域并在第一沟道区域的上方且通过第二绝缘区域与其隔离。第二浮置栅极能够存储电荷。
第一控制栅极具有第三高度并包括导电材料，第一控制栅极布置横向相邻第一浮置栅极，第一控制栅极通过第一垂直绝缘层与第一浮置栅极的第一面分隔，第一控制栅极进一步在第一沟道区域的上方，且通过第三绝缘区域与其隔离；和
第二控制栅极具有第四高度并包括导电材料，第二控制栅极布置横向相邻第二浮置栅极和第一控制栅极，第二控制栅极通过第二垂直绝缘层与第二浮置栅极的第一面分隔，且通过沉积在两个控制栅极之间的氧化物层与第一控制栅极分隔，第二控制栅极进一步在第一沟道区域的上方，且通过第三绝缘区域与其隔离。
31.如权利要求30所述的存储器装置，进一步包括第三扩散区域。
32.如权利要求30所述的存储器装置，其中第一掺杂剂具有P型特性和第二掺杂剂具有N型特性。
33.如权利要求30所述的存储器装置，其中第一掺杂剂具有N型特性和第二掺杂剂具有P型特性。
34.如权利要求30所述的存储器装置，其中第一绝缘区域具有一定厚度以允许在第一浮置栅极和第一沟道区域之间电荷的隧穿。
35.如权利要求30所述的存储器装置，其中第三绝缘区域具有一定厚度以允许在第二浮置栅极和第一沟道区域之间电荷的隧穿。
36.如权利要求35所述的存储器装置，其中第三绝缘区域的厚度介于60埃与110埃之间。
37.如权利要求30所述的存储器装置，其中第一垂直绝缘层由氧化物-氮化物-氧化物制备，其具有一定的厚度以在第一浮置栅极和控制栅极之间提供电容，且第一垂直绝缘层防止第一浮置栅极和控制栅极之间的漏电流。
38.如权利要求30所述的存储器装置，进一步包括两个屏蔽氧化物层，每个屏蔽氧化物层设置相邻浮置栅极的第二面。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101777561B (zh) * | 2010-01-12 | 2013-05-01 | 上海宏力半导体制造有限公司 | 分栅型非易失性存储器及其制造方法 |
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Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI255017B (en) * | 2005-02-04 | 2006-05-11 | Powerchip Semiconductor Corp | Flash memory and fabricating method thereof |
| US7928005B2 (en) * | 2005-09-27 | 2011-04-19 | Advanced Micro Devices, Inc. | Method for forming narrow structures in a semiconductor device |
| US7973366B2 (en) * | 2006-02-13 | 2011-07-05 | Macronix International Co., Ltd. | Dual-gate, sonos, non-volatile memory cells and arrays thereof |
| US7687360B2 (en) * | 2006-12-22 | 2010-03-30 | Spansion Llc | Method of forming spaced-apart charge trapping stacks |
| JP5566013B2 (ja) * | 2008-07-28 | 2014-08-06 | スパンション エルエルシー | 半導体装置及びその製造方法 |
| JP5511168B2 (ja) * | 2008-09-19 | 2014-06-04 | スパンション エルエルシー | 半導体装置の製造方法 |
| US8692310B2 (en) | 2009-02-09 | 2014-04-08 | Spansion Llc | Gate fringing effect based channel formation for semiconductor device |
| TWI460827B (zh) | 2010-03-31 | 2014-11-11 | Taiwan Memory Company | 快閃記憶體之製作方法 |
| US8637914B2 (en) | 2011-12-13 | 2014-01-28 | Micron Technology, Inc. | Memory cells having a plurality of control gates and memory cells having a control gate and a shield |
| KR102109462B1 (ko) * | 2013-06-13 | 2020-05-12 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| US9691776B2 (en) | 2013-06-13 | 2017-06-27 | SK Hynix Inc. | Nonvolatile memory device |
| TWI742299B (zh) | 2017-09-15 | 2021-10-11 | 美商綠芯智慧財產有限責任公司 | 電可抹除可程式化非揮發性記憶體單元及操作記憶體單元之方法 |
| TWI741204B (zh) * | 2017-09-15 | 2021-10-01 | 美商綠芯智慧財產有限責任公司 | 電可抹除可程式化記憶體單元、電可程式化及可抹除非揮發性記憶體單元及操作記憶體單元之方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4613956A (en) * | 1983-02-23 | 1986-09-23 | Texas Instruments Incorporated | Floating gate memory with improved dielectric |
| US4774556A (en) * | 1985-07-25 | 1988-09-27 | Nippondenso Co., Ltd. | Non-volatile semiconductor memory device |
| US4980861A (en) * | 1987-01-16 | 1990-12-25 | Microchip Technology Incorporated | NAND stack ROM |
| FR2618011B1 (fr) * | 1987-07-10 | 1992-09-18 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire |
| JP2685770B2 (ja) * | 1987-12-28 | 1997-12-03 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| EP0740854B1 (en) * | 1991-08-29 | 2003-04-23 | Hyundai Electronics Industries Co., Ltd. | A self-aligned dual-bit split gate (dsg) flash eeprom cell |
| US5949711A (en) * | 1996-09-26 | 1999-09-07 | Waferscale Integration, Inc. | Dual bit memory cell |
| US6194272B1 (en) * | 1998-05-19 | 2001-02-27 | Mosel Vitelic, Inc. | Split gate flash cell with extremely small cell size |
| JP3540640B2 (ja) * | 1998-12-22 | 2004-07-07 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2001189439A (ja) * | 2000-01-05 | 2001-07-10 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置 |
| US6838726B1 (en) * | 2000-05-31 | 2005-01-04 | Micron Technology, Inc. | Horizontal memory devices with vertical gates |
| KR100437470B1 (ko) * | 2001-01-31 | 2004-06-23 | 삼성전자주식회사 | 플래쉬 메모리 셀을 갖는 반도체 장치 및 그 제조 방법 |
| US6462375B1 (en) * | 2002-04-01 | 2002-10-08 | Silicon Based Technology Corp. | Scalable dual-bit flash memory cell and its contactless flash memory array |
| US6657250B1 (en) * | 2002-08-21 | 2003-12-02 | Micron Technology, Inc. | Vertical flash memory cell with buried source rail |
| US6734055B1 (en) * | 2002-11-15 | 2004-05-11 | Taiwan Semiconductor Manufactoring Company | Multi-level (4 state/2-bit) stacked gate flash memory cell |
-
2005
- 2005-01-14 US US11/036,911 patent/US20060157773A1/en not_active Abandoned
-
2006
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- 2006-01-12 JP JP2007551350A patent/JP2008530771A/ja active Pending
- 2006-01-13 TW TW095101421A patent/TW200633236A/zh unknown
-
2007
- 2007-05-04 US US11/744,730 patent/US7544566B2/en active Active
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101777561B (zh) * | 2010-01-12 | 2013-05-01 | 上海宏力半导体制造有限公司 | 分栅型非易失性存储器及其制造方法 |
| CN106206588A (zh) * | 2015-04-30 | 2016-12-07 | 物联记忆体科技股份有限公司 | 非易失性存储器 |
| CN106206588B (zh) * | 2015-04-30 | 2019-08-06 | 物联记忆体科技股份有限公司 | 非易失性存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7544566B2 (en) | 2009-06-09 |
| TW200633236A (en) | 2006-09-16 |
| WO2006091280A3 (en) | 2009-05-07 |
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| US20060157773A1 (en) | 2006-07-20 |
| WO2006091280A2 (en) | 2006-08-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20090819 |