CN101568990B - 制造三维集成电路的方法、装置和系统 - Google Patents

制造三维集成电路的方法、装置和系统 Download PDF

Info

Publication number
CN101568990B
CN101568990B CN2007800475795A CN200780047579A CN101568990B CN 101568990 B CN101568990 B CN 101568990B CN 2007800475795 A CN2007800475795 A CN 2007800475795A CN 200780047579 A CN200780047579 A CN 200780047579A CN 101568990 B CN101568990 B CN 101568990B
Authority
CN
China
Prior art keywords
wafer
back side
wafer chuck
process chamber
open
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2007800475795A
Other languages
English (en)
Other versions
CN101568990A (zh
Inventor
李时健
弗里茨·雷德克
耶兹迪·多尔迪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of CN101568990A publication Critical patent/CN101568990A/zh
Application granted granted Critical
Publication of CN101568990B publication Critical patent/CN101568990B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C23C16/4583—Rigid and flat substrates, e.g. plates or discs the substrate being supported substantially horizontally
    • C23C16/4586—Elements in the interior of the support, e.g. electrodes, heating or cooling devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6838—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping with gripping and holding devices using a vacuum; Bernoulli devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T24/00—Buckles, buttons, clasps, etc.
    • Y10T24/44—Clasp, clip, support-clamp, or required component thereof

Abstract

本发明涉及用于制造三维集成电路的方法、装置和系统。该方法的一个实施方式包含提供具有多个透孔的晶片或其它基板。而且，该方法包括使用设置于工艺室内的晶片或其它基板夹具支撑该晶片或其它基板。该方法进一步包括当该晶片或其它基板被支撑于该晶片或其它基板夹具上时，在该晶片或其它基板的正面和该晶片或其它基板的背面之间产生压力差，以便该压力差使得流体通过该透孔流动。而且，该方法包括在该工艺室中为制造集成电路的至少一个工艺创建工艺条件。还提出了依照本发明的系统的实施方式和装置的实施方式。

Description

制造三维集成电路的方法、装置和系统
交叉引用
本申请主张申请序列号为60/876407，档案号为XCR-003，名称为“METHODS，APPARATUSES，AND SYSTEMS FORFABRICATING THREE DIMENSIONAL INTEGRATEDCIRCUITS”，申请人为Shijian LI、Fritz REDEKER和Yezdi DORDI，申请日为2006年12月20日的美国专利申请的利益。申请日为2006年12月20日，申请序列号为60/876407的美国专利申请的内容皆由引用纳入此处。
背景技术
本发明涉及三维集成电路和用于制造三维集成电路的装置、方法和系统；更准确地说，本发明有关于用于三维集成电路的互连金属化的装置、方法和系统。
三维集成电路包括两个或多个具有集成电路的半导体芯片或包括两个或多个具有集成电路的半导体晶片。该半导体芯片或半导体晶片是在三个维度上堆叠起来、粘合并电性互连，也就是说，在该半导体芯片或半导体晶片之内集成且在该半导体芯片或半导体晶片之间集成。该芯片之间或该晶片之间的互连是通过从一个或多个该芯片或一个或多个该半导体晶片的背面到前面的透孔(through hole)实现的。换句话说，芯片的堆栈或晶片的堆栈之间的电性连接是通过透孔的方式实现的。三维集成电路具有大量的透孔，以在该半导体芯片之间或该半导体晶片之间实现互连金属化。
依照一些设计，三维集成电路会使用具有小于1微米的直径的透孔。一些透孔的长度在几微米到20微米或更长的范围内。其后果是，与制造二维集成电路的标准技术相比，处理该透孔的纵横比是极高的。制造二维集成电路的典型工艺不能轻易地处理制造三维集成电路所需要的极高的纵横比。而且，制造二维集成电路的典型工艺是为处理盲孔而设计的。需要另外的工艺步骤来成功地形成透孔。
对于铜金属化的具体实施例，三维集成电路的要求可包括在该透孔的侧壁上沉积电介质层、在该电介质层上沉积阻障层以及足以使得在该堆栈中的不同的芯片或晶片上的电路能够电性互连的铜填充。这些与三维集成电路的极高纵横比相关的要求使得使用标准的二维集成电路处理技术成功制造三维集成电路的前景相当渺茫。
显然，使用标准的二维集成电路制造技术不能满足制造三维集成电路的所有这些要求。三维集成电路的实际制造要求能够满足三维集成电路金属化的要求的新的工艺、装置和系统。更准确地说，有对于能够满足三维集成电路的超高纵横比要求，同时能够提供质量达到高性能器件要求的绝缘体、阻障层和金属等材料的沉积的新的工艺、装置和系统的需要。
发明内容
本发明涉及用于制造三维集成电路的方法、装置和系统。本发明寻求克服制造三维集成电路(例如具有集成电路的半导体芯片或半导体晶片的堆栈)的标准技术的一个或多个缺陷。
本发明的一个方面是提供一种用于制造三维集成电路的方法。在一个实施方式中，该方法包含提供具有多个透孔的半导体晶片。而且，该方法包括使用设置于工艺室内的晶片夹具支撑该晶片。该方法进一步包括当该晶片被支撑于该晶片夹具上时，在该晶片的正面和该晶片的背面之间产生压力差，以便该压力差使得流体通过该透孔流动。而且，该方法包括在该工艺室中为制造集成电路的至少一个工艺创建工艺条件。
本发明的另一个方面是提供一种被配置为处理制造三维集成电路的晶片的系统。依照一个实施方式，该系统包含被配置为在亚大气压下处理该晶片的工艺室。该系统还包括晶片夹具以提供大体上平的平面，以与该半导体晶片的背面接触。该晶片夹具具有与该平面流体连通的流体流动沟道。该晶片夹具设置于该工艺室内以固定该晶片。该系统进一步包括与该流体流动沟道连接的真空泵，该真空泵被配置为在该半导体晶片的正面和背面之间产生压力差。
应当理解，本发明不限于在下述具体实施方式和附图中所呈现的结构的细节和元件的设置的应用。本发明具有其它实施方式，而且可以通过多种方式来实施或执行。而且，应当理解，此处所用的语句和术语是为了描述的目的，不应当被理解为限制性的。
如此，本领域的技术人员应当理解，本揭示所依据的构想可以很容易的作为其它结构、方法和系统的设计基础，以实现本发明的各个方面。因此，重要的是，权利要求应当被认为是包含这些等同结构，只要其不悖离本发明的精神和范围。图6是本发明的一个实施方式的图示。
附图说明图1是本发明的一个实施方式的图示。图1A是本发明的一个实施方式的图示。图1B是本发明的一个实施方式的图示。图2是本发明的一个实施方式的图示。图2A是本发明的一个实施方式的图示。图2B是本发明的一个实施方式的图示。图2C是本发明的一个实施方式的图示。图2D是本发明的一个实施方式的图示。图3是本发明的一个实施方式的图示。图4是本发明的一个实施方式的图示。图4A是本发明的一个实施方式的图示。图5是本发明的一个实施方式的图示。图5A是本发明的一个实施方式的图示。图5B是本发明的一个实施方式的图示。图6是本发明的一个实施方式的图示。
本领域的技术人员可以理解，图中的元件是简单而清楚的表示的，不一定是按照比例描绘的。例如，图中一些元件的尺寸可能相对于其它的元件是夸大的，以便于促进对本发明的实施方式的理解。
具体实施方式
本发明涉及三维集成电路的互连金属化。更准确地说，本发明涉及形成该金属化以形成从半导体晶片的前面到背面穿过该半导体晶片的金属化连线。该金属化用于在三维集成电路中使用的上级半导体晶片。
下面，本发明的实施方式的操作主要是以对在堆栈晶片三维集成电路中使用的半导体晶片的处理为背景讨论的。更准确地说，本发明的实施方式的操作是以对三维硅集成电路的硅晶片的处理为背景讨论的。然而，应当理解，本发明的实施方式可以被用于其它的半导体器件及其它半导体晶片。
在下面对附图的描述中，使用同样的参考标号代表所有附图共有的大体上相同的元件或步骤。
现在参考图1、图1A和图1B，其中显示了被配置为处理晶片24以用于三维集成电路制造的系统20的横截面侧视图。系统20包括工艺室30、晶片夹具35和真空泵40。
工艺室30大体上可以是通常用于处理半导体晶片以进行集成电路金属化的任何类型的工艺室。工艺室30的合适的类型的工艺室的实施例是化学气相沉积室、低压化学气相沉积室、大气压化学气相沉积室、原子层沉积室、等离子体增强化学气相沉积室、无电沉积室和电化学沉积室。
换句话说，工艺室30被配置为完成用于三维集成电路的晶片的金属化所必须的工艺。一些可以使用工艺室30完成的工艺的实施例是电介质材料，比如二氧化硅、氮化硅、碳化硅和低k电介质的沉积；金属阻障层，比如钽、氮化钽和氮化钨的沉积；金属比如铜的沉积；表面处理比如表面清洁和使表面金属富集。
晶片24被配置为用于三维集成电路。典型的三维集成电路包括两个或多个具有集成电路的半导体芯片或两个或多个具有集成电路的半导体晶片堆叠在一起而且在三维上电性互连，也就是说，在该半导体芯片或半导体晶片之内集成且在该半导体芯片或半导体晶片之间集成。该芯片之间或该晶片之间的互连是通过从一个或多个该芯片或一个或多个该半导体晶片的背面到前面的透孔实现的。晶片24具有至少一个透孔27，以进行金属化互连。被用来进行集成电路的实际处理的晶片可能有大量透孔。然而，为了描绘的更加清楚，在图1、图1A和图1B中只显示了一个透孔。
作为本发明的一些实施方式的一个选项，晶片24包含半导体晶片，比如硅晶片。作为替代，本发明的其它实施方式被安排为处理除了标准半导体晶片以外的晶片。本发明的实施方式的晶片或其它基板的实施例包括但不限于，普通晶片、加薄的晶片、部分晶片、加薄的部分晶片、玻璃基板、氧化铝基板、在绝缘体基板上的半导体、两层或多层硅和/或任何其它材料的组合以及其它用来制造集成电路的基板。
晶片夹具35被配置为在工艺室30中在晶片24处理过程中固定晶片24。晶片夹具35包含大体上刚性的本体，其被配置以提供实在的平面36，以接触半导体晶片24的背面。晶片夹具35具有流体流动沟道38，其与平面36流体连接。晶片夹具35与真空泵40连接，以在平面36上产生减小的压力；该减小的压力是由真空泵40通过流体流动沟道38产生的。施加在平面36的减小的压力在半导体晶片24的正面和背面产生压力差。该压力差使得在工艺室30中提供的工艺液体的至少一部分通过透孔27从晶片24的正面吸收到晶片24的背面，然后通过流体流动沟道38流到真空泵40上。图1所示的晶片夹具35具有不止一种可能的设计；晶片夹具35的其它的结构也是可能的，该结构可以使得流体从表面36流向真空泵40更加容易。
晶片夹具35包含与集成电路制造工艺兼容的材料。优选地，晶片夹具35是由在工艺室中使用的其它类型的半导体晶片夹具的材料制成的。用于制造晶片夹具35的合适材料的实施例是铝、阳极化铝、不锈钢、塑料和陶瓷比如矾土和氮化铝。而且晶片夹具35可包含比如聚酰胺及与工艺室30中进行的半导体工艺兼容的其它聚合物等材料。
真空泵40被配置为产生相对于工艺室30中的工艺压力较小的压力。可以用作真空泵40的真空泵类型的实施例是机械泵、扩散泵、涡轮-分子泵、低温泵及能够产生压力差的其它类型的泵。优选地，真空泵40是选定的以使其与工艺室30中发生的工艺相兼容。可选地，真空泵40可包含用于为该工艺室制造减小的压力条件的真空系统。由真空泵40产生的减小的压力必须被控制，以使其相对于工艺室内的压力足够低，以增强流体通过透孔27从该晶片的正面到背面的流动。
工艺流体通过透孔27从该晶片的正面到背面的增强的流动使得透孔27的侧壁能够被更有效地处理。尤其是，通过连接在一起的晶片夹具35和真空泵40产生的压力差，工艺流体进出透孔27的流动可以被增强。通过使更多的工艺气体暴露于透孔27的壁，增强的流体流动改善了在透孔27中执行的工艺的效果。相比于通常在同样尺寸的盲孔中执行的类似工艺所可能达到的，甚至是在没有提供该透孔的增强的真实流动的晶片夹具上的透孔中执行的类似工艺所可能达到的，发生在透孔27中的通过透孔的流体的流动可以实现更好的大量传送。
如上所示，用于工艺室30的工艺流体可包含一种或多种活性气体或气体混合物，比如用于沉积电介质的活性气体、用于沉积导电的阻障层的活性气体、用于沉积金属的活性气体、用于表面清洁的活性气体和用于表面处理的活性气体。对本发明的一些实施方式，该工艺流体包括维持在亚大气压下的气体，以处理晶片24。作为一个选项，在工艺室30中使用的工艺流体可包括气体，该气体维持在一定压力下，以在小于1托的压力下真空处理半导体晶片24。或者，该工艺气体可以被维持在大气压下或高于大气压的压力下，以处理晶片24。在工艺室30使用的工艺流体可包含一种或多种液体或液体混合物，比如那些用于通过无电沉积或电化学镀沉积金属的液体或液体混合物。作为一个选项，该工艺流体可包含一种或多种用于清洁半导体晶片24的液体。
本发明的那些包括被配置为使用一种或多种活性气体的工艺室30的实施方式，可进一步包含电极42，其与晶片夹具35并在一起，如图1A所示。包括电极42，以便施加于电极42的静电电荷产生静电力，该静电力足以将晶片24静电夹持在晶片夹具35上适当的位置。在半导体晶片处理中，经常对晶片使用静电夹持。图1A所示的电极42的结构具有不止一个实施例。还可以使用其它在晶片夹具35的详细设计中可能更适用的结构。
作为本发明的实施方式的另一个选项，晶片夹具35可进一步包含机械夹具44，如图1B所示。机械夹具44被配置为将晶片24物理夹持在晶片夹具35的恰当位置。在半导体晶片处理中经常对晶片使用机械夹持。图1B中所示的夹具44的结构具有不止一个实施例；还可以使用其它在晶片夹具35的详细设计中更加适用的结构。
现在参考图2，其中显示了依照本发明的一个实施方式的系统20的横截面的侧视图，其被配置为对用来制造三维集成电路的半导体晶片25进行处理。系统20包括工艺室30、晶片夹具35和真空泵40。
工艺室30大体上可以是通常用于处理半导体晶片以进行集成电路金属化的任何类型的工艺室。工艺室30的合适的类型的工艺室的实施例是化学气相沉积室、低压化学气相沉积室、大气压化学气相沉积室、原子层沉积室、等离子体增强化学气相沉积室、无电沉积室和电化学沉积室。
换句话说，工艺室30被配置为完成用于三维集成电路的晶片的金属化所必须的工艺。一些可以使用工艺室30完成的工艺的实施例是电介质材料，比如二氧化硅、氮化硅、碳化硅和低k电介质的沉积；金属阻障层，比如钽、氮化钽和氮化钨的沉积；金属比如铜的沉积；表面处理比如表面清洁和使表面金属富集。
晶片25被配置为用于三维集成电路。该三维集成电路包括堆叠并粘合在一起的两个或多个具有集成电路的半导体芯片或两个或多个具有集成电路半导体晶片。该集成电路在三维上电性互连。芯片之间或晶片之间的互连是通过从一个或多个芯片或一个或多个半导体晶片的背面到正面的透孔完成的。晶片25具有用于金属化互连的至少一个扩孔透孔(counterbore through hole)28。扩孔透孔28是标准的扩孔，其中该孔的一端具有一直径，而该孔的另一端具有一较大直径。晶片25被配置，以使其具有扩孔28，其在晶片的正面(也就是集成电路形成的那一面)具有小直径，而在晶片的背面具有埋头孔28的大直径端。
所示的晶片25的扩孔的结构可以进一步增强扩孔28的小直径部分的流体流动。可以实现增强的流体流动，同时保持透孔金属化互连所需的纵横比。更准确地说，对于本发明的一些实施方式，扩孔28可以对扩孔28的小直径部分提供改进的处理条件。扩孔28的大直径端位于晶片的背面；背面的较大的孔在晶片的背面提供了更好的流体流动。通过在晶片的背面设置大直径孔，该较大直径的孔还可以容易地被去除，从而不会存在于最终的三维集成电路中。当该晶片的背面被部分去除以加薄该晶片时，该较大直径的孔被去除。该加薄的晶片被用于三维集成电路中。用于实际集成电路工艺的晶片可能有大量的透孔。然而，为了描绘的更加清楚，图2中仅仅显示了三个透孔。
图2A进一步描绘了晶片25，其中显示了依照本发明的一个优选实施方式的晶片25的正面的俯视图。图2A显示了晶片25，其具有多个埋头孔28。更准确地说，晶片25具有多个小直径孔28A，该多个小直径孔28A与多个较大直径孔28B线性连接以形成多个埋头孔28。图2A用虚线显示了大直径孔28B；大直径孔28B在晶片的背面，在俯视图中被隐藏。依照晶片25的一些结构，小直径孔28A可具有亚微米直径。优选地，大直径的孔28B的直径足够大，以提供通过小直径孔28A的增强的流体流动。
作为本发明的一些实施方式的一个选项，该晶片的透孔可以具有超过两个直径，以形成具有超过一个肩部的埋头孔。对本发明的一些实施方式，可以使用任何实际数量的孔的直径。图2B显示了具有修改版埋头透孔29B的晶片25B的横截面侧视图。修改版埋头透孔29B沿着孔的长度在不同的区域具有三个直径，这样修改版埋头孔就具有两个肩部，该两个肩部是由于孔的直径的阶梯变化而形成的，而不是像标准埋头孔那样具有一个肩部。作为本发明的实施方式的另一个选项，透孔也可以具有锥形侧壁，从而对于该孔的长度的至少一部分形成圆锥形，其较大开口在该晶片或其它基板的背面。更准确地说，本发明的实施方式具有穿透该晶片或其它基板的埋头孔(countersink hole)。图2C显示了具有埋头透孔29C的晶片25C的横截面侧视图。在本发明的其它实施方式中，透孔具有其它的可用的形状，例如弯曲的侧壁。作为一个选项，半球状埋头透孔具有与圆柱孔部分连接的半球孔部分，从而组合成所用的透孔。图2D显示了晶片25D的横截面侧视图，其具有适用于本发明的一些实施方式的半球状埋头透孔29D。
如图2所示，晶片夹具35被配置为在工艺室30中对晶片25进行处理的过程中固定晶片25。晶片夹具35包含大体上刚性的本体，其包括实在的多孔材料45。多孔材料45被配置，以允许流体流过。晶片夹具35被配置，以便多孔材料45提供大体的平面36，以接触半导体晶片25的背面。晶片夹具35具有流体流动沟道38，其与多孔材料45流体连通，从而与平面36流体连通。晶片夹具35与真空泵40连接，在平面36上产生减小的压力。该减小的压力是由真空泵40通过流体流动沟道38产生的。应用到平面36上的减小的压力在半导体晶片25的正面和背面产生压力差。压力差导致工艺室30中提供的工艺流体的至少一部分通过扩孔28被从晶片25的正面吸收到晶片25的背面，然后通过多孔材料45和流体流动沟道38流到真空泵40上。图2所示的晶片夹具35具有不止一个可能的设计；晶片夹具35的其它能够提供替代的流体流动特性的结构也是可能的。
晶片夹具35包含与集成电路制造工艺兼容的材料。优选地，晶片夹具35是由在工艺室中使用的其它类型的半导体晶片夹具的材料制成的。用于制造晶片夹具35的合适材料的实施例是铝、阳极化铝、不锈钢和陶瓷比如矾土和氮化铝。而且晶片夹具35可包含比如聚酰胺及与工艺室30中进行的半导体工艺兼容的其它聚合物等材料。
真空泵40被配置为产生相对于工艺室30中的工艺压力较小的压力。可以用作真空泵40的真空泵类型的实施例是机械泵、扩散泵、涡轮-分子泵、低温泵及能够产生压力差的其它类型的泵。优选地，真空泵40是选定的以使其与工艺室30中发生的工艺相兼容。可选地，真空泵40可包含用于为该工艺室制造减小的压力条件的真空系统。由真空泵40产生的减小的压力必须被控制，以使其相对于工艺室内的压力足够低，以增强流体通过透孔28从该晶片的正面到背面的流动。
现在参考图3，其中显示了依照本发明的一个实施方式的系统20的横截面的侧视图，其被配置为对用来制造三维集成电路的半导体晶片25进行处理。系统20包括工艺室30、晶片夹具35和真空泵40。
工艺室30大体上可以是通常用于处理半导体晶片以进行集成电路金属化的任何类型的工艺室。工艺室30的合适的类型的工艺室的实施例是化学气相沉积室、低压化学气相沉积室、大气压化学气相沉积室、原子层沉积室、等离子体增强化学气相沉积室、无电沉积室和电化学沉积室。
换句话说，工艺室30被配置为完成用于三维集成电路的晶片的金属化所必须的工艺。一些可以使用工艺室30完成的工艺的实施例是电介质材料，比如二氧化硅、氮化硅、碳化硅和低k电介质的沉积；金属阻障层，比如钽、氮化钽和氮化钨的沉积；金属比如铜的沉积；表面处理比如表面清洁和使表面金属富集。
晶片25被配置为用于三维集成电路。该三维集成电路包括堆叠并粘合在一起，且在三维上电性互连的两个或多个具有集成电路的半导体芯片或两个或多个具有集成电路半导体晶片。芯片之间或晶片之间的互连是通过从一个或多个芯片或一个或多个半导体晶片的背面到正面的透孔来完成的。晶片25具有用于金属化互连的至少一个扩孔透孔28。扩孔透孔28是标准的扩孔，其中该孔的一端具有一直径，而该孔的另一端具有一较大直径。晶片25被配置，以使其具有扩孔透孔28，其在晶片的正面(也就是集成电路形成的那一面)具有小直径，而在晶片的背面具有扩孔透孔28的大直径端。
图3中的晶片25的扩孔结构可进一步增强扩孔透孔28的小直径部分的流体流动，同时保持透孔的金属化互连所需的纵横比。更准确地说，对于本发明的一些实施方式，扩孔透孔28可以对扩孔透孔28的小直径部分提供改进的处理条件。该扩孔透孔28的较大直径部分被放置于晶片的背面；在背面具有较大直径部分的晶片提供了改进的流体流动。如上所述，通过将较大直径部分放置在晶片的背面，该较大直径部分还可以被从最终的三维集成电路中容易地去除。用来集成电路实际处理的晶片可能有大量的透孔。然而，为了描绘的更加清楚，图3中仅仅显示了一个透孔。
作为本发明的一些实施方式的一个选项，该扩孔结构没有被完全去除。尤其是，扩孔透孔28的较大直径部分的一部分被用金属大体上填充，并合并为最终金属化的一部分。扩孔透孔28的较大直径部分，用金属填充后，为透孔金属化提供了制造电接触点的较大的目标区域。该较大的区域使得与在三维集成电路的堆栈中的相邻晶片的电接触点可以具有较大的误差限度。为了提高三维集成电路的器件产量并提高其可靠性，期望具有增大的误差限度。
晶片夹具35被配置为在工艺室30中处理晶片25的过程中固定晶片25。晶片夹具35包含大体上刚性的结构，以提供实在的平面36，以与半导体晶片25的背面接触。晶片夹具35具有流体流动沟道38，与平面36流体连通。晶片夹具35具有与平面36相邻的空腔46。晶片夹具35包括至少一个设置于空腔46中的结构48。结构48从空腔46的底部延伸以形成平面36。流体流动沟道38通过空腔46与平面36流体连通。晶片夹具35还包括表面50，以与晶片25的背面的圆周接触。表面50还限定了平面36。优选地，表面50被配置为大体上密封晶片25的背面的圆周，以减少绕开透孔28流到真空泵40的流体的量。
晶片夹具35与真空泵40连接，以便在平面36上产生减小的压力；该减小的压力是由真空泵40通过流体流动沟道38产生的。应用到平面36上的减小的压力在半导体晶片25的正面和背面产生压力差。压力差导致工艺室30中提供的工艺流体的至少一部分通过透孔28被从晶片25的正面吸收到晶片25的背面，然后通过流体流动沟道38流到真空泵40上。图3中所示的晶片夹具35具有不止一种可能的设计；晶片夹具35的其它能够使流体更容易地从平面36流动到真空泵40的结构也是可能的。
晶片夹具35包含与集成电路制造工艺兼容的材料。优选地，晶片夹具35是由在工艺室中使用的其它类型的半导体晶片夹具的材料制成的。用于制造晶片夹具35的合适材料的实施例是铝、阳极化铝、不锈钢和陶瓷比如矾土和氮化铝。而且晶片夹具35可包含比如聚酰胺及与工艺室30中进行的半导体工艺兼容的其它聚合物等材料。
真空泵40被配置为产生相对于工艺室30中的工艺压力较小的压力。可以用作真空泵40的真空泵类型的实施例是机械泵、扩散泵、涡轮-分子泵、低温泵及能够产生压力差的其它类型的泵。优选地，真空泵40是选定的以使其与工艺室30中发生的工艺相兼容。可选地，真空泵40可包含用于为该工艺室制造减小的压力条件的真空系统。由真空泵40产生的减小的压力必须被控制，以使其相对于工艺室内的压力足够低，以增强流体通过透孔28从该晶片的正面到背面的流动。
如上所示，用于工艺室30的工艺流体可包含一种或多种活性气体或气体混合物，比如用于沉积电介质的活性气体、用于沉积导电的阻障层的活性气体、用于沉积金属的活性气体、用于表面清洁的活性气体和用于表面处理的活性气体。对本发明的一些实施方式，该工艺流体包括维持在亚大气压下的气体，以处理晶片25。作为一个选项，在工艺室30中使用的工艺流体可包括气体，该气体维持在一定压力下，以在小于1托的压力下真空处理半导体晶片25。或者，该工艺气体可以被维持在大气压下或高于大气压的压力下，以处理晶片25。在工艺室30中使用的工艺流体可包含一种或多种液体或液体混合物，比如那些用于通过无电沉积或电化学镀沉积金属的液体或液体混合物。作为一个选项，该工艺流体可包含一种或多种用于清洁半导体晶片25的液体。
现在参考图4，其中显示了大体上与图3中所示的实施方式相同的系统20的横截面的侧视图，现在参考图4A，其中显示了与图3所示的实施方式大体上相同的晶片夹具35的俯视图80。图4和图4A中显示的实施方式使用了刀锋(knife-edge)结构，来代替图3中显示的实施方式中的结构48。系统20的侧视图和俯视图80显示了晶片夹具35、流体流动沟道38、空腔46、表面50和刀锋结构52。应当理解，图4所示的刀锋结构52的设置具有不止一种可能性；可以使用刀锋结构52的其它设置。优选地，刀锋结构52的设置被设计为对晶片提供支撑，同时使得对流体通过晶片中的孔的流动的阻塞最小。
晶片处理的标准技术可以使用每个晶片制造多个集成电路器件。晶片上包含集成电路器件的区域被分块并切割成芯片。依照本发明的一个实施方式，设计了刀锋，以使得它仅仅接触该晶片的背面，在晶片的背面没有孔。依照一种结构，这可以通过设置刀锋以使其在用作芯片的区域之间的地方与晶片的背面接触。
现在参考图5，其中显示了系统60的横截面侧视图，现在参考图5A，其中显示了系统60中包括的晶片夹具62的俯视图。对于图5和图5A中所示的实施方式，晶片夹具62包括抽吸板(pumpingplate)64，以代替图3所示的实施方式中的结构48来支撑基板。系统60的侧视图和晶片夹具62的俯视图显示，晶片夹具62具有空腔46和流体流动沟道38。图5还显示了要在系统60中处理的晶片66的横截面侧视图。所示晶片66具有集成电路器件68和扩孔透孔70的位置。抽吸板64也被配置为具有表面50，以接触并大体上密封晶片66的背面的圆周，大体上像图3中所述的一样。
抽吸板64是大体上刚性的结构，例如这样一种板，其包含材料，例如但不限于铝、阳极化铝、不锈钢、陶瓷、氧化铝、氮化铝、碳化硅和氮化硅。抽吸板64在与晶片上集成电路器件的区域的位置相应的位置上具有一个或多个孔，这样抽吸板64大体上不会妨碍气体透过晶片中的孔70的流动。作为一个选项，抽吸板64可包含这样的结构，比如栅栏(grill)、格栅(grating)或框架，这些结构具有实心部分和设置的孔或开口部分，这样通过与实心部分的接触来为晶片66提供支撑。该开口部分的位置被调整以大体上不会妨碍气体气流穿过晶片66。一般来说，抽吸板64具有至少一个孔，该孔的位置被调整暴露晶片66的一个区域，以制造集成电路器件68。更优选地，抽吸板64具有对于要从晶片66上制造的每一个集成电路器件68(芯片)都有一个孔。应当理解，抽吸板64的设置具有不止一种可能性，还可以使用抽吸板64的其它设置。
作为一个选项，抽吸板64可以是晶片夹具62的大体上固定的部分。或者，抽吸板64可以是晶片夹具62的可拆卸部分，这样通过提供具有与晶片的孔的结构兼容的抽吸板64，对于具有不同尺寸的芯片，在系统60中可互换地使用抽吸板64的不同的结构。更准确地说，对于一个优选实施方式，抽吸板64可移除地耦合与晶片夹具62，以便于替换抽吸板64。为了描绘使用可拆卸的抽吸板64的结构，图5B显示了晶片66和晶片夹具60的分解的横截面的侧视图。
本发明另一个方面是大体上如上所述的晶片夹具。依照一个实施方式，该晶片夹具被配置为在工艺室中支撑半导体晶片，以进行三维集成电路的制造工艺。晶片具有多个从该晶片的背面到该晶片的正面的扩孔透孔。该晶片夹具包含大体上刚性的本体，其配置为提供与半导体晶片的背面接触的实在的平面。该晶片夹具具有与该平面流体连通的流体流动沟道。该晶片夹具被配置为与真空泵连接以对该流体流动沟道应用真空环境，从而在半导体晶片的正面和背面之间产生压力差。该晶片夹具被配置为将该晶片静电夹持于该晶片夹具。该大体上刚性的本体具有空腔和在该空腔中的至少一个结构。该至少一个结构从该空腔的底部延伸以形成该平面。该至少一个结构具有刀锋，以接触该晶片的背面，从而使通过晶片的气体流动的阻力最小。该晶片夹具具有表面，以在该晶片的背面圆周形成密封。
本发明的另一个方面包含制造三维集成电路的方法。更特别地，该方法有关于一个或多个芯片或一个或多个晶片的制造，该一个或多个芯片或一个或多个晶片堆叠起来以形成三维集成电路。现在参考图6，描述该方法的一个实施方式，其中显示了依照本发明的一个实施方式的工艺流程110。工艺流程110包括步骤120、步骤130、步骤140和步骤150。
工艺流程110提供具有多个透孔的半导体晶片，步骤120。该透孔提供了将该芯片或晶片中的一个与下面的芯片或晶片相连的金属化连线的路径。制造改进的集成电路通常要求用来使芯片或晶片互连的透孔具有小直径。如上所述，一些器件要求直径小于1微米的透孔。一些透孔的长度在几微米到20或更多微米范围内。其后果是，相对于制造二维集成电路的标准技术，处理透孔的纵横比是极高的。一些三维集成电路可能需要更高的纵横比，其需要使用工艺流程110的更加优选的实施方式进行处理。在该更加优选的实施方式中，晶片中的多个透孔包含扩孔透孔。该晶片被配置，以使其具有扩孔，其在晶片的正面(也就是集成电路形成的那一面)具有小直径，而在晶片的背面具有扩孔的大直径端。
该晶片的扩孔结构可进一步增强扩孔透孔的小直径部分的流体流动。增强流体流动，同时保持透孔的金属化互连所需的纵横比。更准确地说，该扩孔可以为该扩孔的小直径部分提供更好的处理条件。该扩孔的大直径端被置于该晶片的背面；背面的较大的孔使得流体在该晶片的背面更好的流动。通过在晶片的背面设置大直径孔，该较大直径的孔还可以容易地被从最终的三维集成电路中去除。当该晶片的背面被部分去除以加薄该晶片时，该较大直径的孔被去除。该加薄的晶片被用于三维集成电路中。
工艺流程110使用设置在工艺室中的晶片夹具支撑该晶片，步骤130。当该晶片被支撑在该晶片夹具上时，工艺流程110在该晶片的正面和该晶片的背面之间产生压力差，从而该压力差使得流体通过该透孔流动，步骤140。使用该晶片夹具，减小的压力被应用于该晶片的背面。该减小的压力是由与该晶片夹具相连的真空泵产生的。优选地，应用于该晶片的背面的该减小的压力是大体上一致的，以便通过该透孔的流体的流动是大体上一致的。作为进一步改善应用于该晶片的背面的该减小的压力的一个选项，工艺流程110可进一步包括在该晶片夹具和该晶片的背面圆周之间形成密封。密封的形成可以减少气体通过晶片边缘泄漏的量，并增强气体通过该透孔的流动。
工艺流程110在该工艺室中为制造集成电路的至少一个工艺创建工艺条件，步骤150。换句话说，在该工艺条件下，迫使工艺流体通过该透孔。流体通过该透孔的流动使得该透孔的侧壁被更加有效地处理。换句话说，在创建的工艺条件下，相比与没有通过孔的流体流动，工艺流体通过该透孔的流动可以更有效地处理该透孔的侧壁。盲孔或阻塞孔所具有的大量传送特性比在本发明的实施方式中所发生的要差。
如上所示，本发明的实施方式可被用于半导体器件金属化的各种工艺。其后果是，工艺流程110可包括使用多种工艺条件以在该透孔中进行金属化。作为一个实施例，工艺流程110中使用的工艺条件包括亚大气压(sub-atmospheric pressure)工艺条件，比如使用小于1托的压力的真空工艺条件。可选地，该工艺条件可以是沉积或刻蚀工艺条件。对于工艺流程110，该沉积工艺条件的一些实施例是化学气相沉积、低压化学气相沉积和原子层沉积。作为另一个选项，本发明的一些实施方式可以包括物理气相沉积的工艺条件。
工艺流程110可使用上述的干法化学工艺条件，或者，该工艺条件可以是湿法化学工艺所用的湿法化学工艺条件。可以用作工艺流程110的一部分的湿法化学工艺的一些实施例是完成无电电镀的工艺条件以及完成电化学镀的工艺条件。
使用建立的工艺条件和工艺流程110沉积的材料的类型一些具体的实施例是用于集成电路制造的电性绝缘的层，例如二氧化硅、碳化硅、氮化硅和低k电介质。或者，工艺流程110中使用的该工艺条件可以是挑选的，以沉积用于集成电路制造的导电材料，例如铜、钽、氮化钽或用于集成电路金属化的其它材料。
工艺流程110可进一步包括将该晶片固定在该晶片夹具的适当的位置的动作。作为本发明的一些实施方式的一个选项，工艺流程110使用静电力以将该晶片静电固定在该晶片夹具的适当的位置。该静电力是由该晶片夹具产生的。使用静电力将晶片固定在适当的位置是熟知的技术，其广泛应用于处理二维集成电路。本发明的实施方式的另一个选项包括使用机械夹具以将该晶片物理固定于该晶片夹具。
在前述详细说明中，参考具体的实施方式对本发明进行了描述。然而，本领域的普通技术人员可以理解，在不悖离权利要求所述的本发明的范围的情况下，可以作出各种修改和改变。相应地，该详细说明和附图意为说明性的而不是限制性的，而且所有的这些修改都被认为是包括在本发明的范围内。
上面参考具体实施方式描述了利益、优点和问题的解决方案。然而，该利益、优点、问题的解决方案，以及可能导致任何利益、优点或问题的解决方案出现或变成再次宣告的任何元件都不被认为是任何或全部权利要求的关键的、要求的或必需的特征或元件。
此处所用的术语“包含”、“包括”、“具有”、“至少一个”或其任何其它的变形，都意在涵盖非排除性的内涵。例如，包含一系列元件的工艺、方法、产品或装置并不一定仅仅限于那些元件，而是可以包括其它的没有明显列出或者隐含在这些工艺、方法、产品或装置中的元件。而且，除非明确表示相反意见，“或”指的是包含性的“或”而非排除性的“或”。例如，条件A或B可通过下述任何一个满足：A为真(或存在)且B为假(或不存在)，A为假(或不存在)且B为真(或存在)和A和B两者都为真(或存在)。
而且，除非明确表示相反意见，“至少一个”应当被解读为“一个或多个”。如，包含一系列元件中的一个或多个的工艺、方法、产品、或装置，且如果该元件中的一个或多个包含一个子目录的子元件，那么该子元件也和该元件被认为是同样的方式。例如，A和B的至少一个可以通过下述任何一个满足：A为真(或存在)且B为假(或不存在)，A为假(或不存在)且B为真(或存在)和A和B两者都为真(或存在)。

Claims (35)

1.一种用于处理制造三维集成电路的晶片的系统，该系统包含：
被配置为在亚大气压下处理该晶片的工艺室；
设置于该工艺室内的晶片夹具，该晶片夹具包含刚性的本体，该本体被配置，以提供平的平面，以与该晶片的背面接触；该晶片夹具具有与该平面流体连通的流体流动沟道；以及
与该流体流动沟道连接的真空泵，被配置为在该晶片的正面和背面之间产生压力差，以及
其中该晶片具有至少一个透孔被配置以使流体从该晶片的正面流动到该晶片的背面，并且该真空泵配置为增强该流体流动。
2.根据权利要求1所述的系统，其中该晶片夹具被配置为将该晶片静电固定于该平面。
3.根据权利要求1所述的系统，其中该晶片夹具进一步包含将该晶片固定于该平面的夹具。
4.根据权利要求1所述的系统，其中该刚性的本体进一步包含多孔材料以使该平面与该晶片的背面接触。
5.根据权利要求1所述的系统，其中该刚性的本体具有空腔和设置于该空腔中的至少一个结构，该至少一个结构从该空腔的底部延伸以便形成该平面。
6.根据权利要求1所述的系统，其中该晶片具有至少一个孔，且该刚性的本体具有空腔和设置于该空腔中的至少一个结构，该至少一个结构从该空腔的底部延伸以便形成该平面，且该结构的形状使得通过该晶片的气体的流动的阻力最小。
7.根据权利要求1所述的系统，其中该刚性的本体具有空腔和设置于该空腔中的至少一个结构，该至少一个结构从该空腔的底部延伸以便形成该平面，且该至少一个结构具有刀锋以接触该晶片。
8.根据权利要求1所述的系统，其中该至少一个透孔被配置以使气体从该晶片的正面传送到该晶片的背面；该真空泵被配置为增强该气体传送。
9.根据权利要求1所述的系统，其中该晶片夹具包括表面，以在该晶片的背面的圆周形成密封。
10.根据权利要求1所述的系统，其中该晶片夹具包括被配置为支撑该晶片的抽吸板且该抽吸板具有至少一个孔，该至少一个孔的位置被设定为暴露该晶片的一个区域以制造集成电路器件。
11.根据权利要求1所述的系统，其中该晶片夹具包括被配置为支撑该晶片的抽吸板且该抽吸板具有至少一个孔，该至少一个孔的位置被设定为暴露该晶片的一个区域以制造集成电路器件，且该抽吸板可移除地耦合于该晶片夹具。
12.根据权利要求1所述的系统，其中该晶片夹具包括表面，以在该晶片的背面的圆周形成密封；该刚性的本体具有空腔和设置于该空腔内的至少一个结构，该至少一个结构从该空腔的底部延伸到该平面。
13.根据权利要求1所述的系统，其中该晶片夹具包括表面，以在该晶片的背面的圆周形成密封；该刚性的本体具有空腔和设置于该空腔内的至少一个结构；该至少一个结构从该空腔的底部延伸到该平面；且该结构具有刀锋以接触该晶片。
14.根据权利要求1所述的系统，其中该工艺室包含：
化学气相沉积室，或
原子层沉积室。
15.根据权利要求1所述的系统，其中该工艺室包含等离子体工艺室。
16.一种制造三维集成电路的方法，该方法包含：
提供具有多个透孔的晶片；
使用设置于工艺室内的晶片夹具支撑该晶片；
当该晶片被支撑于该晶片夹具上时，在该晶片的正面和该晶片的背面之间产生压力差，以便该压力差使得流体通过该透孔流动；
在该工艺室中为制造集成电路的至少一个工艺创建工艺条件。
17.根据权利要求16所述的方法，其中该透孔是通过该晶片的扩孔，且该扩孔的一端相对于该扩孔的另一端具有较大的直径，并且具有较大直径的该扩孔一端在该晶片的背面。
18.根据权利要求16所述的方法，其中使用该晶片夹具支撑该晶片包括将该晶片静电固定于该晶片夹具。
19.根据权利要求16所述的方法，其中使用晶片夹具支撑该晶片包括将该晶片机械夹持于该晶片夹具。
20.根据权利要求16所述的方法，其中生成该压力差使用该晶片夹具以在该晶片的背面产生减小的压力。
21.根据权利要求16所述的方法，其中生成该压力差包括在该晶片的背面圆周形成密封以及使用该晶片夹具以在该晶片的背面产生减小的压力。
22.根据权利要求16所述的方法，其中在该工艺室中创建工艺条件包括亚大气压工艺条件。
23.根据权利要求16所述的方法，其中在该工艺室中创建工艺条件包括湿法化学工艺条件或干法化学工艺条件。
24.根据权利要求16所述的方法，其中在该工艺室中创建工艺条件包括沉积工艺条件或刻蚀工艺条件。
25.根据权利要求16所述的方法，其中在该工艺室中创建工艺条件包括沉积电绝缘层的工艺条件。
26.根据权利要求16所述的方法，其中在该工艺室中创建工艺条件包括沉积导电层的工艺条件。
27.根据权利要求16所述的方法，其中在该工艺室中创建工艺条件包括完成下述各项的工艺条件：
化学气相沉积，或
原子层沉积。
28.根据权利要求16所述的方法，其中在该工艺室中创建工艺条件包括完成无电电镀或电化学镀的工艺条件。
29.根据权利要求16所述的方法，其中在该工艺室中创建工艺条件包括完成物理气相沉积的工艺条件。
30.根据权利要求16所述的方法，其中在该工艺室中创建工艺条件包括沉积铜的工艺条件。
31.根据权利要求16所述的方法，其中在该工艺室中创建工艺条件包括沉积钽或氮化钽的工艺条件。
32.根据权利要求16所述的方法，其中在该工艺室中创建工艺条件包括沉积二氧化硅或低k电介质的工艺条件。
33.一种用于在工艺室中支撑半导体晶片，以执行制造三维集成电路的工艺的晶片夹具，该晶片具有多个从该晶片的背面到该晶片的正面的扩孔透孔，该晶片夹具包含刚性的本体，其被配置，以提供平的平面，以接触该晶片的背面；该晶片夹具具有与该平面流体连通的流体流动沟道，该晶片夹具被配置为与泵连接，以对该流体流动沟道应用真空环境，以在该晶片的正面和背面之间产生压力差；该晶片夹具被配置，以将该晶片静电夹持于该晶片夹具；该刚性的本体具有空腔和设置于该空腔中，且从该空腔的底部延伸以形成该平面的至少一个结构；该结构具有刀锋，以接触该晶片的背面，以使通过该晶片的气体的流动的阻力最小；该晶片夹具具有表面，以在该晶片的背面圆周形成密封。
34.一种用于制造三维集成电路的工艺的晶片夹具，该晶片夹具被配置为将该晶片静电固定，且该晶片夹具被配置为在该晶片的背面提供真空环境，以在工艺过程中在该晶片的正面和该晶片的背面之间产生压力差，以及
其中该晶片具有至少一个透孔被配置以使流体从该晶片的正面流动到该晶片的背面，并且该晶片夹具被配置为增强该流体流动。
35.根据权利要求16所述的方法，其中该透孔是埋头透孔或扩孔透孔，且该透孔的一端相对于该透孔的另一端具有较大的直径，并且具有较大直径的该透孔的一端是在该晶片的背面。
CN2007800475795A 2006-12-20 2007-12-20 制造三维集成电路的方法、装置和系统 Active CN101568990B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US87640706P 2006-12-20 2006-12-20
US60/876,407 2006-12-20
US11/958,025 US8034409B2 (en) 2006-12-20 2007-12-17 Methods, apparatuses, and systems for fabricating three dimensional integrated circuits
US11/958,025 2007-12-17
PCT/US2007/088256 WO2008079913A1 (en) 2006-12-20 2007-12-20 Methods, apparatuses, and systems for fabricating three dimensional integrated circuits

Publications (2)

Publication Number Publication Date
CN101568990A CN101568990A (zh) 2009-10-28
CN101568990B true CN101568990B (zh) 2012-10-03

Family

ID=39543035

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800475795A Active CN101568990B (zh) 2006-12-20 2007-12-20 制造三维集成电路的方法、装置和系统

Country Status (6)

Country Link
US (2) US8034409B2 (zh)
JP (1) JP5238717B2 (zh)
KR (1) KR101116585B1 (zh)
CN (1) CN101568990B (zh)
TW (1) TWI429006B (zh)
WO (1) WO2008079913A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8034409B2 (en) 2006-12-20 2011-10-11 Lam Research Corporation Methods, apparatuses, and systems for fabricating three dimensional integrated circuits
US8221557B2 (en) * 2007-07-06 2012-07-17 Micron Technology, Inc. Systems and methods for exposing semiconductor workpieces to vapors for through-hole cleaning and/or other processes
CN101887863B (zh) * 2009-05-11 2012-03-14 日月光半导体制造股份有限公司 硅穿孔的制造方法
US8474188B2 (en) * 2010-08-16 2013-07-02 Henniges Automotive Sealing Systems North America, Inc. Carrier having a living hinge
US9464362B2 (en) 2012-07-18 2016-10-11 Deca Technologies Inc. Magnetically sealed wafer plating jig system and method
US8932443B2 (en) 2011-06-07 2015-01-13 Deca Technologies Inc. Adjustable wafer plating shield and method
US9048283B2 (en) * 2012-06-05 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding systems and methods for semiconductor wafers
US11018048B2 (en) 2017-11-21 2021-05-25 Watlow Electric Manufacturing Company Ceramic pedestal having atomic protective layer
TWI769514B (zh) * 2020-09-01 2022-07-01 家登精密工業股份有限公司 光罩盒潔淨設備
CN112251733B (zh) * 2020-10-10 2022-05-20 浙江晶科能源有限公司 降低绕镀的原子层沉积制备方法及太阳能电池

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1539158A (zh) * 2001-08-03 2004-10-20 Ӧ�ò��Ϲ�˾ 基座轴的真空泵吸

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55143036A (en) 1979-04-19 1980-11-08 Toshiba Corp Holder for semiconductor wafer
US5131460A (en) * 1991-10-24 1992-07-21 Applied Materials, Inc. Reducing particulates during semiconductor fabrication
US5449410A (en) * 1993-07-28 1995-09-12 Applied Materials, Inc. Plasma processing apparatus
JPH07102372A (ja) * 1993-10-01 1995-04-18 Nissin Electric Co Ltd 被処理物の真空処理方法及び装置
JPH09326385A (ja) * 1996-06-04 1997-12-16 Tokyo Electron Ltd 基板冷却方法
JPH1092738A (ja) 1996-09-18 1998-04-10 Canon Inc 基板保持装置およびこれを用いた露光装置
US6113698A (en) * 1997-07-10 2000-09-05 Applied Materials, Inc. Degassing method and apparatus
US6063440A (en) * 1997-07-11 2000-05-16 Applied Materials, Inc. Method for aligning a wafer
TW524873B (en) * 1997-07-11 2003-03-21 Applied Materials Inc Improved substrate supporting apparatus and processing chamber
US5998292A (en) 1997-11-12 1999-12-07 International Business Machines Corporation Method for making three dimensional circuit integration
JP3352418B2 (ja) * 1999-01-28 2002-12-03 キヤノン株式会社 減圧処理方法及び減圧処理装置
JP2002009139A (ja) * 2000-06-20 2002-01-11 Nikon Corp 静電チャック
US6492774B1 (en) * 2000-10-04 2002-12-10 Lam Research Corporation Wafer area pressure control for plasma confinement
KR20030028985A (ko) * 2001-10-05 2003-04-11 삼성전자주식회사 반도체 소자 제조용 장비에서의 웨이퍼 척
JP2003209039A (ja) * 2002-01-11 2003-07-25 Ebara Corp 基板処理装置及び処理方法
US6645832B2 (en) 2002-02-20 2003-11-11 Intel Corporation Etch stop layer for silicon (Si) via etch in three-dimensional (3-D) wafer-to-wafer vertical stack
US6642081B1 (en) 2002-04-11 2003-11-04 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
DE10222874B4 (de) * 2002-05-23 2004-05-19 Itc Intercircuit Electronic Gmbh Füllanlage zum luftblasenfreien Füllen von in Leiterplatten eingebrachten Löchern mit einem Füllmaterial
JP2003347335A (ja) * 2002-05-24 2003-12-05 Shinkawa Ltd 半導体製造装置
KR100657054B1 (ko) * 2003-01-07 2006-12-13 동경 엘렉트론 주식회사 플라즈마 처리 장치 및 포커스 링
US20050036267A1 (en) * 2003-05-20 2005-02-17 Savas Stephen Edward Clamp for holding and efficiently removing heat from workpieces
US7494925B2 (en) * 2004-02-23 2009-02-24 Micron Technology, Inc. Method for making through-hole conductors for semiconductor substrates
JP4213610B2 (ja) * 2004-03-15 2009-01-21 富士通株式会社 貼合せ基板製造装置
US7091604B2 (en) 2004-06-04 2006-08-15 Cabot Microelectronics Corporation Three dimensional integrated circuits
US7087538B2 (en) * 2004-08-16 2006-08-08 Intel Corporation Method to fill the gap between coupled wafers
US7396732B2 (en) 2004-12-17 2008-07-08 Interuniversitair Microelektronica Centrum Vzw (Imec) Formation of deep trench airgaps and related applications
US8034409B2 (en) 2006-12-20 2011-10-11 Lam Research Corporation Methods, apparatuses, and systems for fabricating three dimensional integrated circuits

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1539158A (zh) * 2001-08-03 2004-10-20 Ӧ�ò��Ϲ�˾ 基座轴的真空泵吸

Also Published As

Publication number Publication date
TW200847312A (en) 2008-12-01
US20080152464A1 (en) 2008-06-26
KR101116585B1 (ko) 2012-04-17
TWI429006B (zh) 2014-03-01
JP5238717B2 (ja) 2013-07-17
KR20090094004A (ko) 2009-09-02
CN101568990A (zh) 2009-10-28
US8034409B2 (en) 2011-10-11
US20120024230A1 (en) 2012-02-02
WO2008079913A1 (en) 2008-07-03
JP2010515244A (ja) 2010-05-06

Similar Documents

Publication Publication Date Title
CN101568990B (zh) 制造三维集成电路的方法、装置和系统
US11515179B2 (en) Semiconductor processing chamber multistage mixing apparatus
US20100044867A1 (en) Methods of post-contact back end of line through-hole via integration
WO2020146162A1 (en) Processing chamber mixing systems
US8274155B2 (en) Semiconductor device and method of manufacturing semiconductor device
US20140145334A1 (en) Methods and apparatuses for three dimensional integrated circuits
US6958524B2 (en) Insulating layer having graded densification
US20140242374A1 (en) Porous Metal Coating
WO2019070545A1 (en) METAL RUTHENIUM FILLING OF ELEMENTS FOR INTERCONNECTIONS
CN111653519A (zh) 铜铝线互连结构的互连孔制作方法
JP2618093B2 (ja) 電子ボードの多層ネットワークの金属層を相互接続する方法
US11211348B2 (en) First wafer, fabricating method thereof and wafer stack
CN111321391A (zh) 用于半导体制造的喷头
CN111933575A (zh) 穿硅通孔制造
CN111769072A (zh) 半导体互连结构及其制造方法
US6579408B1 (en) Apparatus and method for etching wafer backside
CN1412350A (zh) 沉积制程的工作平台
US20080261392A1 (en) Conductive via formation
CN111799143B (zh) 半导体处理腔室多阶段混合设备
CN101400824A (zh) 使用离子注入表面改性催化无电沉积来沉积金属膜的技术
KR101541051B1 (ko) 다층 전극 구조를 갖는 정전척의 제조방법 및 이에 의해 제조된 다층 전극 구조를 갖는 정전척
US11133218B1 (en) Semiconductor apparatus having through silicon via structure and manufacturing method thereof
CN101764083B (zh) 阻挡层的形成方法
US7112540B2 (en) Pretreatment for an electroplating process and an electroplating process in including the pretreatment
WO2023107333A1 (en) Glass wafer with through glass vias

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant