CN101569006B - 具有高压晶体管、非易失性存储器晶体管及逻辑晶体管的半导体器件的制造方法 - Google Patents
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Abstract
公开一种在半导体基板(12)上制造的半导体器件。第一绝缘层(18)被形成于半导体基板上以用作半导体基板(12)的第一区域(14)内的高压晶体管(38)的栅极电介质。在第一绝缘层(18)形成之后，第二绝缘层(24)被形成于半导体基板(12)上以用作基板(12)的第二区域(22)内的非易失性存储器晶体管(40)的栅极电介质。在第二绝缘层(24)形成之后，第三绝缘层(36)被形成于半导体基板(12)上以用作基板(12)的第三区域(34)内的逻辑晶体管(44)的栅极电介质。
Description
技术领域
本发明一般地涉及形成半导体器件的方法，以及更特别地涉及形成纳米团簇或硅点的半导体工艺。
背景技术
当通常被称作纳米团簇或纳米晶的硅点形成于集成电路的非易失性存储器(NVM)中的时候，被沉积的纳米晶需要在随后的处理过程中予以保留。典型地，为了各种晶体管类型而需要的进一步处理给保留纳米晶造成了困难。为了不同用途的晶体管而具有三种不同的栅极电介质厚度是不常见的。最薄的栅极电介质用于通常为了最快速度的逻辑晶体管。另一厚度用于被用作电压信号进出集成电路的输入端及输出端的晶体管。最大的厚度用于高压晶体管，该高压晶体管被用于特殊集成电路中的最高电压，例如用于编程以及擦除NVM晶体管的集成电路。用于一个或多个这些晶体管类型(尤其是高压晶体管)的额外处理通常包括暴露给能够使纳米晶退化或者消耗纳米晶的高氧化环境。这同样能够引起基板上的氧化物生长的增加，这增加了栅极电介质厚度。由于纳米晶的存在，栅极电介质这种增加的厚度是不均匀的。
另一方面，制造常规的(非NVM)晶体管栅极电介质的困难首先是在NVM器件的栅极电介质的形成过程中，这些栅极电介质另外受到了蚀刻。这些蚀刻对栅极电介质产生不利的影响并且导致晶体管性能降低。因而典型的方法是先形成NVM栅极电介质，随后是常规的晶体管栅极电介质。
因此，需要在上述问题中的一个或多个方面作出改进的工艺。
附图说明
本发明在附图中以实例而非局限的方式来说明，在附图中相同的标记表示类似的元件，并且其中：图1是根据本发明的实施方案的半导体器件的横截面；图2是图1的半导体器件在随后的处理之后的横截面；图3是图2的半导体器件在随后的处理之后的横截面；图4是图3的半导体器件在随后的处理之后的横截面；图5是图4的半导体器件在随后的处理之后的横截面；图6是图5的半导体器件在随后的处理之后的横截面；图7是图6的半导体器件在随后的处理之后的横截面；图8是图7的半导体器件在随后的处理之后的横截面；图9是图8的半导体器件在随后的处理之后的横截面；图10是图9的半导体器件在随后的处理之后的横截面；图11是图10的半导体器件在随后的处理之后的横截面；以及图12是图11的半导体器件在随后的处理之后的横截面。
具体实施方式
一方面，半导体器件至少具有三种不同类型的晶体管，其中之一是将纳米晶用于电荷存储的NVM晶体管。所述晶体管类型之一是具有相对厚的栅极电介质的高压晶体管。这种厚的栅极电介质具有很薄的富氮氧化物层，优选使用脱耦等离子体氮化来形成的，该富氮氧化物层充分均匀以覆盖厚的栅极电介质。该富氮氧化物层对栅极电介质的电特性的影响极小，因为虽然它很薄，但由于它基本上具有氮的蚀刻特性并且是均匀的，所以提供了良好的蚀刻终止。同样因为它是富氮氧化物，所以它在NVM晶体管的栅极电介质随后的形成过程中受到的损害最小。比高压晶体管的栅极电介质更薄的常规晶体管的栅极电介质在NVM晶体管的栅极电介质之后形成。该较薄的栅极电介质在纳米晶退化方面引起的问题比用于形成高压晶体管栅极电介质的工艺所引起的更小。这参照附图及以下的描述更容易理解。
图1显示了半导体器件10，该半导体器件10包括半导体基板12、基板12上的氧化物层18、基板12内的区域14、基板12内的区域16，以及包围着一部分基板12的隔离区17。基板12优选是硅，但也可以是别的半导体材料或材料组合，例如锗硅(SiGe)。区域14是用于形成高压晶体管的阱区。区域16是用于形成用来提供半导体器件10的输入端及输出端(I/O晶体管)的晶体管的阱区。氧化物层18是形成于区域14内的高压晶体管的栅极电介质的主要部分。氧化物是栅极电介质的优选材料，但也能够使用对用来蚀刻氧化物及纳米晶的蚀刻化学具有高选择性的别的栅极电介质材料。为了优化高压晶体管，优选掺杂区域14。同样，为了优化I/O晶体管，掺杂区域16。隔离区17是穿入基板12的氧化物沟槽。基板12由隔离区17包围的部分用于形成非易失性存储器(NVM)晶体管。氧化物层18优选约为150埃厚。所选的厚度与将由高压晶体管使用的电压为多高有关。区域14和16优选约为3～5千埃深。该深度可以更进一步改变。隔离17深度约为2～4千埃。典型地，隔离区不需要像阱那么深，但是可能存在隔离区像阱那么深的实例。区域14和16的横向尺寸以及跨区域17的距离能够依据将要在那些位置形成的晶体管数量及其尺寸而大大地改变。阱可以包含全部存储器阵列或者仅仅是一个晶体管。虽然没有显示，但是区域14和16优选具有与包围它们的隔离区17相似的隔离区。
图2显示了在氧化物层18上进行脱耦等离子体氮化(DPN)以在氧化物层18上形成富氮氧化物层20之后的半导体器件10。该富氮氧化物层优选很薄，不大于10埃，充分均匀以完全覆盖氧化物层18，以及具有不大于10原子百分比的氮浓度。DPN能够在获得小于10埃的厚度的同时获得这种均匀性。而且典型的氮化物沉积工艺无法形成这样的薄层或者具有氮的期望低浓度。甚至已经发现，对于氮化物，原子层沉积(ALD)直到沉积了大约5层或更多的层才会均匀，这远大于10埃，或者无法获得氮的期望低浓度。使用DPN，甚至连5埃也可以获得。作为选择，远距等离子体氮化同样可以有效形成富氮氧化物层20。虽然不是化学计量比氮化硅，但是富氮氧化物层20具有氮化物的许多特性。特别地，它对某些用来蚀刻氧化物的蚀刻剂具有高选择性。例如，氢氟酸蚀刻氧化物远快于蚀刻富氮氧化物，例如层20。虽然希望具有充足的氮浓度以获得这种期望的蚀刻特性，但同样希望具有低的氮浓度，小于10原子百分比，以尽量保留氧化物的电特性。有效的DPN工艺或者该平衡的获得是使晶片暴露于远距氮等离子体下，等离子体功率在200W～600W之间，氮分压在1mTorr～5mTorr之间以及晶片温度在25℃～300℃之间。
图3显示了在隔离区17内部进行图形化植入之后的半导体器件10。结果是区域22，该区域22是为了形成NVM晶体管而掺杂的阱。
图4显示了对区域22上方的富氮氧化物层20及氧化物层18进行图形化蚀刻之后的半导体器件10。使蚀刻与隔离区17对齐因而容易实现对准。
图5显示了通过生长氧化物以在区域22上形成栅极电介质24以及形成电荷存储层之后的半导体器件10，该电荷存储层包括栅极电介质24上及富氮氧化物层20上方的许多纳米晶26以及许多纳米晶26的上方及周围的氧化物层30。氧化物层30是沉积氧化物，优选是通常被称作高温氧化物(HTO)的沉积氧化物。氧化物层30约为150埃厚。纳米晶28是许多纳米晶26中在区域22上方并且在栅极电介质24上的纳米晶。因为氧化物层30被沉积，所以没有很多的自由氧在氧化物层30的沉积过程中与纳米晶26反应。
图6显示了通过蚀刻氧化物层30及纳米晶26以留下栅极电介质24上方的氧化物层30及纳米晶26的方式来蚀刻电荷存储层之后的半导体器件10。该蚀刻优选为氢氟酸的湿法蚀刻。这对于蚀刻氧化物是非常有效的并且对氮化物是高选择性的。因而，蚀刻去除了区域22上方之外的氧化物层30及纳米晶26，该区域22在该图形化蚀刻的过程中被屏蔽。从而富氮氧化物层20保护区域14上方的氧化物层18。如果富氮氧化物层20不存在，去除氧化物层30的蚀刻剂同样会不可避免地蚀刻到为氧化物的层18中。不仅将会难以控制区域14上方的氧化物层18的厚度(这里氧化物层18将是栅极电介质)，而且将会使表面粗糙，对晶体管性能产生不利影响，例如泄漏。
图7显示了在区域16上方进行图形化蚀刻以使区域16暴露之后的半导体器件10。
图8显示了通过在区域16上生长氧化物来形成栅极电介质32之后的半导体器件10。栅极电介质32优选约为50埃厚。
图9显示了通过图形化植入而在基板12中形成区域34之后的半导体器件10。区域34起着形成逻辑晶体管的阱的作用。这些晶体管用于栅极电介质比I/O晶体管的更薄的集成电路的快速逻辑电路。区域34优选具有与隔离17相似的在其周围的隔离区(没有显示)。
图10显示了在区域34上方进行图形化蚀刻以使区域34暴露之后的半导体器件10。
图11显示了通过在区域34上生长氧化物来形成栅极电介质36之后的半导体器件10。栅极电介质36优选约为20埃厚。
图12显示了形成晶体管38、40、42及44之后的半导体器件10，其中晶体管38是在区域14之上及之中的高压晶体管；晶体管40是在区域22之上及之中的NVM晶体管；晶体管42是在区域16之上及之中的I/O晶体管；以及晶体管44是在区域34之上及之中的逻辑晶体管。因而高压晶体管具有氧化物层18及富氮氧化物层20作为它的栅极电介质。NVM晶体管具有氧化物层24构成的栅极电介质以及在例如纳米晶28的纳米晶上方及周围的氧化物层30构成的存储层。I/O晶体管具有氧化物层32作为它的栅极电介质。逻辑晶体管具有氧化物层36作为它的栅极电介质。
因而，可以看出为了保护高压晶体管的栅极电介质而使富氮氧化物层20作为蚀刻终止是有利的。使用DPN，能够使富氮氧化物层既是薄的使得对晶体管特性的影响极小，也是充分均匀的以保护栅极电介质。在高压晶体管的厚生长栅极电介质形成之后形成NVM栅极电介质避免了纳米晶及NVM栅极电介质在该相对较长的氧化物于高温下生长的过程中受到氧的影响。I/O及逻辑晶体管的较短氧化物生长在去除纳米晶之后进行，因而减少了氧化物生长对NVM栅极电介质及纳米晶的负面影响并且I/O及逻辑晶体管的栅极电介质没有受到去除包含纳米晶的电荷存储层的蚀刻的影响。
在上述说明中，本发明已经参照具体的实施方案进行了描述。但是，本领域技术人员会意识到能够在不背离本发明如下文中的权利要求所阐明的范围的情况下进行不同的修改和更改。因此，说明书及附图应被看作是说明性的而不是限制性的，以及所有此类修改都意欲包括在本发明的范围之内。
益处、其他优点，以及问题的解决方案已经在上文针对具体的实施方案进行了描述。但是，益处、优点、问题的解决方案，以及可以促使任何益处、优点或解决方案产生或者变得更显著的任何要素不应被看作是关键的、必需的或本质的特征或者是任何或所有权利要求的要素。如在此所使用的，术语“包含”、“包括”，或其任何其他形式变形均意指涵盖非排它的包含，使得包含列示的要素的过程、方法、物品，或装置不只是包括那些要素而且还可以包括没有明确列出的或者非此类过程、方法、物品或装置所固有的其他要素。术语一或一个，如在此所使用的，被定义为一个或一个以上。术语多个，如在此所使用的，被定义为两个或两个以上。术语另一个，如在此所使用的，被定义为至少第二个或更多。术语包括和/或具有，如在此所使用的，被定义为包含(即，开放的语言)。术语耦合的，如在此所使用的，被定义为连接的，虽然不一定直接连接，也不一定机械上连接。
从一个角度来看，半导体器件被制造在半导体基板上。第一绝缘层被形成于半导体基板上以用作半导体基板第一区域内的高压晶体管的栅极电介质。在第一绝缘层形成之后，第二绝缘层被形成于半导体基板上以用作在基板的第二区域内的非易失性存储器晶体管的栅极电介质。在第二绝缘层形成之后，第三绝缘层被形成于半导体基板上以用作在基板的第三区域内的逻辑晶体管的栅极电介质。此外，在形成第二绝缘层的步骤之后，方法可以在半导体基板的上方形成纳米晶。此外，方法还可以包括在形成第二绝缘层的步骤之前于第一绝缘层上方形成第四绝缘层以及在形成第三绝缘层的步骤之前去除第一区域及第三区域上方的纳米晶。此外，方法还可以包括在形成第二绝缘层的步骤之前去除第二区域上方的第一及第四绝缘层。此外，方法还包括在去除第二区域上方的第一及第四层的步骤之后以及在形成第三绝缘层的步骤之前去除第三区域上方的第一及第四绝缘层。作为选择，方法的特征还可以在于形成第四绝缘层的步骤包括对第一层进行脱耦等离子体氮化的步骤。另外，方法的特征还可以在于形成第四绝缘层的步骤，其特征还在于第四绝缘层包含富氮氧化物。另外，方法的特征还可以在于形成第四绝缘层的步骤，其特征还在于第四绝缘层的厚度不超过10埃。另外，方法的特征还可以在于形成第四绝缘层的步骤，其特征还在于第四绝缘层具有不超过10原子百分比的氮浓度。另外，方法的特征还可以在于去除纳米晶的步骤包含使用氢氟酸进行湿法蚀刻。另外，方法的特征还可以在于形成第一绝缘层的步骤包含在半导体基板上生长氧化物。另外，一方面，方法还可以包括在形成第二绝缘层的步骤之后于半导体基板上形成用作I/O晶体管的栅极电介质的第五绝缘层。
从另一个角度来看，有在半导体基板上制造半导体器件的方法。第一氧化物层生长在半导体基板上。在第一氧化物层上进行等离子体氮化以在第一氧化物层上形成富氮氧化物层。第一氧化物层及富氮层被选择性地去除以留下在基板的第一氧化区域上方的第一氧化物层及富氮氧化物层以及去除基板的第二区域上方的第一氧化物层及富氮氧化物层。第二氧化物层生长在第二区域上。纳米晶层在生长第二氧化物层的步骤之后被形成于半导体基板的上方。去除基板的第一区域及第三区域上方的纳米晶层。在去除纳米晶层的步骤之后，选择性地去除第一氧化物层及富氮氧化物层以留下基板的第一区域上方的第一氧化物层及富氮氧化物层以及去除基板的第三区域上方的第一氧化物层及富氮氧化物层。第三氧化物层生长在第三区域上。第一种类型的第一晶体管被形成于第一区域之中及之上，使用第一氧化物层及富氮氧化物层作为该第一晶体管的栅极电介质。第二种类型的第二晶体管被形成于第二区域之中及之上，使用第二氧化物层作为该第二晶体管的栅极电介质。第三种类型的第三晶体管被形成于第三区域之中及之上，使用第三氧化物层作为该第三晶体管的栅极电介质。方法的特征还可以在于生长第一氧化物层的步骤，其特征还在于第一氧化物层具有第一厚度，生长第二氧化物层的步骤，其特征还在于第二氧化物层具有小于第一厚度的第二厚度，以及生长第三氧化物层的步骤，其特征还在于第三氧化物层具有小于第二厚度的第三厚度。同样，方法的特征还可以在于形成第一晶体管的步骤，其特征还在于第一晶体管是高压晶体管，形成第二晶体管的步骤，其特征还在于第二晶体管是非易失性存储器晶体管，以及形成第三晶体管的步骤，其特征还在于第三晶体管是逻辑晶体管。同样，方法的特征还可以在于去除纳米晶层的步骤还包括去除基板的第四区域上方的纳米晶层，以及方法还可以包含在去除纳米晶的步骤之后选择性地去除第一氧化物层及富氮氧化物层，以留下基板的第一区域上方的第一氧化物层及富氮氧化物层以及去除基板的第四区域上方的第一氧化物层及富氮氧化物层，在第四区域上方生长第四氧化物层，以及在第四区域之中及之上形成第四种类型的第四晶体管，使用第四氧化物层作为该第四晶体管的栅极电介质。同样，方法的特征还可以在于进行脱耦等离子体氮化的步骤，其特征还在于富氮氧化物层的厚度不大于10埃。同样，方法的特征还可以在于进行脱耦等离子体氮化的步骤，其特征还在于富氮氧化物层具有不超过10原子百分比的氮浓度。
从另一个角度来看，半导体器件包括高压晶体管、非易失性存储器晶体管、逻辑晶体管。高压晶体管具有包含氧化物层及富氮氧化物层的栅极电介质，其中富氮氧化物层不大于10埃厚并且具有没有超过10原子百分百的氮浓度；其中氧化物层具有第一厚度。非易失性存储器晶体管具有小于第一厚度的第二厚度的栅极电介质。逻辑晶体管具有小于第二厚度的第三厚度的栅极电介质。此外，半导体器件可以还包括具有大于第三厚度且小于第一厚度的第四厚度的栅极电介质的I/O晶体管。
Claims (5)
1.一种在半导体基板上制造半导体器件的方法，包括以下步骤：
在半导体基板上形成第一氧化物层以用作半导体基板的第一区域中的高压晶体管的栅极电介质；
对所述第一氧化物层进行脱耦等离子体氮化以在所述第一氧化物层的顶表面上形成富氮氧化物层，其中富氮氧化物层具有不超过10原子百分比的氮浓度；
在所述基板的一部分中形成第一阱区；
去除所述第一阱上方的第一氧化物层和富氮氧化物层的一部分；
在所述阱上形成第一绝缘层以用作在所述阱中和所述阱上方的非易失性存储器晶体管的栅极电介质；
在所述富氮氧化物层上方和所述第一绝缘层上方形成包含纳米晶的电荷存储层；以及
使用在所述包含纳米晶的电荷存储层和所述富氮氧化物层之间具有选择性的蚀刻剂来去除在所述富氮氧化物层上方的所述包含纳米晶的电荷存储层，使得所述富氮氧化物层充当蚀刻终止层。
2.根据权利要求1的方法，还包括以下步骤：
在所述第一绝缘层上方的所述电荷存储层上方形成栅极。
3.根据权利要求2的方法，还包括以下步骤：
在所述第一区域上方的富氮氧化物层上形成栅极。
4.根据权利要求3的方法，还包括以下步骤：
在所述基板的第二部分中形成阱以用于形成逻辑晶体管；
去除在所述基板的第二部分上方的第一氧化物层和富氮氧化物层的一部分；
形成在所述基板的第二部分上的所述逻辑晶体管的栅极电介质；以及
形成在所述逻辑晶体管的栅极电介质上的栅极。
5.根据权利要求1的方法，其中去除所述包含纳米晶的电荷存储层的步骤包括使用氢氟酸进行湿法蚀刻。
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