CN101615632B - 用于形成具有包括氮化层的极间电介质的屏蔽栅沟槽fet的结构和方法 - Google Patents
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Abstract
屏蔽栅场效应晶体管(FET)包括延伸进入半导体区的多个沟槽。屏蔽电极设置在每个沟槽的底部中，并且栅电极设置在每个沟槽中的屏蔽电极之上。极间电介质(IED)在屏蔽电极和栅电极之间延伸。IED包括第一氧化层和在第一氧化层之上的氮化层。
Description
技术领域
本发明大体涉及半导体技术，尤其涉及用于在屏蔽栅构槽场效应晶体管(FET)中形成极间电介质(IED)和栅电介质的结构和方法。
背景技术
屏蔽栅沟槽FET比传统FET更有优势，这是因为屏蔽电极减小了栅-漏电容(Cgd)并改善了晶体管的击穿电压而不牺牲导通电阻。传统的屏蔽栅沟槽FET包括在栅电极之下的屏蔽电极(shieldelectrode，也称保护电极)。通过被称为极间电介质或IED的电介质层，屏蔽电极和栅电极相互绝缘。栅电极通过栅电介质与其邻近体区绝缘。用于形成IED和栅电介质的传统方法包括热氧化处理和/或化学气相沉积(CVD)处理。
传统的屏蔽栅沟槽FET存在多个缺点。栅电极具有导致高电场的尖锐底角(sharp bottom corner)，其可以增加栅泄漏。另外，通过热氧化形成的IED或栅电介质导致邻近沟槽之间并且沿沟槽侧壁的台面区的消耗，这导致临界尺寸(CD)损失。而且，通过CVD形成的IED或栅电介质具有相对高的界面电荷和电介质陷阱电荷，这些增加了泄漏并减小了电介质质量。
从而，需要用于形成具有改善的IED和栅电介质层的屏蔽栅沟槽FET的结构和方法。
发明内容
根据本发明的一个实施例，屏蔽栅场效应晶体管(FET)包括延伸到半导体区中的多个沟槽。屏蔽电极被设置在每个沟槽的底部，以及栅电极被设置在每个沟槽中的屏蔽电极之上。极间电介质(IED)在屏蔽电极和栅电极之间延伸。IED包括第一氧化层和在第一氧化层之上的氮化层。
在一个实施例中，屏蔽栅FET进一步包括衬于每个沟槽的下部侧壁和底部的屏蔽电介质。使屏蔽电介质的顶面相对于屏蔽电极的顶面凹进，以形成邻近于屏蔽电极的相对侧的凹进部分。第一氧化层和氮化层填充该凹进部分。
在另一实施例中，第一氧化层和氮化层沿多个沟槽的深度与屏蔽电极重叠。
在另一实施例中，屏蔽栅FET进一步包括在栅电极和半导体区之间延伸的栅电介质。栅电介质包括第一氧化层和在第一氧化层之上的氮化层。
在另一实施例中，IED中的氮化层和栅电介质中的氮化层邻接。
在另一实施例中，栅电介质进一步包括在栅电极和氮化层之间垂直延伸的第二氧化层。
在再一实施例中，IED进一步包括在氮化层之上的第二氧化层。
根据本发明的另一实施例，如下形成屏蔽栅FET。在半导体区中形成多个沟槽。在每个沟槽的底部形成屏蔽电极。形成电介质层，其中，电介质层包括均在屏蔽电极之上横向延伸的第一氧化层和氮化层。在屏蔽电极之上形成栅电极。
在一个实施例中，形成电介质层包括：形成第一氧化层，在第一氧化层之上形成氮化层，以及在氮化层之上形成第二氧化层。
在另一实施例中，屏蔽电介质层被形成为衬于每个沟槽的下部侧壁和底部。使屏蔽电介质层的顶面相对于屏蔽电极的顶面凹进，以形成邻近于屏蔽电极的相对侧的凹进部分。第一氧化层和氮化层填充该凹进部分。
在另一实施例中，氮化层进一步在栅电极和半导体区之间沿每个沟槽的上部侧壁垂直延伸。
在另一实施例中，使用热氧化处理形成第一氧化层，热氧化处理还导致沿每个沟槽的上部侧壁垂直延伸的氧化层的形成。
在再一实施例中，横向延伸的第一氧化层的厚度大于沿每个沟槽的上部侧壁垂直延伸的氧化层的厚度。
以下详细描述和附图提供了对本发明的特性和优点的更好理解。
附图说明
图1A-图1F是根据本发明实施例的在用于形成屏蔽栅沟槽FET的IED和栅电介质的处理的不同阶段的简化截面图。
图2示出了根据本发明实施例的屏蔽栅沟槽FET结构的简化截面图。
具体实施方式
根据本发明的实施例，屏蔽栅沟槽FET的IED和栅电介质包括第一氧化层和氮化层。一些实施例还包括在氮化层之上的第二氧化层。第一氧化层和氮化层填充在邻近于屏蔽电极的相对侧的屏蔽电介质之上的本将在栅电极的底部上形成尖锐角的凹进部分。这样减小了在屏蔽电极和栅电极之间的泄漏。本发明的这些和其他实施例以及其他特征和优点将在以下更详细地描述。
图1A-图1F是根据本发明实施例的在用于形成屏蔽栅沟槽FET的IED和栅电介质层的处理的不同阶段的简化截面图。应该明白，以下描述仅为示例性的，本发明的范围并不限于这些特定实例。请注意，本申请的多幅图中的各种尺寸不是按照比例绘制的，有时它们的尺寸被放大或缩小以更清楚地示出各种结构特征。
在图1A中，半导体区100被提供作为用于形成屏蔽栅沟槽FET的基础。使用已知技术在半导体区100的表面之上形成硬掩膜102。在一个实施例中，硬掩膜102包括氧化物。在图1B中，使用传统光刻技术和蚀刻技术在半导体区100中形成沟槽104。在一个实施例中，半导体区100包括在高掺杂n+型衬底之上形成的n型外延层。在一些实施例中，沟槽104延伸进入外延层并终止于外延层中。在其他实施例中，沟槽104延伸通过外延层并终止于衬底中。硬掩膜102在形成沟槽104之后可以被去除。
在图1C中，使用已知技术沿沟槽104的侧壁和底部并在邻近于沟槽104的台面区域之上形成屏蔽电介质106。在一个实施例中， 屏蔽电介质106包括具有范围在700-1300 
内的厚度的氧化物并且可以使用传统氧化沉积或热氧化处理来形成。
在图1D中，使用已知技术在在沟槽104的下部并在屏蔽电介质106之上形成屏蔽电极108。屏蔽电极108的形成可以包括在屏蔽电介质106之上沉积一层多晶硅以填充沟槽104。可以使用传统多晶硅沉积技术沉积多晶硅。然后，使用已知技术蚀刻多晶硅以使多晶硅凹进并在沟槽104的下部中形成屏蔽电极108。
可以使用已知电介质蚀刻技术去除沿沟槽104的上部侧壁以及在邻近沟槽104的台面区之上的屏蔽电介质106。电介质蚀刻处理蚀刻屏蔽电介质106，使得屏蔽电介质106的顶面相对于屏蔽电极108的顶面是凹进的，从而在屏蔽电极108和半导体区100之间形成凹进部分110。
在图1E中，在屏蔽电极108之上并沿着沟槽104的上部侧壁形成IED 117和栅电介质119。IED 117和栅电介质119包括第一氧化层112a，b和氮化层114。一些实施例还包括第二氧化层116。
使用已知技术沿上部沟槽侧壁(部分112a)并在屏蔽电极108(部分112b)之上形成第一氧化层112a，b。第一氧化层112a，b还可以覆盖邻近于沟槽104的台面区。在一个实施例中，第一氧化层112a，b可以使用传统热氧化处理来形成并且具有范围在150-300 
内的厚度。在一些实施例中，希望使IED 117比栅电介质119更厚以减小栅电极和屏蔽电极之间的泄漏。在这样的实施例中，可以使用已知技术执行低温热氧化处理(例如，约850℃)，使得沿多晶硅屏蔽电极的顶部形成比沿上部沟槽侧壁的氧化层112a更厚的氧化层112b(如图1E所示)。使用这样的处理，可以实现范围为1.5∶1至2∶1以及更高的厚度比率。
在第一氧化层112a，b之上形成氮化层114。在一个实施例中，氮化层114可以使用传统低压化学气相沉积(LPCVD)处理来形成并且具有范围在200-600 
内的厚度。在一个实施例中，氮化层114和第一氧化层112a，b的厚度被选择为确保氮化层114和第一氧化层112a，b填充凹进部分110。由于LPCVD处理不像热氧化处理那样消耗沿沟槽侧壁的半导体区，因此，LPCVD处理有利于减小CD损失。
在一个实施例中，第一氧化层112a，b和氮化层114填充凹进部分110以形成图1F中的区域118。区域118沿沟槽104的深度与屏蔽电极108重叠(overlap)。在传统屏蔽栅沟槽FET中，区域118典型地由多晶硅填充并且从而在栅电极的底部形成尖锐底角，导致高电场和增加的栅泄漏。从而，以第一氧化层112a，b和氮化层114填充区域118降低了电场并减小了栅泄漏。
可以使用传统方法在氮化层114之上形成第二氧化层116。在一个实施例中，第二氧化层116可以使用传统热氧化处理来形成并且具有范围在25-45 
内的厚度。由于多晶硅栅120和氮化层114未形成良好界面，因此部分地形成第二氧化层116。
在图1F中，在沟槽104的上部中形成栅电极120。栅电极120的形成可以包括在IED 117和栅电介质119之上沉积一层多晶硅以填充沟槽104。可以使用传统多晶硅沉积技术沉积多晶硅。然后，使用已知技术蚀刻沉积的多晶硅，以在沟槽104的上部中形成栅电极120。如图1F中所示，栅电极120的顶部可以凹进到半导体区100的表面之下。多晶硅蚀刻还可以去除在邻近沟槽104的台面区之上延伸的第一氧化层112a，b、氮化层114、以及第二氧化层116的多个部分。在一个实施例中，多晶硅凹进蚀刻包括在第二氧化层116上停止的多晶硅蚀刻步骤。随后可以进行短氧化蚀刻步骤以去除台面区之上的第二氧化层116。然后，可以使用定时多晶硅蚀刻步骤以使栅电极120凹进。该步骤还可以去除台面区之上的氮化层 114，同时第一氧化层112a，b保留并保护台面表面。可以使用最后氧化蚀刻步骤来去除在台面区之上的第一氧化层112a，b。可选地，在台面区之上延伸的第一氧化层112a，b、氮化层114、以及第二氧化层116的多个部分可以在多晶硅凹进部分蚀刻之后被去除。
可以使用多个已知技术中的任一个形成屏蔽栅沟槽FET结构的其余部分。图2示出了根据本发明实施例的更完整屏蔽栅沟槽FET结构的简化截面图。
在图2中，半导体区200包括在高掺杂n+型衬底222之上的n型漂移区224。在该实施例中，沟槽204延伸进入漂移区224。p型导电性的体区226在漂移区224之上延伸。n+型导电性的源极区228在沟槽204的两侧。在一个实施例中，使用已知技术在形成在衬底222上的n型外延层的上部中形成漂移区224。可选地，可以在蚀刻沟槽204之前形成源极区228和体区226。屏蔽电介质206、屏蔽电极208、栅电极220、IED 217、以及栅电介质219均使用与图1A至图1F中所描述的类似技术形成。
图2中的截面图对应于一个实施例，其中，使用具有为带状且相互并行延伸的源极区228和沟槽204的开放式单元配置。在该实施例中，使用传统技术以形成周期性地或连续地沿源极带的p+型导电性的重体区230。电介质层(例如，BPSG)在该结构之上形成并被图案化以在回流处理之后形成电介质穹232。电接触源极区228和重体区230的顶侧导电互连层234(例如，包括金属)可以形成在整个结构之上。简单地说，可以使用已知技术形成电接触衬底222的后侧的底侧导电互连层(未示出)(例如包括金属)。本发明的方法不限于开放式单元配置。考虑以上披露的内容，以封闭式单元配置实现的本发明的实施对于本领域技术人员来说应该是显而易见的。
需要注意的是，虽然图2所示的实施例示出了n沟道FET，还可以通过使各半导体区的极性反相来获得p沟道FET。而且，在其中半导体区100、200包括在衬底之上延伸的外延层的实施例中，获得其中衬底和外延层是相同导电类型的MOSFET，并且获得其中衬底具有与外延层相反的导电类型的IGBT。
在其他优点和特征中，根据本发明的实施例形成的IED和栅电介质具有减小的CD损失(通过使用用于不消耗台面区或沟道侧壁对氮化层114进行处理的沉积处理)、可容易伸缩的厚度(氮化层114可以做得更厚而不额外消耗台面区或沟道侧壁)、在屏蔽电极和栅电极之间的低电场和减小了的栅泄漏(通过利用第一氧化层112a，b和氮化层114而不是栅多晶硅来填充区域118)、相对低的界面电荷和电介质陷阱电荷(通过使用用于具有比沉积的膜更高质量的第一氧化层112a，b的热氧化处理)、低栅泄漏和改善的电介质质量(通过使用包括氧化膜和氮化膜的电介质)、减小了的对屏蔽电极108的掺杂变化的厚度敏感性(通过使用对掺杂的变化比热处理不敏感的用于氮化层114的沉积处理)、减小了的到电介质层的掺杂剂扩散(氮化层114用作扩散的阻挡物)、以及对粒子和小孔的更强度鲁棒性(在电介质中使用多于一个的膜减小了调整(align)每个膜中的缺陷的可能性)。而且，在此描述的本发明的实施例实现更加简单，从而能够使其更容易地与传统处理相结合。例如，不需要牺牲层。沉积的每个电介质膜均保留作为最后IED和栅电介质的部分。另外，不像传统处理那样，根据本发明的实施例，IED和栅电介质可以同时形成。不需要附加的处理步骤来形成与IED所需的那些分离的栅电介质。
虽然以上示出和描述了多个特定实施例，但是本发明的实施例不限于此。例如，应该明白，在不脱离本发明的情况下，所示和所描述的结构的掺杂极性可以被反相和/或多种元素的掺杂浓度可以被改变。而且，以上描述的多种实施例可以用硅、碳化硅、砷化镓、 氮化镓、金刚石、或其他半导体材料实现。进一步地，在不脱离本发明的范围的情况下，本发明的一个或多个实施例的特征可以与本发明的其他实施例的一个或多个特征进行结合。
从而，本发明的范围不应参考以上描述来确定，而是应该参考所附权利要求及其等价物的全部范围来确定。
Claims (34)
1.一种屏蔽栅场效应晶体管(FET)，包括：
多个沟槽，延伸进入半导体区；并且
所述多个沟槽中的每个沟槽中包括：
屏蔽电极，设置在每个沟槽的底部中，
栅电极，设置在所述屏蔽电极之上，
极间电介质(IED)，设置在所述屏蔽电极和所述栅电极之间，所述极间电介质包括：(i)第一氧化层，以及(ii)设置在所述第一氧化层之上的氮化层；以及
屏蔽电介质，沿每个沟槽的下部侧壁和每个沟槽的底部而设置，其中，所述屏蔽电介质具有相对于所述屏蔽电极的顶面凹进的顶面，以形成凹进部分，并且其中，所述第一氧化层的一部分和所述氮化层的一部分填充所述凹进部分。
2.根据权利要求1所述的屏蔽栅场效应晶体管，其中，所述半导体区进一步包括：
第一导电类型的漂移区，设置在衬底之上，所述衬底具有比所述漂移区更高的掺杂浓度；
第二导电类型的体区，设置在所述漂移区之上；以及
多个第一导电类型的源极区，邻近于所述体区中的每个沟槽而设置，其中，所述多个沟槽延伸进入所述漂移区并在所述漂移区内终止。
3.根据权利要求1所述的屏蔽栅场效应晶体管，其中，所述半导体区进一步包括：
第一导电类型的漂移区，设置在衬底之上，所述衬底具有比所述漂移区更高的掺杂浓度；
第二导电类型的体区，设置在所述漂移区之上；以及
多个第一导电类型的源极区，邻近于所述体区中的每个沟槽而设置，其中，所述多个沟槽延伸进入所述衬底并在所述衬底内终止。
4.根据权利要求1所述的屏蔽栅场效应晶体管，其中，对于每个沟槽来说，所述第一氧化层和所述氮化层沿每个沟槽的深度与所述屏蔽电极重叠。
5.根据权利要求1所述的屏蔽栅场效应晶体管，每个沟槽中进一步包括：
栅电介质，设置在所述栅电极和所述半导体区之间，所述栅电介质包括：
(i)第一氧化层，以及
(ii)在所述第一氧化层之上的氮化层。
6.根据权利要求5所述的屏蔽栅场效应晶体管，其中，所述极间电介质的氮化层和所述栅电介质中的氮化层邻接。
7.根据权利要求5所述的屏蔽栅场效应晶体管，其中，所述氮化层比所述第一氧化层厚。
8.根据权利要求5所述的屏蔽栅场效应晶体管，其中，所述氮化层比所述第一氧化层薄。
9.根据权利要求5所述的屏蔽栅场效应晶体管，其中，所述极间电介质的第一氧化层的厚度大于所述栅电介质的第一氧化层的厚度。
10.根据权利要求5所述的屏蔽栅场效应晶体管，其中，所述栅电介质进一步包括：第二氧化层，在所述栅电极和所述氮化层之间垂直设置。
11.根据权利要求10所述的屏蔽栅场效应晶体管，其中，所述极间电介质包括所述第二氧化层并且所述第二氧化层设置在所述氮化层之上。
12.根据权利要求11所述的屏蔽栅场效应晶体管，其中，所述极间电介质的第二氧化层和所述栅电介质中的第二氧化层邻接。
13.根据权利要求12所述的屏蔽栅场效应晶体管，其中，所述第一氧化层比所述第二氧化层厚。
14.一种屏蔽栅场效应晶体管(FET)，包括：
多个沟槽，延伸进入半导体区；并且
所述多个沟槽中的每个沟槽中包括：
屏蔽电极，设置在每个沟槽的底部中，
栅电极，设置在所述屏蔽电极之上，以及
极间电介质(IED)，设置在所述屏蔽电极和所述栅电极之间，所述极间电介质包括：
(i)第一氧化层，以及
(ii)设置在所述第一氧化层之上的氮化层，其中，所述氮化层在所述屏蔽电极和所述栅电极之间横向设置，所述氮化层具有向下设置的外部。
15.根据权利要求14所述的屏蔽栅场效应晶体管，其中，所述氮化层的外部沿所述多个沟槽的深度与所述屏蔽电极重叠。
16.根据权利要求14所述的屏蔽栅场效应晶体管，每个沟槽中进一步包括：
屏蔽电介质，设置在每个沟槽的下部侧壁和每个沟槽的底部上，其中，所述屏蔽电介质具有相对于所述屏蔽电极的顶面凹进的顶面，以形成凹进部分，并且其中，所述氮化层的所述外部填充所述凹进部分。
17.根据权利要求14所述的屏蔽栅场效应晶体管，进一步包括：
栅电介质，设置在所述栅电极和所述半导体区之间，所述栅电介质包括：
(i)第一氧化层，以及
(ii)设置在所述第一氧化层之上的氮化层。
18.根据权利要求17所述的屏蔽栅场效应晶体管，其中，所述极间电介质的氮化层和所述栅电介质中的氮化层邻接。
19.根据权利要求17所述的屏蔽栅场效应晶体管，其中，所述极间电介质的第一氧化层的厚度大于所述栅电介质的第一氧化层的厚度。
20.根据权利要求17所述的屏蔽栅场效应晶体管，其中，所述栅电介质进一步包括：第二氧化层，在所述栅电极和所述氮化层之间垂直设置。
21.根据权利要求20所述的屏蔽栅场效应晶体管，其中，所述极间电介质进一步包括设置在所述氮化层之上的所述第二氧化层。
22.根据权利要求21所述的屏蔽栅场效应晶体管，其中，所述极间电介质的第二氧化层和所述栅电介质中的第二氧化层邻接。
23.根据权利要求22所述的屏蔽栅场效应晶体管，其中，所述第一氧化层比所述第二氧化层厚。
24.一种用于形成屏蔽栅场效应晶体管(FET)的方法，所述方法包括：
在半导体区中形成多个沟槽；
其中，对于所述多个沟槽中的每个沟槽：
在每个沟槽的底部中形成屏蔽电极，
形成电介质层，所述电介质层包括第一氧化层和氮化层，所述第一氧化层和所述氮化层均横向设置在所述屏蔽电极之上，
在所述电介质层之上形成栅电极；以及
形成沿每个沟槽的下部侧壁和每个沟槽的底部而设置的屏蔽电介质层，其中，使所述屏蔽电介质具有相对于所述屏蔽电极的顶面凹进的顶面，以形成凹进部分，所述第一氧化层的一部分和所述氮化层的一部分填充所述凹进部分。
25.根据权利要求24所述的方法，其中，形成所述电介质层包括：
(i)形成所述第一氧化层；
(ii)在所述第一氧化层之上形成所述氮化层；以及
(iii)在所述氮化层之上形成第二氧化层。
26.根据权利要求24所述的方法，其中，所述第一氧化层和所述氮化层沿每个沟槽的深度与所述屏蔽电极重叠。
27.根据权利要求24所述的方法，其中，所述氮化层进一步在所述栅电极和所述半导体区之间沿每个沟槽的上部侧壁垂直设置。
28.根据权利要求27所述的方法，其中，使用热氧化处理形成所述第一氧化层，所述热氧化处理还导致形成沿每个沟槽的上部侧壁垂直设置的氧化层。
29.根据权利要求28所述的方法，其中，所述横向设置的第一氧化层的厚度大于沿各个沟槽的上部侧壁垂直设置的所述氧化层的厚度。
30.一种用于形成屏蔽栅场效应晶体管(FET)的方法，所述方法包括：
在半导体区中形成多个沟槽；并且
对于所述多个沟槽中的每个沟槽：
形成设置在每个沟槽的相对侧壁和每个沟槽的底部上的屏蔽电介质，
在所述屏蔽电介质之上在每个沟槽的底部中形成屏蔽电极，
使所述屏蔽电极顶面凹进到所述屏蔽电介质顶面之下，以在所述屏蔽电极的上部和所述半导体区之间形成凹进部分，
在所述屏蔽电极之上形成氮化层，所述氮化层部分地填充所述凹进部分，以及
在每个沟槽的上部中形成栅电极。
31.根据权利要求30所述的方法，进一步包括：
对于每个沟槽：
形成设置在所述屏蔽电极和所述栅电极之间的电介质层，所述电介质层包括：
(i)第一氧化层，以及
(ii)设置在所述第一氧化层之上的氮化层，以及
(iii)设置在所述氮化层之上的第二氧化层，其中，至少所述第一氧化层和所述氮化层填充所述凹进部分并且沿每个沟槽的深度与所述屏蔽电极重叠。
32.根据权利要求30所述的方法，其中，所述氮化层进一步在所述栅电极和所述半导体区之间沿每个沟槽的上部侧壁垂直设置。
33.根据权利要求31所述的方法，其中，使用热氧化处理形成所述第一氧化层，所述热氧化处理还获得沿每个沟槽的上部侧壁垂直设置的氧化层。
34.根据权利要求33所述的方法，其中，所述横向延伸的第一氧化层的厚度大于沿每个沟槽的上部侧壁垂直设置的所述氧化层的厚度。
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