CN101647005A - 低功率模式故障恢复设备及其方法 - Google Patents

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Abstract

本发明揭示一种半导体集成电路装置，其每配置及/或启用位使用两个保持器单元作为具有其错误检测的双冗余存储装置。所述两个保持器单元中的一者存储逻辑电平且另一保持器单元存储所述逻辑电平在所述集成电路装置进入到低功率模式中之前的反转。对所述两个保持器单元(保持器单元对)的输出执行“异或”(XOR)运算以使得：如果所述保持器单元对中的所述两个保持器单元不具有存储在其中的相反逻辑电平，则相应的“异或”针对所述保持器单元对输出错误信号，且所述错误信号用于依据软件控制在扰乱或不扰乱过去进入所述低功率模式时所存在的输入－输出(I/O)配置控制及数据状态的情况下强制所述集成电路装置离开所述低功率模式。

Description

低功率模式故障恢复设备及其方法
技术领域
本发明涉及一种离开功率节省模式(例如深度睡眠模式)时的半导体集成电路装置，且更特定来说涉及用于提供对关键启用及/或配置信号的默认检测及在检测到故障时从功率节省“深度睡眠”模式中的随后故障安全恢复的半导体集成电路装置。
背景技术
集成电路装置是以减小的晶体管几何形状大小来制作，导致了其操作期间增加的泄露电流。当不需要集成电路装置的操作时，一种减少泄露电流的解决方法是关断所述集成电路装置的部分或多数晶体管逻辑电路及/或从中去除功率。此举将集成电路装置的多数晶体管逻辑电路置于“低功率消耗模式”(例如“深度睡眠模式”)中，从而实质上减少了集成电路装置在延长的等待状况期间的功率消耗，此可通过软件及/或固件来界定。
举例来说，低功率消耗(深度睡眠)模式可关断集成电路装置中的大多数电路，同时仍维持集成电路装置的内部连接点与外部连接点两者处的逻辑电平值，例如通过保持器单元来维持。所述保持器单元可用以保留(例如“保持”)在集成电路装置刚刚进入到深度睡眠模式中之前所存在的外部输入-输出(I/O)的逻辑电平、内部状态、配置及/或启用信号。归因于深度睡眠模式对集成电路装置的电路的影响的性质，进入到深度睡眠模式中及从深度睡眠模式中退出必须尽可能地稳健。
因此，深度睡眠模式的配置输入中的硬件故障很有可能会导致集成电路装置进入到一种其可能永远无法从中醒来的状态中。此无法醒来将有效地锁定(挂起)集成电路装置从而使得其永远不能从深度睡眠模式中恢复及离开。可通过使用深度睡眠监视定时器(DSWDT)等来完成从深度睡眠模式中的稳健退出。然而，是什么保证DSWDT或其它退出功能的稳健性以使得集成电路装置不会陷入在不可恢复的深度睡眠模式中？
发明内容
因此，需要防止集成电路装置陷入到不可恢复的深度睡眠模式中。根据本发明教示，一旦检测到故障，集成电路装置即可以预定义的固定序列及预定的时间量来执行从深度睡眠模式中的有保证退出。此可提供用于几乎总能从电路故障中恢复的软件选项。
一般来说，可从不管集成电路装置是处于深度睡眠模式中还是深度睡眠模式外都始终保留功率(有效逻辑电平)的保持器单元驱动DSWDT或其它深度睡眠退出功能电路的启用及配置输入。然而，是什么保证这些保持器单元自身不遭破坏？举例来说，归因于可改变一个或一个以上保持器单元中所存储的逻辑电平的晶体管单元破坏及/或瞬变(噪声)，可发生软件错误。
根据本发明教示，可使用两个保持器单元来作为具有其错误检测的双冗余存储装置。这两个保持器单元中的一者存储逻辑电平，且另一保持器单元存储所述逻辑电平在集成电路装置进入到深度睡眠模式中之前的反转。对这两个保持器单元(保持器单元对)的输出执行“异或”(XOR)运算，以使得如果所述保持器单元对中的两个保持器单元不具有存储在其中的相反逻辑电平则相应的“异或”输出所述保持器单元对的错误。
因此，可将对进入及/或离开深度睡眠模式的正确操作关键的启用及配置数据存储在适当数目的保持器单元对中，所述保持器单元对中的每一者均具有错误检测功能，例如，对来自含有深度睡眠恢复电路(例如DSWDT)的启用及配置数据的保持器单元对中的相应保持器单元对的未反转及已反转的所存储逻辑电平实施“异或”运算。但是，启用及/或配置错误的产生不应导致集成电路装置的整体重置，所述整体重置可扰乱整个集成电路装置的现有输入-输出逻辑电平及其它数据电平，例如其它保持器单元(例如用于维持外部输入-输出逻辑电平的保持器单元)中所存储的逻辑电平。
因此，在所述保持器单元对中的任何一个或一个以上保持器单元对中检测到错误将强制DSWDT或其它深度睡眠退出功能电路采用将致使集成电路装置离开深度睡眠模式的预先建立的醒来配置。一旦离开深度睡眠模式，集成电路装置即可能够校正与DSWDT或其它深度睡眠退出功能电路相关联的软件错误或从所述软件错误中恢复。可将此预先建立的醒来配置存储在易失性(例如存储在不处于深度睡眠模式中的存储器中的醒来程序)及/或非易失性存储器(例如熔线环、金属化、电可擦除及可编程存储器(EEPROM)、快闪存储器等等)中。类似地，保持器单元对中所存储的逻辑电平可来自易失性及/或非易失性存储器，其中包含制造商及/或用户定义的醒来程序协议。深度睡眠模式及低功率模式在本文中可以可互换地使用来意指集成电路装置可进入的减少其功率消耗的任何模式。
根据本发明中所描述的特定实例性实施例，具有低功率模式的集成电路装置包括：功率可控制逻辑；用于所述功率可控制逻辑的功率控制装置，其中所述功率控制装置致使所述功率可控制逻辑进入到低功率模式中及从所述低功率模式中返回；至少一个保持器单元对，其耦合在所述功率可控制逻辑与所述功率控制装置之间，其中所述至少一个保持器单元对具有错误检测；且当所述功率可控制逻辑处于低功率模式中时，所述至少一个保持器单元对存储所述功率控制装置的配置信息；其中如果检测到所述至少一个保持器单元对中所存储的配置信息有错误，则功率控制装置使功率可控制逻辑从低功率模式中返回。
根据本发明中所描述的另一特定实例性实施例，一种用于确保集成电路装置从低功率模式中恢复的方法包括以下步骤：进入低功率模式；将用于控制集成电路装置的低功率模式的配置信息存储在至少一个保持器单元对中；检测所述至少一个保持器单元对中所存储的配置信息何时遭破坏；及在检测到所述至少一个保持器单元对中遭破坏的所存储配置信息时即刻强制集成电路装置从低功率模式中恢复。
附图说明
通过结合附图参照下文说明可获得对本发明的更全面理解，附图中：
图1图解说明根据本发明特定实例性实施例具有功率可控制逻辑的集成电路装置的示意性方块图；
图2图解说明根据本发明特定实例性实施例具有错误检测的保持器单元对的示意图；
图3图解说明根据本发明特定实例性实施例的描绘于图1中的集成电路装置的一部分的更详细示意性方块图；且
图4图解说明根据本发明特定实例性实施例当在与图1中所示集成电路装置的功率控制装置相关联的保持器单元对中检测到错误时具有强制功率还原的低功率模式控制序列的示意性操作流程图。
尽管易于对本发明做出各种修改及替代形式，但在图式中显示并在本文中详细描述其特定实例性实施例。然而，应了解，本文中对特定实例性实施例的说明并不打算将本发明限定于本文中所揭示的特定形式，而是相反，本发明打算涵盖所附权利要求书所界定的所有修改及等效形式。
具体实施方式
现在参照图式，图中示意性地图解说明特定实例性实施例的细节。图式中的相同元件将由相同的编号来表示，且相似的元件将由带有不同小写字母后缀的相同编号来表示。
参照图1，图中描绘根据本发明特定实例性实施例具有功率可控制逻辑的集成电路装置的示意性方块图。集成电路装置102包括功率可控制逻辑104、保持器单元106、输入接收器及输出驱动器108及功率控制装置110。另外，可将定时器118(例如监视定时器、深度睡眠监视定时器等)、计数器120及/或逻辑122(例如寄存器、组合逻辑、锁存器等)耦合到保持器单元106中的相关联保持器单元。
集成电路装置102可用作数字及/或模拟(混合信号)装置，其中其功率消耗电路(例如功率可控制逻辑104)在不使用时可被关断(例如置于深度睡眠及/或低功率模式中)以保存从电源(例如电池、太阳能电池、芯片上电压调节器等)供应的功率。功率可控制逻辑104可与所述电源断开连接，而保持器单元106、功率控制装置110、输入-输出108、定时器118、计数器120及/或逻辑122一直保持连接到所述电源。
可以各种方式对功率控制装置110编程以执行功率可控制逻辑104的功率关断(例如深度睡眠模式及/或低功率模式)，接着在某些情况下向功率可控制逻辑104重新施加功率，例如从深度睡眠及/或低功率模式中醒来。功率控制装置110及/或定时器118可包含深度睡眠监视定时器(DSWDT)等，某些保持器单元106可将用于功率控制装置110的操作的配置及启用信息(例如数据位，每保持器单元一个位)保存在所述深度睡眠监视定时器中。当处于可操作模式中时可将所述配置及启用信息从功率可控制逻辑104应用到相应的保持器单元106，其中当从处于深度睡眠模式中的功率可控制逻辑104及装置102中去除功率时，相应的保持器单元106保留此信息。所述配置及启用信息可以是用户及/或制造商定义的。
参照图2，图中描绘根据本发明特定实例性实施例具有错误检测的保持器单元对的示意图。所述具有错误检测的保持器单元对通常由数字200来表示，所述保持器单元对包括第一保持器单元202、第二保持器单元204、反相器206、“异或非”门210及“与”门220。保持器单元对200具有耦合到来自功率可控制逻辑104的相应逻辑输入(图1)的输入118。当集成电路装置102处于低功率及/或深度睡眠模式中时去除电压VDDL，而VDDH则一直保持接通以在整个低功率及/或深度睡眠周期中维持保持器单元106(图1)运作。
任选地，可在VDDL电压与VDDH电压不同时在功率可控制逻辑104与保持器单元对200之间使用缓冲器208，例如电平转换器。缓冲器208具有耦合到来自功率可控制逻辑104的相应逻辑输出(未显示)的输入218。当集成电路装置102处于低功率深度睡眠模式中时去除电压VDDL，而VDDH则一直保持接通以在整个深度睡眠周期中维持保持器单元106运作。
第一保持器单元202存储来自功率可控制逻辑104的未反转逻辑电平，且第二保持器单元204存储来自功率可控制逻辑104的已反转(通过反相器206)逻辑电平。现在第一及第二保持器单元202及204分别形成存储来自功率可控制逻辑104的未反转及已反转逻辑电平两者的保持器单元对。第一及第二保持器单元202及204的输出由“异或非”门210来监视。通常，第一与第二保持器单元202与204的输出将具有相反逻辑电平，且“异或非”门210的输出将处于逻辑“0”。然而，如果第一或第二保持器单元202或204中的一者遭破坏，则“异或非”门210的输入处的逻辑电平将变得相同，且“异或非”门210的输出将处于逻辑“1”。
预期且在本发明范围内，第一与第二保持器单元202与204可存储相同的逻辑电平，且第一保持器单元202的Q-输出(未显示)及第二保持器单元202的Q-未输出(未显示)可替代地用作“异或非”门210的输入。当在锁存器线116上断定逻辑“1”时，第一及第二保持器单元202及204将分别存储如上所述的未反转及已反转逻辑电平，且将启用“与”门220以使得如果“异或非”门210的输出变为逻辑“1”(例如保持器单元202或204中的一者的内容的破坏)，则将在错误线114上断定逻辑“1”。可接着使用错误线114来强制功率控制装置110将功率可控制逻辑104带出低功率模式及/或深度睡眠模式(图1)。
参照图3，图中描绘根据本发明特定实例性实施例描绘于图1中的集成电路装置的一部分的更详细示意性方块图。多个保持器单元对200可如上文中所描述用于存储功率控制装置110的配置及启用信息，例如输出212。然而，如果错误线114中的任何一个或一个以上错误线上指示错误，则必须采取某一行动，只要不致使集成电路装置102进入到整体重置中(此可破坏装置102的外部输出及/或输入必须保持在其处的临界逻辑电平及/或内部数据存储值(未显示))即可。
根据本发明教示，当控制功率控制装置110的配置及/或启用位中的一个或一个以上配置及/或启用位遭破坏(如错误线114中的一个或一个以上错误线上的错误信号所指示)时，可由具有在信号线322上输出的逻辑“1”的“或”门320来起始从深度睡眠模式中的强制退出。只要信号线322上存在逻辑“1”，功率控制装置即可从深度睡眠模式强制进行或切换到预定义的退出策略从而可重新激活功率可控制逻辑104，且运行于其中的软件程序或外部干预可以某种方式处理导致了错误线114上的错误指示的任何情况。可将预定义深度睡眠退出策略(例如固定的配置及/或启用信息)存储在功率控制装置110中及/或保持器单元对200(由虚线所指示的控制装置)中。此预定义深度睡眠退出策略类似于“普通”退出策略，只是给“错误”状态加了旗标。因此，软件控制具有保持或释放输入-输出信号的选项，如由迈克尔·西蒙斯(MichaelSimmons)及伊戈尔·沃杰沃达(Igor Wojewoda)在2006年12月12日提出申请的名称为“Maintaining Input and/or Output Configuration and Data State During and WhenComing Out ofa Low Power Mode(在离开低功率模式时及期间维持输入及/或输出配置及数据状态)”序列号为11/609,610的共同拥有的美国专利申请案中更完整地定义。
参照图4，图中描绘根据本发明特定实例性实施例当在与图1中所示集成电路装置的功率控制装置相关联的保持器单元对中检测到错误时具有强制功率还原的低功率模式控制序列的示意性操作流程图。在步骤400中进入低功率模式，接着在步骤402中将配置(或启用)位存储在第一保持器单元中。在步骤404中，反转所述配置(或启用)位并将其存储在第二保持器单元中。接着，在步骤406中，集成电路装置关断功率可控制逻辑的功率。在步骤408中，比较第一与第二保持器单元输出。接着，步骤410确定这些输出是否处于相同逻辑电平处(例如一个单元的软件错误)。如果所述输出是相同的，则步骤412强制从低功率(深度睡眠)模式中退出。
尽管已参照本发明实例性实施例描绘、描述及界定了本发明各实施例，但此类参照并不暗示对本发明的限定，且不应推断出存在此种限定。可在形式及功能上对本发明标的物做出大量修改、替代及等效形式，所属领域的技术人员根据本发明将会构想出这些修改、替代及等效形式。所描绘及所描述的本发明各实施例仅是实例，而不是对本发明范围的穷举性说明。

Claims (19)

1、一种具有低功率模式的集成电路装置，其包括：
功率可控制逻辑；
用于所述功率可控制逻辑的功率控制装置，其中所述功率控制装置致使所述功率可控制逻辑进入到低功率模式中并从所述低功率模式中返回；
至少一个保持器单元对，其耦合在所述功率可控制逻辑与所述功率控制装置之间，其中所述至少一个保持器单元对具有错误检测；且
当所述功率可控制逻辑处于所述低功率模式中时，所述至少一个保持器单元对存储用于所述功率控制装置的配置信息；
其中如果检测到所述至少一个保持器单元对中所存储的所述配置信息有错误，则所述功率控制装置使所述功率可控制逻辑从所述低功率模式中返回。
2、根据权利要求1所述的集成电路装置，其中所述具有错误检测的至少一个保持器单元对包括：
第一保持器单元，其存储未反转的配置信息位；
第二保持器单元，其存储已反转的配置信息位；及
比较电路，其用于确定所述第一与第二保持器单元是否具有处于大致相同的逻辑电平下的输出，其中如果所述第一与第二保持器单元输出处于大致相同的逻辑电平下，则产生错误信号。
3、根据权利要求2所述的集成电路装置，其中所述错误信号强制所述功率控制装置使所述功率可控制逻辑从所述低功率模式中返回。
4、根据权利要求1所述的集成电路装置，其中所述至少一个保持器单元对是在所述功率可控制逻辑处于所述低功率模式中时存储用于所述功率控制装置的启用及所述配置信息的多个保持器单元对。
5、根据权利要求1所述的集成电路装置，其中所述功率控制装置存储用以在检测到所述错误时配置所述功率控制装置的操作的强制配置信息。
6、根据权利要求5所述的集成电路装置，其中所述强制配置信息存储在非易失性存储器中。
7、根据权利要求1所述的集成电路装置，其中所述至少一个保持器单元对存储用以在检测到所述错误时配置所述功率控制装置的操作的强制配置信息。
8、根据权利要求7所述的集成电路装置，其中所述强制配置信息存储在非易失性存储器中。
9、根据权利要求1所述的集成电路装置，其中所述低功率模式为深度睡眠模式。
10、根据权利要求9所述的集成电路装置，其中所述功率控制装置为深度睡眠监视定时器。
11、根据权利要求1所述的集成电路装置，其中所述功率可控制逻辑包括数字及模拟电路两者。
12、根据权利要求1所述的集成电路装置，其进一步包括耦合到所述至少一个保持器单元对的至少一个定时器。
13、根据权利要求1所述的集成电路装置，其进一步包括耦合到所述至少一个保持器单元对的至少一个计数器。
14、根据权利要求1所述的集成电路装置，其进一步包括耦合到所述至少一个保持器单元对的逻辑。
15、一种用于确保集成电路装置从低功率模式中恢复的方法，所述方法包括以下步骤：
进入低功率模式；
将用于控制集成电路装置的低功率模式的配置信息存储在至少一个保持器单元对中；
检测所述至少一个保持器单元对中的所述所存储的配置信息何时遭破坏；及
在检测到所述至少一个保持器单元对中遭破坏的所存储配置信息时即刻强制所述集成电路装置从所述低功率模式中恢复。
16、根据权利要求15所述的方法，其中所述存储配置信息的步骤包括以下步骤：
将未反转的配置信息存储在所述至少一个保持器单元对中的一者中；及
将已反转的配置信息存储在所述至少一个保持器单元对中的另一者中。
17、根据权利要求15所述的方法，其中所述检测所述所存储配置信息何时遭破坏的步骤包括以下步骤：
将所述所存储的未反转配置信息与所述已反转配置信息进行比较；
如果所述未反转配置信息与所述已反转配置信息中的任何相应者处于大致相同的逻辑电平下，则产生错误信号。
18、根据权利要求15所述的方法，其中所述在检测到遭破坏的所存储配置信息时即刻强制所述集成电路装置从所述低功率模式中恢复的步骤包括以下步骤：
强制使用恢复配置信息；及
通过使用所述强制恢复信息使所述集成电路装置从所述低功率模式中返回。
19、根据权利要求15所述的集成电路装置，其中所述低功率模式为深度睡眠模式。
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