CN101652737A - 用于处理器内核中的模拟频率钟控的方法和系统 - Google Patents

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Abstract

公开了一种用于处理器内核中的频率钟控的方法和系统。在该系统中，提供至少一个处理器内核，且该至少一个处理器内核具有用于产生在可变频率的模拟输出时钟信号的钟控子系统。数字频率控制数据和模拟信号两者都被发送到该至少一个处理器内核；且该处理器内核使用所接收的模拟信号和数字频率控制数据来设置钟控子系统的输出时钟信号的频率。在优选的实现方式中，异步地钟控多个内核且独立地设置内核频率。

Description

用于处理器内核中的模拟频率钟控的方法和系统
技术领域
本发明总的来说涉及数据处理系统，且更具体地，涉及处理器内核中的频率钟控(clocking)。更具体地，在优选实施例中，本发明涉及多芯片/多内核处理器中的模拟多频率钟控。
背景技术
随着处理器频率缩放(scaling)不再能满足性能上的产业增长，服务器开始采用许多的多内核处理器芯片以持续增强性能。并且，与遍及多芯片和多内核处理器服务器的高频率钟控的传输相关联的增加的难度和硬件成本，以及信号完整性考虑，使得对于将来的服务器系统而言，这不是可持续的长期策略。用于时钟分布的当前技术是基于使用传输线的高速模拟信号的。该技术由于趋肤效应(skineffect)、介质和连接器损耗、串扰、终端失配等而在可缩放性上是受限的。现今的大型服务器包括，例如，多于10个的典型地包括两个内核的处理器芯片。预期未来芯片和每芯片的内核两者都将增加。用于由多个内核组成的多芯片的高频时钟(＞5-10GHz)的传输以已知的板技术和连接器是不可行的。以紧密耦合模式(比如，对称多处理器(SMP))操作该配置的需要将要求新的钟控样式(paradigm)。
随着微处理器芯片具有更多的内核而变大，芯片上的参数变化和区域处理意味着每个内核将具有在不同芯片电压和时钟频率设置下的最优功率/性能量度。对于多内核系统内的每个内核获得最优性能现今是不可行的。分开的内核电压域(voltage domains)是已知的并且是当前的技术，但是它们仅能够用于在芯片级优化功率而不能获得最优的内核性能。具有每内核的分开的频率域的服务器系统非常复杂，且还没有在产业中实践。例如，需要多个芯片外(off-chip)和芯片上(on-chip)振荡器。利用多个振荡器的用于减少EMI的扩展频谱钟控使得“同步扩展”非常困难或不可能。现有技术基于钟控信号在布线网络上的分布，这已知为时钟树。随着在多内核微处理器中内核数目的增长，时钟树也变为具有巨大的复杂性，产生了严重的芯片布局设计困难，且转变为对于最终成品产率不利的因素和生产成本上的相关增加。
发明内容
提供一种用于处理器内核中的频率钟控的方法和系统。提供至少一个处理器内核，且该至少一个处理器内核具有用于产生在可变频率的模拟输出时钟信号的钟控子系统。将数字频率控制数据和模拟信号两者都发送到该至少一个处理器内核；且该处理器内核使用所接收的模拟信号和数字频率控制数据来设置钟控子系统的输出时钟信号的频率。在优选的实现方式中，异步地钟控多个内核且独立地设置内核频率。
此外，在优选实施例中，提供多个处理器内核，且每一处理器内核具有各自的用于产生在可变频率的模拟输出时钟信号的钟控子系统。在该优选实施例中，将模拟信号和各自的数字频率控制数据发送到每个处理器内核；且每个处理器内核接收被发送到该内核的模拟信号和数字频率控制数据，并使用所接收的模拟信号和数字控制数据来本地地(在该内核上)设置处理器内核的钟控子系统的输出时钟信号的频率。
本发明的优选实施例提供一种具有单个系统基准振荡器的计算系统(服务器)钟控子系统解决方案，其可以扩展(对于扩展频谱)以满足EMI需要。本发明实现经由到每个内核的经典的多级联模拟树分布网络和数字数据分布网络而到每个内核的时钟分布。每个内核取两者输入以产生用于该内核的精确频率时钟(其可以是对该内核唯一的)。通过与模拟内核时钟输入结合使用的数字控制数据确定本地内核时钟合成器频率，以利用数字信号处理或其它数字手段设置精确的内核操作频率。可以基于由服务器厂商或客户设置的策略来建立该频率。例如，可以基于用于全部内核的特定操作电压将频率设置为每个内核的最大能力。
将频率控制信息作为中速(10-100Mb/s)数字数据字发送到每个内核，由此避免高速模拟信号传输的问题。频率控制信息具有高的抗扰性(noise immunity)和低的信号失真，因为其是以数字数据形式的。将频率控制信息作为各自的控制数据字(v数据)发送到每个内核。将该数据从包含用于服务器中的每个内核的重要芯片数据(vital chip data，VCD)的服务器SEEPROM锁存到内核“时钟合成器存储器”中。将单个系统基准振荡器设置在中频(10-100MHz)，经由模拟传输线路技术、锁相环(PLL)、和重驱动电路将其分发到每个内核。在各自的内核时钟合成器之前，将模拟时钟信号频率保持适中，以避免高速失真效应。
持续需要系统基准时钟、芯片时钟和通用内核时钟信号以维持稳定的内核时钟。但是，基本内核工作频率很少改变(除某些的扩展频谱技术外)，使得速度v数据很少变化，且仅周期性的v数据更新就足以产生用于每个内核的时钟。
每个内核与每一其它内核并且相对于本地高速缓存异步地运行。将认识到，一旦芯片的不同区域是异步的，将要求某些握手(handshaking)/缓存来在区域之间传送数据，所以将有某些增加的延迟(latency)。已知若干最小化该延迟的技术。然而，使每个内核以它的最大频率操作的净性能增益将是实质性的(10-20％)。
本发明可以应用于任何使用多微处理器内核硅芯片的处理平台。例如，客户端uP平台、存储器控制器、数据通信交换机等。
从参考附图给出的以下具体实施方式的考虑，本发明的另外的益处和优点将更清楚，以下的具体实施方式描述并示出了本发明的优选实施例。
附图说明
图1示出处理器子系统的模拟多频率钟控。
图2图示处理器芯片的模拟多频率钟控。
图3示出具体体现本发明的本地内核时钟合成器。
图4示出其中数个多内核组共享L2高速缓存的替代的处理器配置。
图5图示其中数个多内核组共享L2高速缓存和公共本地时钟发生器的进一步的替代的处理器配置。
具体实施方式
图1图示由多个具有内部钟控功能(例如数字信号处理器，DSP，内核时钟发生器等)的微处理器(uP)芯片(N)102组成的典型的计算服务器100，该内部钟控功能利用服务器基准振荡器(vR)作为基本系统时钟。MCM或系统板上的主PLL(MasterPLL)和分布ASIC(专用集成电路)倍乘、重驱动、和分发基准时钟信号到多芯片模块(MCM)或系统板中的每个uP芯片。主PLL和分布ASIC的输出是遍及处理器芯片分布的芯片时钟信号(vch)。
基准振荡器104时钟频率(vR)是相对低的频率(典型地10-100MHz)，以使得可以将其容易地路由遍及PC板而没有显著的信号恶化，并且仍足够快速以使得能够实现可行的向上转换速率以保证uP高速时钟(典型地5-10GHz)稳定，且基准振荡器104时钟频率(vR)保持在平台偏差要求之内(典型地10-100ppm，百万分之若干)。为了最佳的基准时钟完整性，分布网络通常是点对点的(在图1中图示)，且在向上转换点处重驱动信号。第一向上转换和重驱动点是为服务器中每个微处理器芯片产生芯片频率(vch)时钟的主PLL 106。主PLL不仅重驱动该信号，而且将基准振荡器倍乘典型地2-10x。uP芯片时钟信号又由二级分布ASIC在芯片内分布，以供每个内核时钟合成器使用来产生基本内核时钟，如下所述。
图1还示出经由适当的控制器接口110、112和114从uP芯片到I/O子系统、系统存储器和外部系统聚类架构(System Clusteringfabric)的互连。聚类架构用于将多个MCM互连在一起以构造其中以对称多处理(SMP)配置连接MCM的更大的多处理器服务器。在SMP配置中，存储器对SMP内的所有处理器是相关的(coherent)。在该情况下，将所有MCM同步到单个基准振荡器104(图1中在MCM外图示)。
本发明的优选方法还可以用于在公共的玻璃环氧印制电路(PC)板上安装的多个单芯片模块(SCM)上包含的uP芯片的配置上。该替代的封装配置可以用于更小的系统。在该情况下，分布ASIC还被安装在系统板上的SCM中，并经由系统PC板布线进行到每个处理器芯片的互连。
MCM和/或PC板包含用于服务器中的每个内核的重要内核频率数据(VCD)。典型地，该信息被维护在串行电可擦可编程只读存储器(SEEPROM)中。该SEEPROM包含用于每个连接的处理器(内核)的重要内核频率数据(v数据)。该“v数据”是最优的处理器(内核)频率以及适当的芯片和内核的标识(Id)的数字表示。Id信息用于确保对于芯片上的所有内核，发送正确的VCD并将其存储在每个芯片上的VCD接口功能中。从由服务元件(ServiceElement，SE)收集的频率特征数据、电压特征数据、电源特征等得出该VCD。
SE分析并重新格式化数据，并经由适当的数字接口(例如I2C)将数据载入系统SEEPROM中。由SE收集和分析的数据的总体被用于对每个内核设置最优频率、电压等，以实现可能的最高性能或由客户建立的其它策略。对比现今的发送相同模拟时钟信号到所有内核的方法，本发明的新颖方面是结合向上转换的基准时钟利用数据来本地地(在内核内)产生最优处理器频率。
在制造过程中的芯片测试/验证阶段期间可以获得用于每个内核/芯片的数据，或者可以在服务器的加电(power-on)序列期间作为训练样式的一部分获得用于每个内核/芯片的数据。后一方法将是服务器的初始化和建立处理的一部分。
在图2中在200处图示了具有多内核(4)和共享的L2高速缓存的代表性的服务器处理器芯片(用于典型服务器的数个之一)配置。通过包含在芯片上的二级分布网络，处理器芯片内的四个内核时钟合成器202从二级PLL和分布ASIC 204接收通用内核时钟(vgc)。使用多站总线(multi-drop bus)(图示的)或点对点星形互连将通用内核时钟信号(v gc)发送到每个内核。二级分布ASIC 204提供用以产生通用内核时钟(典型地10-20x)的必要的频率向上转换，重驱动电路，以及用于VCD接口功能的时钟(v ch)。
VCD接口功能包含到SEEPROM(参见图1)的VCD接口，以接收和存储用于设置芯片内每一内核的精确频率的适当的数据以及适当的Id。VCD接口功能询问SEEPROM并获得用于其内核的适当的数据(典型地，通过I2C接口)。除I2C接口之外，其还可以包含某些SRAM和状态机或小的控制器，以执行该功能。VCD接口功能还通过仅发送v数据到适当的内核合成器来执行分布功能。
作为v数据内容的一部分，包括与芯片和模块序列号有关的唯一的芯片和内核Id。该内核Id由VCD接口功能使用以将v数据路由到适当的端口。例如，将意在用于内核“0”的v数据路由到端口“D0”(图2)。将v数据存储在时钟合成器中并用作处理器时钟频率数据，直到其由芯片上的VCD功能更新。如果不出现变化，则没有数据被从VCD接口功能或SEEPROM发送。并不是连续地发送v数据，而是仅在其被更新时发送。这与当前模拟技术的其中必须连续地发送该信号的模拟技术形成对比。但是，连续地发送模拟时钟以保证稳定的内核时钟。
每个内核206由微处理器、专用高速缓存210和内核时钟合成器202组成。通过内核时钟合成器和用于每个内核的VCD中的数字v数据设置内核频率。每个内核很可能具有不同的频率设置。处理器芯片内的内核数目由技术和制造工艺能力确定。为了说明性的目的，在图2中示出了四个。在这里描述的技术方法容易地缩放内核的数目，内核的数目将来很可能增加。芯片200还包含到I/O、存储器和架构控制器的适当的接口210、212、214。
在图3中以300图示内核时钟合成器的设计。其由压控高速振荡器(VCO)302、低通滤波器(LPF)304、数字控制整数N分频器306和Delta-Sigma调制器310结合数字信号处理器(DSP)312组成。该布置是已知的Delta-Sigma分数N合成器的变型，用于调谐每个内核时钟以在服务器的通用内核时钟工作频率之上和之下操作。VCO工作范围、中心频率和电压到频率转换特性是VCO设计和技术的功能。通过以精确的增量向上或向下改变模拟控制电压来将VCO调谐到精确的分数频率以实现期望的频率。
VCO的内核时钟输出的一部分被发送到整数N分频器，其将进入的内核时钟频率以来自Delta-Sigma调制器的整数N值分频。Delta-Sigma调制器提供时间离散整数值的输出位流以使得分频比的平均等于输入的期望的分数分频比。期望的分数分频比由DSP产生。DSP 312将期望的v数据数字频率值转换为适当的分数分频比以产生期望的最优内核频率。可以基于期望的通用内核频率在工厂设置基准频率，该期望的通用内核频率是确定期望的分数分频比的基础。
在模拟相位检测器314中，将整数N分频器302的分频的输出信号与通用内核频率“vgc”进行相位比较。如果两个信号匹配，则不产生频率校正信号，且时钟合成器内核输出等于由输入到DSP的内核v数据定义的期望的内核频率。如果存在失配，则产生校正信号电压，其被通过低通滤波器(LPF)304以在被应用于压控振荡器(VCO)302之前除去高频噪声。误差信号引导VCO以在驱动校正信号为零并在相位检测器实现频率匹配的方向改变其输出频率。
因为每个内核很可能处于不同频率，因此很可能使任何与电磁干扰(EMI)相关联的问题缓和，且使对扩展频谱技术的需要最小化。然而，该方法提供新颖的扩展频谱技术，这是以现今的技术即使进一步减少EMI也得不到的。例如，DSP能够系统地从数据控制寄存器316中的v数据值加减预定义的量。这是以使得平均值总是维持与基本v数据值相同的方式进行的。每个内核时钟频率(VCO输出)将围绕基于对于每个内核独立选择的扩展频谱振荡频率的频率均值振荡。该方法允许扩展频谱方法对于每个内核异步，由此降低总的EMI。替代方法是使得扩展频谱振荡频率对于每个内核相同。Delta-Sigma调制器固有的是谐波抖动驱动器，由此消除对添加外部抖动调制器以实施扩展频谱EMI缓和的需要。
另一方法是围绕其均值改变基准振荡器。该改变将改变用于相位检测器中的比较的频率基础，引起VCO内核频率改变。
图4以400图示替代的处理器芯片配置(对比图2)，其中数个多内核组402、404共享L2高速缓存406、410。芯片400还包含到I/O、存储器和架构控制器(没有示出)的适当的接口。将通用内核时钟信号(vgc)星形连接到每个内核时钟合成器412。芯片时钟(vch)示出为从主PLL和分布ASIC直接连接到VCD接口功能414，但是可以在接合点包括重驱动电路。对于图2讨论的数字钟控属性和功能也适用于该配置。图4中的配置可以具有公共的L2高速缓存钟控频率或分开的频率，这取决于高速缓存中的区域变化性。该布置是最优用于布线资源：本地处理器/L1高速缓存时钟栅格，和Vdd(电源电压)栅格。
如图3所示，从VCO到多内核处理器芯片上的每个内核或到内核的任意组或子集的输出信号提供自然互连的组织，其使得本地可寻址开关或“选通控制”能够选择性地关闭到所述内核或内核组的任意路径。实际上，一个或多个本地内核时钟的关断(switching off)使得能够进行细粒度的功率管理而不导致功率栅格电源电压中的功率波动，这是因为本发明教导了不基于利用改变电源或功率栅格电压也不基于利用改变Vdd的时钟频率控制的方法。用这样的方式，经由自主式传感器电路的工作负荷监控可以关闭空闲的内核，或者，再分布工作负荷以在最小的物理上可能的功率点优化性能。本发明认识到并特别地指出消除了与在对于时钟频率变化的现有技术方法中使用的电压(或功率)栅格变化或电压岛设计相关联的噪声影响的显著的可区别的优点。
图5以500图示另一替代的处理器芯片配置，其中数个多内核组502、504共享L2高速缓存506、510和公共的本地时钟发生器512、514。在该配置中，四个中的每个内核组包含一个时钟发生器。图5示出内核时钟被多站投放到两个内核，但是可以使用其它互连拓扑(例如，星形)。该芯片还包含到I/O、存储器和架构控制器(没有示出)的适当的接口。对于图2讨论的数字钟控属性和功能也适用于该配置。该配置具有用于本地共享高速缓存和内核的区域的公共本地频率。通过内核或内核组的钟控的粒度取决于技术变化性、内核尺寸等的本质属性。
本发明使得能够获得以现今的当前技术不容易获得的可缩放性和灵活性水平。例如，利用本发明，可以通过改变本地频率和Vdd(电源电压)来确定最优内核工作频率，且本发明使得能够进行最优工作条件的现场(in-field)校准(如果处理器电路随时间或环境工作条件而退化的话)。
本发明还使得能够实现冗余时钟，也就是说，每个本地时钟发生器可以具有“旁路”模式，该旁路模式允许在本地时钟发生器电路失效(或在早期加工(mfg.)中显示出低产率)的情况下使用通用系统时钟或另一内核的时钟。通过本发明，时钟信息是处于相对低速的数字格式(数据)。
在本发明中可以使用不同类型的高速缓存。例如，本发明可以和与内核同步的内核高速缓存(L1)一起使用，但和与内核分开的Vdd一起使用。本发明还可以与在一组处理器当中异步地共享的高速缓存一起使用；在这里被显示为在系统频率(ns)运行，而且高速缓存还可以具有本地的独立的时钟发生器。
通过本发明，不同的内核/区域/高速缓存可以具有不同的Vdd和不同频率，且一个或多个本地时钟栅格可以通过例如本地时钟源或由全局芯片时钟驱动的全局芯片时钟栅格驱动。本发明允许来自系统基准振荡器的全局扩展频谱；每个本地时钟发生器可以跟踪系统基准振荡器扩展以避免“失相扩展”问题。另外，通过本发明，还可以使用经由DSP的数字扩展频谱技术。
本发明的诸方面可以具体实施为计算机程序产品，其包括使得能够实现在这里描述的方法的所有各个特征，且当装载在计算机系统中时其能够执行这些方法。在当前上下文中的计算机程序、软件程序、程序或软件表示意在使得具有信息处理能力的系统直接地或在以下情况之一或两者之后执行特定功能的一组指令的以任意语言、代码或符号的任意表达：(a)转换到另一语言、代码或符号；和/或(b)以不同的材料形式再现。
虽然很明显很好地设计了在这里公开的本发明以满足上述目的，然而将认识到可以由本领域技术人员设计许多的修改和实施例，且所附的权利要求意在覆盖落在本发明的真实精神和范围内的所有这些修改和实施例。
为避免疑问，如在这里遍及说明书和权利要求使用的术语“包括”不被看作是意味着“仅由...构成”。

Claims (20)

1.一种处理器内核中的频率钟控方法，包括步骤：
提供至少一个处理器内核，所述至少一个处理器内核具有用于产生在可变频率的模拟输出时钟信号的钟控子系统；
将下列发送到所述至少一个处理器内核：
i)在给定频率的模拟信号，和
ii)数字频率控制数据；且
所述至少一个处理器内核：
i)接收所述模拟信号和所述数字频率控制数据，和
ii)使用所述模拟信号和所述数字频率控制数据来设置钟控子系统的输出时钟信号的频率。
2.如权利要求1所述的方法，其中，所述处理器内核是在处理器芯片上，且所述处理器芯片包括芯片分布ASIC，且发送步骤包括以下步骤：
发送具有给定频率的模拟芯片基准信号到芯片分布ASIC；且
所述芯片分布ASIC：
i)产生输出内核通用模拟信号，所述内核通用模拟信号具有比所述芯片基准信号的频率大的频率，和
ii)发送所述内核通用模拟信号到所述至少一个处理器内核。
3.如权利要求2所述的方法，其中，所述处理器内核是在处理器模块上，且所述处理器模块包括模块分布ASIC，且发送模拟芯片基准信号的步骤包括以下步骤：
发送具有定义的频率的模拟初级基准信号到所述模块分布ASIC；且
所述模块分布ASIC：
i)产生所述模拟芯片基准信号，所述芯片基准信号，所述模拟芯片基准信号的频率大于所述初级基准信号的频率，和
ii)发送模拟芯片基准信号到芯片分布ASIC。
4.如前述任一权利要求所述的方法，其中：
所述提供步骤包括提供多个处理器内核的步骤，每一处理器内核具有用于产生在可变频率的模拟输出时钟信号的各自的钟控子系统；且
发送步骤包括以下步骤：
i)发送具有给定频率的模拟基准信号到内核分布ASIC，和
ii)所述内核分布ASIC产生输出内核通用信号，所述内核通用信号具有比所述基准信号的频率大的频率，并发送所述内核通用信号到所述多个处理器内核中的每一个。
5.如权利要求4所述的方法，其中：
所述提供步骤包括提供另外的分布ASIC的步骤；且
发送模拟基准信号到内核分布ASIC的步骤包括以下步骤：
i)发送具有定义的频率的模拟初级基准信号到另外的分布ASIC，和
ii)所述另外的分布ASIC产生所述模拟芯片基准信号，所述芯片基准信号的频率大于模拟初级基准信号的频率，并发送模拟芯片基准信号到内核分布ASIC。
6.一种用于处理器内核中的频率钟控的系统，包括：
至少一个处理器内核上的至少一个钟控子系统，且其用于产生在可变频率的模拟输出时钟信号；
数字传输网络，用于将数字频率控制数据发送到所述至少一个处理器内核；
模拟传输网络，用于将在给定频率的模拟信号发送到所述至少一个处理器内核；且其中
所述至少一个钟控子系统包括：
i)接收器，用于接收所述模拟信号和所述数字频率控制数据，和
ii)本地时钟合成器，用于使用所述接收的模拟信号和所述数字频率控制数据来设置处理器内核的钟控子系统的输出时钟信号的频率。
7.如权利要求6所述的系统，其中，所述至少一个处理器内核是在处理器芯片上，且所述模拟传输网络包括：
在所述处理器芯片上的芯片分布ASIC，用于接收具有给定频率的芯片基准模拟信号，并用于产生具有比所述芯片基准信号的频率大的频率的内核通用模拟信号；和
第一连接，用于将所述内核通用模拟信号从芯片分布ASIC发送到所述至少一个处理器内核。
8.如权利要求7所述的系统，其中，所述处理器芯片是在处理器模块上，且所述模拟传输网络进一步包括：
在所述处理器模块上的模块分布ASIC，用于接收具有定义的频率的模拟模块基准信号，并用于产生所述芯片基准信号，所述芯片基准信号的频率大于所述模拟模块基准信号的频率；和
第二连接，用于从模块分布ASIC向芯片分布ASIC发送所述芯片基准信号。
9.如权利要求6、7或8所述的系统，其用于多个处理器内核中的频率钟控，且其中每一处理器内核包括用于产生在可变频率的模拟输出时钟信号的各自的一个钟控系统，且其中：
所述数字传输网络向所述多个处理器内核发送数字频率控制数据；
所述模拟传输网络向所述多个处理器内核发送模拟信号；且
每一处理器内核接收数字频率控制数据，以及模拟信号中的一个模拟信号，并使用所接收的数字频率控制数据和所接收的模拟信号来设置所述每一处理器内核的钟控系统的频率。
10.如权利要求9所述的系统，其中：
所述模拟传输网络包括：
i)第一级分布ASIC，用于接收具有给定频率的基准模拟信号，并用于产生具有比所述基准模拟信号的频率大的频率的芯片模拟信号，和
ii)第二级分布ASIC，用于从第一级分布ASIC接收所述芯片模拟信号，并用于产生具有比所述芯片模拟信号的频率大的频率的通用内核信号；以及
每一处理器内核从第二级分布ASIC接收所述通用内核信号。
11.一种机器可读的程序存储装置，实体地具体实现可由机器执行以执行用于至少一个处理器内核中的频率钟控的方法步骤的指令的程序，所述至少一个处理器内核包括用于产生在可变频率的模拟输出时钟信号的钟控子系统，所述方法步骤包括：
将下列发送到所述至少一个处理器内核：
i)在给定频率的模拟信号，和
ii)数字频率控制数据；且
所述至少一个处理器内核：
i)接收所述模拟信号和所述数字频率控制数据，和
ii)使用所述模拟信号和所述数字频率控制数据来设置钟控子系统的输出时钟信号的频率。
12.如权利要求11所述的程序存储装置，其中所述处理器内核是在处理器芯片上，且所述处理器芯片包括芯片分布ASIC，且所述发送步骤包括以下步骤：
发送具有给定频率的模拟芯片基准信号到芯片分布ASIC；且
所述芯片分布ASIC：
i)产生输出内核通用模拟信号，所述内核通用模拟信号具有比所述芯片基准信号的频率大的频率，和
ii)发送所述内核通用模拟信号到所述至少一个处理器内核。
13.如权利要求12所述的程序存储装置，其中，所述处理器芯片是在处理器模块上，且所述处理器模块包括模块分布ASIC，且所述发送模拟芯片基准信号的步骤包括以下步骤：
发送具有定义的频率的模拟初级基准信号到所述模块分布ASIC；且
所述模块分布ASIC：
i)产生所述模拟芯片基准信号，所述芯片基准信号，所述模拟芯片基准信号的频率大于所述初级基准信号的频率，和
ii)发送所述模拟芯片基准信号到芯片分布ASIC。
14.如权利要求11、12或13所述的程序存储装置，其中，所述方法步骤用于多个处理器内核中的频率钟控，每一处理器内核具有用于产生在可变频率的模拟输出时钟信号的各自的钟控子系统，且其中：
所述发送步骤包括以下步骤：
i)发送具有给定频率的模拟基准信号到内核分布ASIC，和
ii)所述内核分布ASIC产生输出内核通用信号，所述内核通用信号具有比所述基准信号的频率大的频率，并发送所述内核通用信号到所述多个处理器内核中的每一个。
15.如权利要求14所述的程序存储装置，其中，所述发送模拟基准信号到内核分布ASIC的步骤包括以下步骤：
发送具有定义的频率的模拟初级基准信号到另外的分布ASIC，且
所述另外的分布ASIC产生所述模拟芯片基准信号，所述芯片基准信号的频率大于所述模拟初级基准信号的频率，并发送所述模拟芯片基准信号到内核分布ASIC。
16.一种用于多内核处理器芯片中的频率钟控的系统，所述内核中的每一个包括用于产生在可变频率的模拟时钟信号的钟控子系统，该系统包括：
数字传输网络，用于向每一所述内核发送相关联的数字值；
模拟传输网络，用于向每一所述内核发送相关联的模拟信号；且
其中每一所述内核使用被发送到该内核的所述数字值和所述模拟信号来在内核上产生最优处理器时钟频率。
17.如权利要求16所述的系统，其中：
所述模拟传输网络包括：
i)第一级分布ASIC，用于接收具有给定频率的基准模拟信号，并用于产生具有比所述基准模拟信号的频率大的频率的芯片模拟信号，和
ii)第二级分布ASIC，用于从第一级分布ASIC接收所述芯片模拟信号，并用于产生具有比所述芯片模拟信号的频率大的频率的通用内核信号；且
每一处理器内核从第二级分布ASIC接收所述通用内核信号。
18.如权利要求16所述的系统，进一步包括：
用于对于每一处理器内核存储各自的标识值和相关联的最优频率值的存储器单元；且其中：
所述数字传输网络向每一处理器内核发送与所述的每一处理器内核相关联的最优频率值；
每一处理器内核独立于由其它处理器内核产生的最优处理器时钟频率来产生用于所述的每一处理器内核的最优处理器时钟频率；
所述存储器单元中的所述最优频率值随时间改变；且
每当与处理器内核之一相关联的最优频率值从旧值改变到新值时，所述数字传输网络发送所述新值到所述的处理器内核之一。
19.一种管理施加到具有多个处理器内核的处理器芯片的功率的方法，每一处理器内核包括用于产生在可变频率的模拟输出时钟信号的钟控子系统，该方法包括步骤：
发送模拟信号和数字频率控制数据到每一处理器内核以设置该处理器内核的输出时钟信号的频率；和
在所选时间将处理器内核中所选的一些的钟控子系统关断以管理处理器芯片的功耗。
20.如权利要求19所述的方法，包括在开关步骤期间施加基本恒定的电源电压到处理器内核的另外的步骤。
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