CN101779194A - 用于存储器的错误校正 - Google Patents

Abstract

本发明揭示操作以在多级非易失性存储器内应用并提供不同等级的错误校正的方法及装置。在实例中，相对于存储在多级单元行内的其它页，在所述同一多级单元行的一个页内提供所述不同等级的错误校正。

Description

用于存储器的错误校正

相关申请案交叉参考

本专利申请案主张2007年7月9日提出申请的第11/774,825号美国申请案的优先权权益，所述申请案以引用的方式并入本文中。

技术领域

本发明的实施例大体来说可涉及包含非易失性存储器的存储器装置。

背景技术

存储器装置包含计算机或其它电子装置中的半导体集成电路。存在许多不同类型的存储器，其包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、非易失性存储器及快闪存储器。

快闪存储器装置可利用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。快闪存储器装置被制成两种形式：NOR快闪及NAND快闪。NAND快闪可以是单级单元(SLC)或者多级单元(MLC)中的任一者。可将存储器装置进一步分类成易失性及非易失性两个宽泛的领域。易失性存储器装置需要电力来维持数据，而非易失性存储器能够在没有电源的情况下维持数据。非易失性存储器的实例是快闪存储器，其将信息存储在半导体结构上而不需要电力来维持芯片中的信息。MLC非易失性存储器允许较高密度存储器，因为其允许在每一存储器单元中存储两个或两个以上数据位。可将存储器装置组织成块，所述块被划分成页，所述页具有较小的段，即扇区。每一扇区包括若干信息位，所述位的数目由存储器装置的密度确定。存储器装置可进一步包含用以校正数据错误的错误校正代码。存储器装置中的错误校正实例可发现于第2005/0172207及2005/0268203号美国专利申请公开案中，所述公开案让与给本发明受让人且以引用的方式并入本文中。

附图说明

图1是根据本发明各种实施例的存储器系统的框图。

图2是根据本发明各种实施例显示NAND快闪存储器中的存储器单元阵列的组织的框图。

图3是根据本发明各种实施例的NAND快闪存储器阵列的示意图。

图4是根据本发明各种实施例显示图3的多级单元阵列的阈值电压分布的图示。

图5是根据本发明各种实施例的非易失性存储器中的实例数据的框图。

图6是根据本发明各种实施例用于确定非易失性存储器中的错误校正的方法的流程图。

图7是根据本发明各种实施例用于将错误校正存储在非易失性存储器中的方法的流程图。

图8是根据本发明各种实施例用于读取非易失性存储器中的错误校正的方法的流程图。

图9是根据本发明各种实施例的系统的框图。

具体实施方式

所揭示的实施例中的一些实施例提供用于在存储器装置中进行错误分析的方法。错误分析可包含检测与分析，及其组合。其它实施例为存储器结构、设备及/或系统提供错误校正。在实施例中，将错误校正数据存储在与所述错误校正数据与其相关的特定数据页相关联的存储器区域中。然而，在可存储多于一个数据位的多级单元中，不同的位可能不具有将会发生错误的相同可能性。因此，专用于针对较易出错位的错误校正数据的单元数目可增加且专用于不易出错位的错误校正的单元数目减少。

图1是根据本发明各种实施例的存储器系统100的简化框图。在各种实施例中，存储器系统100包含集成电路102，其具有非易失性存储器单元104阵列、地址电路106、查找表108及输入/输出(I/O)电路110。存储器单元104可以是浮动栅极存储器单元。存储器单元104还可以称为快闪存储器，因为可在快闪操作中同时擦除存储器单元104块。在实施例中，存储器单元104是多级存储器单元。多级存储器单元每单元存储多于一个数据位。

存储器控制器114包含处理器116。处理器116连接到控制线112，所述控制线经由集成电路102与存储器阵列104通信。对存储器阵列104的存取包含通过经由控制线112寻址而链接的一个或一个以上目标或指定存储器单元。当处理器116建立对存储器阵列104内所含有的一个或一个以上存储器单元的存取时，可将数据写入到所述存储器单元或从所述存储器单元读取数据。当处理器116发送与读取请求相关联的分配请求时，此类操作可包含存取多个数据行或页以允许识别存储器阵列104内所含有的相关数据。

查找表108可将逻辑地址转译成物理地址以使得可重新寻址不良单元或字且存储器阵列将存储一定数量的数据。在实例中，查找表位于控制器114中。

图2是根据本发明各种实施例显示NAND快闪存储器200中的存储器单元阵列的组织架构的示意图。存储器200经构造以包含多个块(例如，块202)，其可表示类似于存储器阵列104的阵列中的存储器的一部分。块由多个页组成。存储器200进一步包含数据寄存器204、高速缓冲存储器寄存器206、数据区域208、备用区域210、I/O端口212及平面214。数据通过数据寄存器204及高速缓冲存储器寄存器206逐个字节地传送到NAND快闪存储器200及从NAND快闪存储器200传送。高速缓冲存储器寄存器206可最靠近I/O控制电路(例如，图1中所示的I/O电路110)，且充当用于I/O数据的数据缓冲器，而数据寄存器204可最靠近存储器阵列(例如，存储器阵列104)且充当用于NAND快闪存储器阵列操作的数据缓冲器。在一些实例中，NAND快闪存储器在基于页的操作中被编程及读取且在基于块的操作中被擦除。在一些实例中，在页读取及写入操作期间，数据寄存器204及高速缓冲存储器寄存器206联系在一起且充当单个寄存器。在一些实例中，在高速缓冲存储器操作期间，数据寄存器204及高速缓冲存储器寄存器206独立地操作以增加数据吞吐量。

图2中所示的NAND快闪存储器包含页的块202。每一块202通常由16个、32个或64个页组成。在实施例中，NAND快闪块是128KB。擦除一个块将所有位设定为“1”(且将所有字节设定为FFh)。编程对于将经擦除位从“1”改变为“0”是必要的。可进行编程的最小实体是页。在各种实施例中，每一页可在数据区域208中包括512个字节(256个字)且在备用区域210中包括另外16个字节(8个字)。在各种实施例中，每一页可在数据区域208中具有2048个字节(1024个字)且在备用区域210中具有64个字节(32个字)。备用区域210可存储用于擦除块管理功能的在生产过程期间标记无效块的位、可存储用于参考与多个全页块相关联的部分页高速缓冲存储器条目的逻辑地址信息或存储错误校正数据。图2的实例将I/O端口212显示为具有0到7的位(或总共8个位)范围，但此可如以上相对于页大小所描述而变化。在各种实施例中，数据区域208及备用区域210的长度被定义为“页”。备用区域210具有比数据区域208明显少的存储器单元。在实例中，备用区域208具有64个字节而数据区域具有两千字节的数据区域。用另一方式陈述是，备用区域的大小是数据区域大小的大约百分之三(3.125％)。每一行存储器单元的数据区域可被划分成四个扇区，且备用区域包含四个单独的错误校正数据段，每一数据扇区一个段。因此，数据区域中的每512字节扇区可存在备用区域中的最多16个字节。

在多级单元NAND快闪存储器的各种实施例中，同时编程整个页。在实例中，将一页(即，第一页的第一个位)编程在一系列单元中。此后，将第二页(即，第二页的第二个位)编程到相同一系列单元。因此，多级单元操作可包含对多级单元的两遍编程。与读取或写入操作相关联的传送信息的分配请求可在页基础上发生(例如，每次528个字节，与NOR快闪中所执行的字节或字基础不同)。另外，擦除操作可在块基础上发生。在操作中，在各种实施例的页读取操作期间，将528个字节的页从存储器传送到数据寄存器204中。在页写入操作中，将528个字节的页写入到数据寄存器204中且然后将其编程到存储器阵列104中(例如，在包括数据区域208的空间内)。此外，在块擦除操作中，在单个操作中擦除连续页群组。

图3是根据本发明各种实施例的非易失性快闪存储器阵列300的示意图。非易失性存储器的实例是NAND快闪存储器。存储器阵列300显示块内的位线(BL1、BL2到BLn)数目确定页的大小。存储器芯片的大小由分配到每一位线的串的数目确定，即，块的数目确定存储器芯片的大小。存储器阵列300包含布置成串联串320的浮动栅极存储器单元321到326阵列。对于多级单元应用来说，每一浮动栅极存储器单元将要存储表示多于一个位的能级。浮动栅极存储器单元321到326中的每一者漏极到源极地连接成串联串以使得第一浮动栅极存储器单元321的漏极通过第一漏极选择栅极327附接到第一位线BL1。第一漏极选择栅极327的状态是由漏极选择栅极控制线SG(D)319控制。串联串320的布置包含通过第一源极选择栅极328附接到第一位线BL1且由源极选择栅极控制线SG(S)329控制的最后浮动栅极存储器单元326。类似的布置出现在第二串联串330及最后串联串340中以使得最后串联串340可确定阵列的存储器密度。因此，类似的元件以类似的方式被标记。第二串联串330包含漏极到源极连接的浮动栅极存储器单元331到336阵列，其具有通过第二漏极选择栅极337附接到第二位线BL2的第一漏极存储器单元331且由漏极选择栅极控制线SG(D)319控制。第二串联串330的最后存储器单元336通过第二源极选择栅极338附接到第二位线BL2且由源极选择栅极控制线SG(S)329控制。

跨越多个串联串320、330及340的字线(WL0到WL31)可耦合到给定行中的每一浮动栅极存储器单元的控制栅极以控制其操作。举例来说，第一字线WL0 350耦合到位线BL1、BL2及BLn的每一第一浮动栅极存储器单元321、331及341。每一位线BL1到BLn最终耦合到检测每一单元的状态的感测放大器(未显示)。在操作中，字线WL0到WL31可选择串联串320、330及340中的个别浮动栅极存储器单元进行写入或从其读取，并以通过模式操作每一串联串320、330及340中的剩余浮动栅极存储器单元。

可使用每单元单个位或使用每单元多个位来编程每一浮动栅极存储器单元。单级单元(SLC)允许每单元编程单个位。多级(MLC)允许每单元编程多个位。在实例中，每遍编程一个位且因此编程多级单元可具有与可编程的位的数目相等数目的编程遍数。每一浮动栅极存储器单元的阈值电压(V_t)确定存储在所述单元中的数据。举例来说，在每单元单个位的架构中，1V的V_t可指示经编程的单元，而-1V的V_t可指示经擦除的单元。多级单元具有多于两个V_t值，其分别指示不同状态。然而，V_t值是可表示存储在多级单元中的数据的值的分布或范围的中心。在实例中，此分布可以是V_t前后+/-0.1V。多级浮动栅极存储器单元通过将位模式指派给存储在单元上的特定电压范围来利用传统快闪单元的类似性质。取决于指派给所述单元的电压范围的数目，此技术准许每单元存储两个或两个以上位。在一些实例中，浮动栅极存储器单元可被指派四个不同的电压V_t分布，所述分布具有大约200毫伏(mV)的宽度。在各种实施例中，还在每一V_t分布之间指派0.3V到0.5V的间隔。V_t分布之间的此间隔带可减少多个V_t分布不重叠的机会，所述重叠可导致逻辑错误及/或数据错误。

编程选定WL内的选定浮动栅极存储器单元可通过使BL降低到0V来实现。此导致跨越通道形成电位，且所述WL将致使所述浮动栅极存储器单元进行编程。V_t将在施加了较高编程脉冲时而增加。在每一编程脉冲之间，执行其中将选定WL降低到0V、将未选定WL降低到5V且检测所述选定WL的状态的检验阶段。如果所述浮动栅极存储器单元含有足以防止装置在WL上为0V的情形下导电的V_t，那么认为所述单元是已编程的；否则，认为所述单元仍为经擦除且增加编程脉冲高度0.5V且将其再次施加到所述选定WL。重复此过程直到所有选定WL均被检测为是已编程的为止。

图4是根据本发明各种实施例显示图3的多级单元阵列的阈值电压分布的图示。X轴404表示从最低阈值406到中间阈值408、410再到最高阈值412的阈值电压(V_t)。在一些实例中，当最低阈值406表示经擦除状态时，编程以在相关联的WL上首先执行最高阈值412按阈值电压的递减次序开始。所述经擦除状态或最低阈值406指示逻辑“11”，因为在被擦除时多层单元的两个位均处于“1”状态中。应注意，或者，一些存储器装置可用每一位上是逻辑“0”指示经擦除状态。在实例中，最高阈值412是首先被编程的阈值。此在所有较低多级分布被编程之前将最高电压置于所述WL上，此减少了对相同WL上计划编程在较低V_t分布的其它单元的干扰情况出现的机会。在实例中，根据本发明的一个实施例，首先编程一页中可需要被编程为具有最高阈值412的位的所有单元。接下来可编程第二高阈值410，随后是第二低的阈值408，且然后是最低阈值406。可用连续的编程及检验脉冲实现这些编程操作，其中在每一递增的编程脉冲之间施加具有两个不同电平(即，针对“01”的2V及针对“00”的1.3V)的两个检验脉冲。当试图填充数据块时，可针对页的每一扇区内的每一数据位重复此程序。

在编程操作的其它实例中，块中的位全部被擦除到最低状态，例如，如图4中所示的状态406“11”。执行编程操作以移位单元，其中最高有效位(即，上部页位)被移位为0-图4中的状态408及410。现在可将最低有效位(即，下部页位)编程到适当单元中。此处，如果上部页位保持为“1”，则状态从最低状态406改变为最高状态412，或者如果上部页位是“0”，则状态从状态408改变为状态410。这些编程操作是由一系列寻址到适当单元的电荷脉冲后跟检测操作来执行的。

在实例中，存储在多级单元中的数据不是按序逐个单元进行读取的。而是，以表示数据页的数字放置来读取一行中的单元。即，所述单元行中的最高有效位表示一数据页且所述单元行中的最低有效位表示不同的数据页。如果多级单元存储多于两个位，则中间数字位置将表示其自身的数据页。再次参照图4，且假设顺序单元存储所显示的阈值，则最高有效位页(上部页)是0110且最低有效位页(下部页)是0011。

在此实例中，最高有效位(上部)页比最低有效位(下部)页更有可能具有错误。上部页位在阈值406与408之间转变状态。上部页位也在阈值410与412之间转变状态。下部页仅在阈值408与410之间转变状态。因此，在上部页中有两倍的可能具有错误。如果对更可能的错误应用增加数量的错误校正，则对错误校正将係更有效的。

图5是可存储在多级存储器单元存储器的一行中的数据结构500的框图。在实例中，数据结构500是图2中所示的数据区域208的一个行。数据结构500针对最高有效位(MSB)页(后缀A)及最低有效位(LSB)页(后缀B)中的每一者显示存储器存储区域502A、502B及备用区域504A、504B。存储器存储区域502A及502B用来存储用于应用的数据。数据可以是所处理或所感测的数据，例如来自处理器(例如，图1的处理器116)的所感测的图像数据。存储区域502A及502B包含多个扇区SEC₀、SEC₁、SEC₂、SEC₃，其分别包含用来存储位的多个存储器单元。尽管显示为具有四个扇区，但将理解可使用其它偶数数目个扇区。个别多级存储器单元中的所存储能级表示最高有效位(MSB)及最低有效位(LSB)。将认识到本说明可扩展到大于2的位数目。然而，为简易说明及理解，本说明论述两位多级存储器。扇区在存储器区域中是连续的。扇区SEC₀、SEC₁、SEC₂、SEC₃是由每一扇区中的相同数目的单元形成。因此，每一扇区包含相同数目的存储器单元及用于数据的最高有效位电平及最低有效位电平两者的位。通常，扇区是对行中所述数目的存储器存储单元的平均划分。扇区的实例大小是512千字节。

备用区域504A及504B附加到相应的存储器存储区域502A及502B且为所谓的与存储器相关联的内务处理功能提供存储器存储。备用区域504A及504B可位于一行的开始处，即“0”位置或行的末端处，“N”位置。一些内务处理功能包含错误校正及块管理。在实施例中，备用区域504A及504B小于数据存储区域502A及502B。在实施例中，对应于上部页的备用区域504A被均匀地划分成四个段505₀、505₁、505₂及505₃。这些段可分别具有相同数目的位且完全使用上部页上的备用区域中的所有可用位。MSB页包含错误校正数据ECC₀、ECC₁、ECC₃、ECC₄，其分别对应于MSB页中的扇区SEC₀、SEC₁、SEC₂、SEC₃。所显示的下部(LSB)页包含多于四个段506₀、506₁、506₂、506₃及508。LSB页包含在段506₀、506₁、506₂、506₃的每一者中的对应于LSB页中的相应扇区SEC₀、SEC₁、SEC₂、SEC₃的错误校正数据。如图5中所示，用于MSB页的段505中的每一者的存储器单元的数目大于用于LSB页的段506及508中的每一者的存储器单元的数目。因此，错误校正数据段505₀、505₁、505₂及505₃包含比错误校正代码段506₀、506₁、506₂、506₃多的位。在一些实施例中，此是基于最高有效位页比最低有效位页更可能具有错误的确定。MSB页在错误校正数据ECC₀、ECC₁、ECC₃、ECC₄中包含比针对LSB电平的对应错误校正数据ECC₀、ECC₁、ECC₃、ECC₄多的用于错误校正的字节。

针对LSB页的备用区域504B进一步包含块管理数据段508。与此相反，在一个实施例中，MSB页错误校正使用整个其备用区域仅用于错误校正。段508可存储存储器管理数据，例如擦除块管理数据、耗损均衡数据及/或逻辑到物理块映射数据。

在实例中，存储器阵列的每一行在备用区域中具有64个字节。对于多级存储器单元来说，存在存储于存储器阵列的每一行内的最高有效位页及最低有效位页。对于经确定具有最可能发生错误机会的页来说，其备用区域全部专用于错误校正。对应于其它页的备用区域包含错误校正数据及块管理数据两者。在行的备用区域中的每一者中存在64个字节的情况下，可如下设定备用区域中的数据。最易出错页经设定具有四个扇区。那么，此页包含用于四个扇区中的每一者的16个字节错误校正数据，总共达到64个字节。不易出错页也在其备用区域中存储块管理数据，如此其不能反映最易出错页的布局。设定数目的字节专用于块管理。剩余字节被扇区的数目相除。在当前实例中，用于两个页的块管理可设定为16个字节且存储在不易出错页的备用区域中，从而留下48个字节用于不易出错页的错误校正。因此，四个扇区中的每一者均与备用区域中的12个字节的错误校正数据相关联。如根据本说明所理解，通过将块管理数据仅存储在不易出错页中，可针对较易出错页存储额外的错误校正数据。此可增加存储在多级存储器中的数据的可靠性及错误校正中的至少一者。

所述备用区域可进一步经设定以使得用于一个页的一些错误校正数据(例如，校验数据)存储在邻近页中。举例来说，不易出错页存储用于其自身及其更易出错伴随页两者的错误校正数据。将读取两个页以获取用于较易出错页的错误校正数据，例如错误校正代码。在实例中，较易出错页包含每扇区16个字节的错误校正数据(例如校验数据)，而不易出错页具有每扇区12个字节的错误校正数据。举例来说，如果对快闪失效机制的分析导致人们相信此分配是不适当的，则不易出错页上的48个字节中的一些字节可用于较易出错页的错误校正数据。作为实例，可利用对应于不易出错页的备用区域中的字节中的一些字节来提供所述段中的一者而给较易出错页上的每一扇区指派每扇区18个字节的错误校正，从而使不易出错页将接着留出每扇区段10个字节用于其错误校正数据。

存储在备用区域的ECC中的错误校正数据可根据各种错误校正代码(其也可称为“校验字节”)进行编码。一个实例是里德-所罗门(Reed-Solomon)代码数据。另一实例是BCH代码数据。其它类型的错误校正数据包含但不限于汉明代码(Hammingcode)、里德-穆勒代码(Reed-Muller code)及前向错误校正代码。

图6是为非易失性存储器设定错误校正布置的方法的流程图，600。在602处，作出关于存储在单个行的多级存储器单元中的每一数据页中发生错误的可能性的确定。此可至少部分地基于对相应阈值电压范围的位模式的指派。所述位模式可需要最高有效位比最低有效位更多地改变状态。在图4中显示了此位模式的一个实例。在另一实施例中，最低有效位可比最高有效位更多地改变值。一旦确定不易出错页，便用旗标将所述不易出错页标记为存储块管理数据，604。在606处，设定每一页的错误校正数据大小。用于较易出错页的备用区域可完全专用于错误校正数据。不易出错页的备用区域也包含错误校正数据，但比较易出错页具有较小数目的分配用于此目的的位。不易出错页的备用区域保留(例如)所述备用区域的末端处的设定数目的位用于块管理数据，608。然后，剩余备用区域用于不易出错页的错误校正。

图7是用于对非易失性存储器进行编程的方法的流程图，700。接收待存储的数据，702。在编程操作期间，ECC单元(其可以为控制器114或处理器116的一部分)基于待存储于扇区中的所接收数据计算ECC数据，702。格式化或构建包含错误校正数据的可写入数据块，706。仅将错误校正数据写入较易出错页的备用区域中。将错误校正数据及管理数据两者写入不易出错页的备用区域。然后，连同将实际数据写入数据区域一起将每一数据页的ECC数据写入对应备用区域中，708。构建写入到非易失性存储器的数据的实例描述于第11/698,456号、第11/698,455号及第11/672,076号申请案中，所述申请案中的每一者出于任何目的以引用方式并入本文中。

图8是用于从多级存储器读取数据的方法的流程图，800。在802处，从多级存储器读取数据。所读取的数据包含存储在多级单元行内的两个数据页、错误校正数据及块管理数据。分离上部页数据与下部页数据，804。针对下部页及上部页中的每一者读取错误校正数据，所述数据将针对每一页具有不同数目的位。较易出错页将具有较大数目的错误校正位。在808处，分离块管理数据与不易出错页的错误校正数据。当读出数据时，也读出ECC数据，因此，应用错误校正操作以校验数据是否正确，810。因此，ECC算法可校正数据错误且基于所述页之间的相对错误可能性将不同错误校正长度应用于每一页。可校正的数据错误数目取决于所使用的算法的校正强度。可将ECC算法植入硬件或软件中。简单的汉明代码提供最简单的硬件实施方案。然而，其仅可校正单位错误。汉明代码通常需要每扇区13个位。里德-所罗门代码可提供更稳健的错误校正能力。里德-所罗门需要每扇区为18个位的倍数来执行错误校正。BCH代码可比里德-所罗门代码提供具有改进效率的错误校正。BCH需要13个位的倍数来执行错误校正。

图9是根据本发明各种实施例的系统900的框图。系统900包含一个或一个以上设备，其可与图1中的存储器系统100的设备类似或相同。在一些实施例中，系统900包含耦合到显示器918及/或无线收发器920的处理器916。包含在设备900中及包括多个存储器单元的存储器系统100也可以操作方式耦合到处理器916。

在各种实施例中，系统900包含相机922，其包含透镜924及耦合到处理器916的成像平面926。成像平面926接收由透镜924捕获的光线928。系统900的众多变化形式是可能的。举例来说，在各种实施例中，系统900包含耦合到处理器916的音频及或视频媒体播放器930，包含一组媒体回放控制932。在各种实施例中，系统900包含调制解调器934、DRAM装置936及非易失性快闪存储器装置940，其均耦合到处理器916。

存储器阵列、页块、页及扇区的大小可根据存储器装置界定而变化。此外，备用区域中的可用字节也取决于特定存储器装置而变化。因此，本发明并不限于特定的存储器大小，除非如此主张。

本发明描述用以补偿多级单元存储器中的不同等级的缺陷率的结构及方法。较倾向于发生错误的或“有风险”的页通过应用较大量的错误校正数据而受到较有力的错误校正。将块管理信息移动到不易出错页。因此，取决于页之间的相对错误率，可变化错误校正代码以使其潜在地更有效。

虽然本文已图解说明并描述了具体实施例，但所属领域的技术人员将了解旨在达成相同目的的任何布置均可替换所示具体实施例。本申请案打算涵盖本标的物的改动或变化形式。应理解，以上描述打算为说明性而非限制性。在审阅以上描述之后，所属领域的技术人员将明了上述实施例的组合及其它实施例。本标的物的范围应参考以上权利要求书连同归属于所述权利要求书的等效内容的完全范围来确定。

以上说明中所描述的实例提供充足的细节以使所属领域的技术人员能够实践发明性标的物，且用于图解说明所述发明性标的物可如何应用于各种目的或实施例。对本发明中的“一(an)”、“一个(one)”或“各种”实施例的参考不必限于相同实施例，且所述参考可涵盖多于一个实施例。可利用其它实施例，且可在不背离本发明的范围的前提下做出结构、逻辑及电改变。

发明性标的物的此类实施例可在本文中个别地或共同地由术语“发明”指代，此只是出于便利性且并不打算在事实上已揭示多于一个发明或发明性概念的情形下将本申请案的范围自发地限制于任一单个发明或发明性概念。因此，尽管本文中已图解说明并描述了具体实施例，但旨在达成相同目标的任一布置均可替代所显示的所述具体实施例。本发明打算涵盖各种实施例的任一及所有改动或变化形式。

提供说明书摘要以符合37C.F.R.§1.72(b)，其需要将允许读者快速获取所述技术性发明的性质的摘要。提交本摘要是基于下列理解：其并非用于解释或限定本申请专利范围的范围或含义。另外，在前述具体实施方式中，出于简化本发明的目的，可见各种特征被一起集合在单个实施例中。本发明的此方法不应理解为需要比每一权利要求中所明确陈述的特征更多的特征。而是，发明性标的物可出现在少于单个所揭示实施例的所有特征中。因此，以上权利要求书据此被并入到具体实施方式中，其中每一权利要求本身作为单独的实施例。

Claims (28)

1.一种存储器，其包括：

多个存储器单元，其用以存储一页及至少一个另一页的数据，所述数据页与待用于与所述数据页相关联的校正及检测错误中的至少一者的数据量相关联，所述数据量不同于待用于与所述另一数据页相关联的校正及检测错误中的至少一者的数据量。

2.如权利要求1所述的存储器，其中所述待用于与所述数据页相关联的校正及检测错误中的至少一者的数据量大于所述待用于与所述另一数据页相关联的校正及检测错误中的至少一者的数据量。

3.如权利要求2所述的存储器，其中所述另一页包含不同于所述数据页的存储器管理数据量的存储器管理数据量。

4.如权利要求1到3中任一权利要求所述的存储器，其中所述待用于与所述数据页相关联的校正及检测错误中的至少一者的数据量与所述页所包含的所述存储器管理数据量的组合等于所述待用于与所述另一数据页相关联的校正及检测错误中的至少一者的数据量与所述另一页所包含的所述存储器管理数据量的组合。

5.如权利要求1到3中任一权利要求所述的存储器，其中所述数据页无存储器管理数据。

6.一种存储器，其包括：

控制电路；及

多级单元行，其以操作方式耦合到所述控制电路，所述多级单元用以存储至少第一页及第二页，所述第一页与第一错误校正代码相关联，所述第二页与不同于所述第一错误校正的第二错误校正代码相关联。

7.如权利要求6所述的存储器，其中所述第一错误校正代码需要比所述第二错误校正代码大的数目的位用于错误校正。

8.如权利要求6到7中任一权利要求所述的存储器，其中所述第二页包含比所述第一页大的数目的存储器管理存储位位置。

9.如权利要求6到8中任一权利要求所述的存储器，其中所述第一页及所述第二页包含相同数目的专用于数据存储的存储器单元。

10.如权利要求6到9中任一权利要求所述的存储器，其中所述多级单元行包含固定数目的单元，所述固定数目的单元包含相等数目的用于所述第一页及所述第二页中的每一者的存储器位置且包含相等数目的用于所述第一页及所述第二页中的每一者的错误校正代码及块管理的备用区域存储器位置。

11.如权利要求6到10中任一权利要求所述的存储器，其中所述第一页的所述备用区域存储器位置无块管理数据。

12.一种非易失性存储器，其包括：

输入/输出电路；及

可寻址的多级单元阵列，其以操作方式耦合到所述输入/输出电路，多级单元矩阵包含用以存储至少最高有效位页及最低有效位页的多级单元行，所述最高有效位页包含比所述最低有效位页高的错误率，所述最高有效位页包含比所述最低有效位页大的数目的错误校正位。

13.如权利要求12所述的存储器，其中所述多级单元行包含存储器存储区域及管理区域，且其中所述管理区域内的单元在最低有效位位置中包含块管理数据。

14.如权利要求12到13中任一权利要求所述的存储器，其中所述管理区域内的所述单元中的所述最高有效位仅包含用于所述最高有效位页的错误校正位。

15.如权利要求12到14中任一权利要求所述的存储器，其中所述管理区域内的所述单元中的所述最低有效位包含用于所述最低有效位页的错误校正位。

16.如权利要求12到15中任一权利要求所述的存储器，其中所述最高有效位页包含用于所述最高有效位页及所述最低有效位页两者的错误校正的数据。

17.一种存储器，其包括：

输入/输出电路；

可寻址多级单元阵列，其以操作方式耦合到所述输入/输出电路，多级单元矩阵包含用以存储至少最高有效位页及最低有效位页的多级单元行，所述最高有效位页包含不同于所述最低有效位页的错误率；

其中所述最高有效位页及所述最低有效位页中的一者包含较低的错误率；且

其中所述较低错误率的页用以存储用于所述较低错误率的页及所述另一页的错误较正数据。

18.如权利要求17所述的存储器，其中所述最高有效位页及所述最低有效位页中的所述另一页仅包含用于所述另一页的错误校正数据。

19.如权利要求17到18中任一权利要求所述的存储器，其中所述一个页包含用于所述最高有效位页及所述最低有效位页两者的擦除块管理数据。

20.如权利要求17到19中任一权利要求所述的存储器，其中用于所述较低错误页的所述错误校正数据包含比用于较高错误页的错误校正数据少的位。

21.如权利要求17到20中任一权利要求所述的存储器，其中用于所述较低错误页的所述错误校正数据包含四个12字节的群组，且其中用于所述较高错误页的所述错误校正数据包含四个大于12字节的群组。

22.如权利要求17到21中任一权利要求所述的存储器，其中所述较低错误页包含四个扇区。

23.如任一前述权利要求所述的存储器，其中所述错误校正代码由里德-所罗门错误校正代码、博斯-乔赫里-霍克文黑姆错误校正代码及校验和中的至少一者组成。

24.一种在存储器中进行错误校正的方法，其包括：

计算用于多级存储器单元行的第一页的第一错误校正数据；

计算用于所述多级存储器单元行的第二页的第二错误校正数据；及

将包含所述第一错误校正数据及第二错误校正数据的数据存储在所述多级存储器单元行中。

25.如权利要求24所述的方法，其中计算所述第一错误校正数据包含计算第一数目的错误校正位，且其中计算所述第二错误校正数据包含计算不同于所述第一数目的位的第二数目的错误校正位。

26.如权利要求24到26中任一权利要求所述的方法，其中所述第一数目的位等于备用区域的存储容量大小。

27.如权利要求24到26中任一权利要求所述的方法，其中存储数据包含将第二错误校正数据及块管理数据存储在所述多级存储器单元行的第二页中。

28.如权利要求24到27中任一权利要求所述的方法，其中存储数据包含将第一错误校正数据及块管理数据存储在所述多级存储器单元行的第一页中。

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