CN101821849A - 存储器单元、电子系统、形成存储器单元的方法及对存储器单元进行编程的方法 - Google Patents

存储器单元、电子系统、形成存储器单元的方法及对存储器单元进行编程的方法 Download PDF

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Abstract

一些实施例包括具有彼此以电介质材料隔开的垂直堆叠式电荷捕获区的存储器单元。所述电介质材料可包含高k材料。所述电荷捕获区中的一者或一者以上可包含金属材料。所述金属材料可作为例如纳米点的多个离散隔离岛状物而存在。一些实施例包括形成存储器单元的方法，其中两个电荷捕获区形成于隧穿电介质上，其中所述区相对于彼此垂直地移位，且其中最接近于所述隧穿电介质的区具有比另一区深的陷阱。一些实施例包括包含存储器单元的电子系统。一些实施例包括对具有垂直堆叠式电荷捕获区的存储器单元进行编程的方法。

Description

存储器单元、电子系统、形成存储器单元的方法及对存储器单元进行编程的方法
技术领域
本发明涉及存储器单元、电子系统、形成存储器单元的方法及对存储器单元进行编程的方法。
背景技术
存储器装置提供用于电子系统的数据存储装置。一种类型的存储器为被称为快闪存储器的非易失性存储器。快闪存储器为EEPROM(电可擦除可编程只读存储器)类型，其可以块进行擦除及重新编程。许多现代个人计算机具有存储于快闪存储器芯片上的BIOS。此BIOS有时被称为快闪BIOS。快闪存储器还风行于无线电子装置中，因为其使制造商能够在新通信协议变得标准化时支持新通信协议，且提供远程地升级装置以用于增强特征的能力。
典型快闪存储器包含包括以行及列形式而布置的大量非易失性存储器单元的存储器阵列。通常将单元分组成块。可通过对浮动栅极充电而电编程块内的单元中的每一者。可通过块擦除操作而将电荷从浮动栅极移除。将数据作为浮动栅极中的电荷而存储于单元中。
NAND为快闪存储器的基本架构。NAND单元单位包含串联地耦合到存储器单元的串联组合(串联组合通常被称作NAND串)的至少一个选择栅极。NAND串的栅极传统上为单级单元(SLC)，但制造商正转变为针对NAND串的栅极的多级单元(MLC)的利用。SLC仅存储一个数据位，而MLC存储多个数据位。因此，通过从SLC转变到MLC，可至少将存储器阵列密度加倍。
在装置的编程中，MLC不同于SLC。明确地说，如果装置经编程以仅具有两个存储器状态(0或1)，则可将装置编程为SLC，其中存储器状态中的一者对应于浮动栅极处的一个存储电荷电平(例如，对应于完全充电的装置)且另一者对应于浮动栅极处的另一存储电荷电平(例如，对应于完全放电的装置)。或者，如果装置经编程以具有四个存储器状态，则可将装置编程为具有两个存储器位的MLC。可以从最低存储电荷(例如，完全放电)到最高存储电荷(例如，完全充电)的次序而将存储器状态指定为11、01、00及10存储器状态。因此，11状态对应于最低存储电荷状态，10状态对应于最高存储电荷状态，且01及00状态对应于(例如)第一及第二中间存储电荷电平。
不管是将装置用作MLC还是用作SLC，均存在避免寄生电容耦合效应及应力诱发栅极漏泄且具有大存储器窗口(存储器窗口为使非易失性单元能够被充电的电荷窗口，且通过在给定时间内在单元上的施加多少电荷来界定)的持续目标。大存储器窗口可使得能够清楚地将MLC装置的多个存储器状态彼此分开。
例如金属电荷陷阱(MCT)的电荷捕获材料有希望在非易失性存储器单元中利用，但在获得大存储器窗口、由非易失性装置对电荷的良好保留及跨越NAND阵列的众多装置的均一性(换句话说，避免单元间西格马(sigma)变化)方面存在困难。
需要开发藉以减轻或克服上文所论述的困难中的一者或一者以上及/或实现上文所论述的目标中的一者或一者以上的结构及制造工艺。
附图说明
图1为根据实施例的存储器系统的简化框图。
图2为根据实施例的NAND存储器阵列的示意图。
图3为说明存储器单元的实施例的半导体晶片的一部分的图解横截面图。
图4为说明存储器单元的另一实施例的半导体晶片的一部分的图解横截面图。
图5到图11说明根据实施例的用于制造存储器单元的工艺的各种阶段。
图12为说明存储器单元的另一实施例的半导体晶片的一部分的图解横截面图。
图13为图12的实施例的实例的能带图。
图14为说明存储器单元的另一实施例的半导体晶片的一部分的图解横截面图。
图15为图14的实施例的实例的能带图。
图16为计算机实施例的图解视图。
图17为展示图16的计算机实施例的主板的特定特征的框图。
图18为电子系统实施例的高区框图。
图19为存储器装置实施例的简化框图。
具体实施方式
图1为根据实施例的存储器系统500的简化框图。存储器系统500包括集成电路快闪存储器装置502(例如，NAND存储器装置)，其包括浮动栅极存储器单元阵列504、地址解码器506、行存取电路508、列存取电路510、控制电路512、输入/输出(I/O)电路514及地址缓冲器516。存储器系统500包括电连接到用于存储器存取的存储器装置502以作为电子系统的部分的外部微处理器520或其它存储器控制器。存储器装置502经由控制链路522接收来自处理器520的控制信号。存储器单元用以存储经由数据(DQ)链路524而存取的数据。经由地址链路526而接收地址信号，且在地址解码器506处解码地址信号以存取存储器阵列504。地址缓冲器电路516锁存地址信号。可响应于控制信号及地址信号而存取存储器单元。
图2为NAND存储器阵列200的示意图。所述NAND存储器阵列可为图1的存储器阵列504的一部分。存储器阵列200包括字线2021到202N，及交叉局部位线2041到204M。字线202的数目与位线204的数目可各自为二的某次幂(例如，256个字线及4,096个位线)。局部位线204可以多对一的关系而耦合到全局位线(未图示)。
存储器阵列200包括NAND串2061到206M。每一NAND串包括浮动栅极晶体管2081到208N。浮动栅极晶体管位于字线202与局部位线204的交叉处。浮动栅极晶体管208表示用于数据存储的非易失性存储器单元。每一NAND串206的浮动栅极晶体管208以串联源极到漏极的形式连接于源极选择栅极210与漏极选择栅极212之间。每一源极选择栅极210位于局部位线204与源极选择线214的交叉处，而每一漏极选择栅极212位于局部位线204与漏极选择线215的交叉处。
每一源极选择栅极210的源极连接到共用源极线216。每一源极选择栅极210的漏极连接到对应NAND串206的第一浮动栅极晶体管208的源极。举例来说，源极选择栅极2101的漏极连接到对应NAND串2061的浮动栅极晶体管2081的源极。源极选择栅极210连接到源极选择线214。
每一漏极选择栅极212的漏极在漏极接点228处连接到用于对应NAND串的局部位线204。举例来说，漏极选择栅极2121的漏极在漏极接点2281处连接到用于对应NAND串2061的局部位线2041。每一漏极选择栅极212的源极连接到对应NAND串206的最后浮动栅极晶体管208的漏极。举例来说，漏极选择栅极2121的源极连接到对应NAND串2061的浮动栅极晶体管208N的漏极。
浮动栅极晶体管208包括源极230及漏极232、浮动栅极234及控制栅极236。浮动栅极晶体管208使其控制栅极236耦合到字线202。浮动栅极晶体管208的列为耦合到给定局部位线204的那些NAND串206。浮动栅极晶体管208的行为通常耦合到给定字线202的那些晶体管。
在一些实施例中，非易失性存储器单元包含电荷捕获区的垂直堆叠，个别区彼此以电介质材料分开。
个别电荷捕获区可包含一个或一个以上电荷捕获材料层，且在一些实施例中可包含金属材料。金属材料可形成为邻接层，或可形成为离散隔离岛状物。在一些实施例中，岛状物中的至少一些可为纳米粒子，纳米粒子被理解为沿着最大横截面小于或等于约1000纳米(且沿着横截面常常小于10纳米，或甚至小于3纳米)的结构。在一些实施例中，纳米粒子可具有从约1纳米到约100纳米的最大横截面尺寸。纳米粒子可经配置以捕获小于或等于约20个电荷，且可(例如)经配置以捕获约1个电荷到约20个电荷。纳米粒子可大体上为球形，且在所述实施例中可被称作纳米点。
使电荷捕获区彼此分开的电介质材料中的至少一些可为高k电介质材料(“高k”电介质材料为具有大于二氧化硅的电介质常数的电介质常数的材料)。在一些实施例中，高k电介质材料中的一些为电荷捕获材料(例如，氮化硅)，而在其它实施例中，高k电介质材料中的全体均不为电荷捕获材料。高k电介质材料可(例如)由各种氧化物及/或氮氧化物组成(“氧化物”包括铝酸盐及硅酸盐)。举例来说，高k材料可包含一种或一种以上氧化物或氮氧化物，其包含铝、锆及铪中的一者或一者以上。作为另一实例，高k材料可包含一种或一种以上镧系元素的一种或一种以上氧化物或氮氧化物(术语“镧系元素”指具有原子序数57-71的元素中的任一者；且明确地说，La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb及Lu中的任一者)。
在一些实施例中，使电荷捕获区彼此分开的电介质材料中的仅一些为高k电介质材料，且剩余电介质材料可包括任何合适组合物(例如，二氧化硅)。
图3中将包含垂直堆叠式电荷捕获区的存储器单元的实例实施例说明为半导体构造10的部分的非易失性存储器单元15。
半导体构造包含基底12。基底12可(例如)包含轻微掺杂有本底p型掺杂剂的单晶硅、基本上由轻微掺杂有本底p型掺杂剂的单晶硅组成或由轻微掺杂有本底p型掺杂剂的单晶硅组成，且可被称作半导体衬底或半导体衬底的一部分。术语“半导电衬底”及“半导体衬底”经界定以意味着包含半导电材料(例如，硅及/或锗)的任何构造，半导电材料包括(但不限于)例如半导电晶片(单独的或以上面包含有其它材料的组合件的形式)的块体半导电材料，及半导电材料层(单独的或以包含其它材料的组合件的形式)。术语“衬底”指包括(但不限于)上文所描述的半导电衬底的任何支撑结构。
栅极堆叠14由基底12支撑。栅极堆叠包括隧穿电介质16、第一电荷捕获区18、第一电荷捕获区上的第一主体电介质材料20、第二电荷捕获区22、第二电荷捕获区上的第二主体电介质材料24、第三电荷捕获区26、第三电荷捕获区上的阻断电介质材料28，及阻断电介质材料上的控制栅极30。
所展示的实施例包含三个垂直堆叠式电荷捕获区(18、22及26)。其它实施例可具有三个以上或三个以下垂直堆叠式电荷捕获区。在用于NAND存储器阵列的非易失性存储器单元的实例实施例中，可存在两个垂直堆叠式电荷捕获区到五个垂直堆叠式电荷捕获区。
所展示的电荷捕获区中的每一者包含电荷捕获材料的多个离散岛状物(岛状物在区18、22及26中分别经标记为19、23及27)。岛状物经说明成包含例如金属的导电材料，但在其它实施例中，岛状物中的至少一些可包含电荷捕获电介质材料。在一些实施例中，岛状物可对应于纳米粒子(例如，纳米点)。电荷捕获材料可包含金属、经导电掺杂半导体材料(例如，经导电掺杂硅或锗)、电介质中的金属掺杂区域及/或氮化硅。利用金属及/或半导体材料的优点在于：所述金属及/或半导体材料主要通过电子来编程及擦除；与通过电子来编程但通过空穴来擦除的氮化硅形成对比。通过空穴的擦除可损害氮化硅，且损害所述空穴所通过的其它材料。
如果电荷捕获岛状物包含含金属材料，则所述材料可为任何合适形式，且可(例如)对应于金属簇、金属纳米晶体、含经掺杂金属组合物，及/或经金属掺杂组合物。在一些实施例中，电荷捕获岛状物可包含以下各项中的一者或一者以上、基本上由以下各项中的一者或一者以上组成或由以下各项中的一者或一者以上组成：Au、Ag、Co、Ge、Ir、Ni、Pd、Pt、Re、Ru、Si、Ta、Te、Ti及W。
区18、22及26的电荷捕获材料可彼此相同或不同。在一些实施例中，一个区内的电荷捕获材料在以下各项中的一者或一者以上方面不同于另一区内的电荷捕获材料：大小、分布、组成、密度(密度指纳米粒子的群体密度，且明确地说，指每单位面积的纳米粒子的数目)及捕获能量(捕获能量指陷阱的位能深度)。在一些实施例中，各种电荷捕获区内的电荷捕获材料之间的差异连同各种区距隧穿电介质的距离的差异可使区能够在非易失性存储器装置的编程期间彼此大体上不同地表现。在其它实施例中，各种电荷捕获区内的电荷捕获材料之间的差异可使区能够在非易失性存储器装置的编程期间彼此类似地表现，而不管区距隧穿电介质16的不同距离。
在一些实施例中，最接近于隧穿电介质16的区内的电荷陷阱(在所展示的实施例中为区18内的电荷陷阱)与其它区中的电荷陷阱相比可相对较深；最远离于隧穿电介质的区内的电荷陷阱(在所展示的实施例中为区26内的电荷陷阱)与其它区中的电荷陷阱相比可相对较浅；且距隧穿电介质中间距离的区中的电荷陷阱(在所展示的实施例中为区22内的电荷陷阱)与其它区相比可具有中间深度。所述陷阱可致使区在非易失性存储器单元的编程期间彼此粗略地等效；且明确地说，可使电荷到各种区的注入及/或电荷从各种区的移位彼此可粗略地相当，而不管区距隧穿电介质的不同距离。
主体电介质材料20及24可包含任何合适组合物或组合物的组合，且可彼此相同或不同。在一些实施例中，电介质材料20及24中的至少一者将包含高k电介质材料。高k电介质材料的至少一部分可为例如氮化硅的电荷捕获材料；且高k电介质材料因此可补充电荷捕获区的电荷捕获特性。电荷捕获电介质可进一步辅助在编程及擦除期间于不同电荷捕获区之间的载流子输送以用于通过电子及空穴来存取全部存储器堆叠。
在其它实施例中，电介质材料20及24中的至少一者将由不为电荷捕获的高k电介质材料组成。在一些实施例中，直接在最接近于隧穿电介质的电荷捕获区上的主体电介质材料(在所展示的实施例中为主体电介质材料20)将由不为电荷捕获的高k电介质材料组成。举例来说，所述电介质材料可由选自由以下各项组成的群组的一种或一种以上氧化物组成：镧系元素氧化物、HfO2、Al2O3、HfA1xOy、HfSipOq、ZrO2及其混合物；其中x、y、p及q大于零。或者，或另外，电介质材料20及24中的至少一者可由例如PrON(根据组成元素来展示，而非根据化学计量来展示)的镧系元素氮氧化物组成。PrON可包含约40个原子百分比的Pr、约10个原子百分比到约20个原子百分比的O，及约30个原子百分比到约50个原子百分比的N。举例来说，PrON可包含约40个原子百分比的Pr、约20个原子百分比的O，及约40个原子百分比的N。或者，或另外，所述高k电介质材料还可包含镧系元素硅酸盐(即，可包含镧系元素、硅及氧)或镧系元素铝酸盐(即，可包含镧系元素、铝及氧)。
主体电介质材料可另外或或者包含不为高k的电介质材料，且可(例如)包含二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。然而，利用高k电介质材料可使得能够将电介质材料调谐到特定所要性能特性。
可将主体电介质材料形成为约0.5纳米到约30纳米的厚度。在一些实施例中，可将主体电介质材料形成为约1纳米到约10纳米的有效二氧化硅厚度的厚度(术语“有效二氧化硅厚度”意味着具有与二氧化硅的规定厚度等效的电介质常数的厚度)；且在一些实施例中，可将主体电介质材料形成为约1纳米到约3纳米的有效二氧化硅厚度。
在一些实施例中，可将材料20及24视为间隔材料，因为其使垂直移位的电荷捕获区彼此隔开。间隔材料中的至少一者可包括以下各项中的一者或一者以上：氮化硅、镧系元素氧化物、镧系元素氮氧化物、氧化铪、氧化铝、氧化铝铪、硅酸铪、氮氧化铪硅、二氧化硅、氮氧化锆硅、铝酸锆、硅酸锆、氧化锆、镧系元素硅酸盐及镧系元素铝酸盐。
隧穿电介质材料16可包含任何合适组合物或组合物的组合，且可(例如)包含以下各项中的一者或一者以上、基本上由以下各项中的一者或一者以上组成或由以下各项中的一者或一者以上组成：二氧化硅及各种镧系元素氧化物。可将隧穿电介质材料形成为约1纳米到约7纳米的等效二氧化硅厚度。
阻断电介质材料28可包含上文对于主体电介质材料20及24所论述的组合物中的任一者。因此，阻断电介质材料可包含各种高k电介质组合物中的任一者，高k电介质组合物包括(例如)氧化铝、氮氧化铪硅(HfSiON-其根据组成元素来展示，而非根据化学计量来展示)、氧化铪、镧系元素硅酸盐及镧系元素铝酸盐中的一者或一者以上。阻断电介质材料通常将具有比隧穿电介质材料高的电介质常数。可将阻断电介质材料形成为约0.5纳米到约10纳米的有效二氧化硅厚度。
控制栅极30可包含任何合适组合物或组合物的组合。举例来说，控制栅极可包含各种金属(例如，钨、钛，等等)、含金属组合物(例如，金属硅化物、金属氮化物，等等)及经导电掺杂半导体材料(例如，经导电掺杂硅，等等)中的一者或一者以上。在一些实施例中，控制栅极可包含直接相抵于阻断电介质材料的金属氮化物钝化层，且可包含金属氮化物钝化层上的经掺杂半导体材料。金属氮化物钝化可阻断掺杂剂从经掺杂半导体材料传递到阻断电介质。金属氮化物钝化层可包含(例如)氮化钛或氮化钽。
一对源极/漏极区域32形成于栅极堆叠14的相对侧面上。在所展示的实施例中，源极/漏极区域为基底12的半导体材料的经导电掺杂区域。区域32可为n型或p型多数掺杂。
图3的非易失性存储器单元15可用作SLC装置或MLC装置。
在一些实施例中，将各种电荷捕获区18、22及26作为单一电荷捕获单元一起进行编程及擦除。明确地说，可修整主体电介质材料与电荷捕获材料的组合，使得将所述区均充电到适当所要电位。举例来说，修整的部分可包括利用各种区内的电荷捕获材料，使得跨越各种区18、22及26的电荷捕获深度补偿区距隧穿电介质材料的不同距离。在存储器单元15的编程期间将电子注入到垂直堆叠式电荷捕获区中。可通过区22及26内的电荷捕获材料来聚集通过区18的岛状物19之间的电子。相对于含有单一电荷捕获层的单元来说，此可增加存储器单元15的存储器窗口，因为可通过存储器单元15的各种垂直堆叠式电荷捕获层来聚集比将通过单一电荷捕获层聚集的电子多的电子。相对于仅具有单一电荷捕获层的存储器单元来说，存储器单元15的额外电荷捕获层也可改进电荷保留。所述改进可至少部分地归因于较高电荷保留容量
在其它实施例中，各种电荷捕获区18、22及26可经受相对于彼此不同的编程电压，且可经独立地编程，使得物理地分开的电荷捕获区对应于MLC装置的不同存储器状态。最初提供将处于第一存储器状态中的MLC装置。第一存储器状态可对应于区18、22及24不充电的状态，或可对应于一个或一个以上区携载某一电荷但所述区不完全充电的状态。施加在第一电平下的编程电压，在第一电平下，主要仅将电荷注入到三个电荷捕获区中的一者(例如，最低编程电平可对应于物理地较低的电荷捕获区18)，且所述层变得带电以将单元的编程状态从第一存储器状态升高到第二存储器状态。接着可将编程电压增加到足以仅对三个电荷捕获区中的两者充电的电平(例如，较低的两个编程电平可对应于物理地较低的两个电荷捕获区18及22)以将存储器单元的编程状态从第二存储器状态升高到第三存储器状态。最后，可将编程电压增加到足以对所有三个电荷捕获区充电的电平，且因此将存储器单元的编程状态从第三存储器状态升高到第四存储器状态。
在一些实施例中，可利用上文所描述的MLC编程以将存储器阵列的各种存储器单元编程到相对于彼此不同的存储器状态。可如上文所描述经由较低存储器状态而顺序地进行存储器单元到较高存储器状态的编程，或者，最初可提供在足以在单一编程步骤中获得较高存储器状态的电压下的编程电压。在存储器阵列的多个存储器单元经编程的实施例中，可将非易失性存储器单元15视为并入于存储器阵列的大量相同单元中的一者的实例。阵列的编程可包含将单元的一个集合留置于第一存储器状态中、将单元的另一集合编程到第二存储器状态、将单元的另一集合编程到第三存储器状态，及将单元的又一集合编程到第四存储器状态。
图3展示具有垂直堆叠式电荷捕获区(其另外可能被称作层)的非易失性存储器单元的一个实施例。图4中展示另一实施例。在参看图4时，适当时，将使用与上文在描述图3时所利用的编号类似的编号。
图4展示包含非易失性存储器单元40的半导体构造10。存储器单元40包含基底12上的栅极堆叠42。
栅极堆叠42包含隧穿电介质材料16、第一电荷捕获区18、主体电介质材料20、第二电荷捕获区22、第二主体电介质材料24、第三电荷捕获区26、阻断电介质材料28，及控制栅极30。
电荷捕获区18、22及26分别包含层44、46及48。所述层可包含任何合适组合物或组合物的组合，且因此可包含以下各项中的一者或一者以上、基本上由以下各项中的一者或一者以上组成或由以下各项中的一者或一者以上组成：氮化硅及各种金属(例如，选自由铂、钌、钛及镍组成的群组的金属)。在图4的所示横截面中，图4的电荷捕获层跨越栅极而邻接，与图3的不连续电荷捕获层形成对比。
可与上文参看图3所论述的编程相同地编程图4的电荷捕获层。
在一些实施例中，可形成具有垂直堆叠式电荷捕获层的非易失性存储器单元，所述电荷捕获层中的一者或一者以上对应于图3所示的类型的不连续层，且电荷捕获层中的一者或一者以上对应于图4所示的类型的邻接层。
可通过任何合适处理来形成图3及图4的非易失性存储器单元。参看图5到图11来描述用于形成具有垂直堆叠式电荷捕获层的非易失性存储器单元的实例工艺。在参看图5到图11时，适当时，将使用与上文在描述图3时所利用的编号类似的编号。
参看图5，展示在处理阶段的构造10，其中跨越基底12而形成隧穿电介质材料16，且在隧穿电介质材料上形成含金属层50。
参看图6，使含金属层经受退火，退火将层分裂成多个离散岛状物19。岛状物19对应于第一电荷捕获层(或区)18。
参看图7，在岛状物19上且在岛状物19之间形成电介质材料20，且在电介质材料20上形成含金属层52。
参看图8，使含金属层52经受退火，退火将层分裂成离散岛状物23。岛状物23对应于第二电荷捕获层(或区)22。
参看图9，在岛状物23上且在岛状物23之间形成阻断电介质材料28，且在电介质材料上形成控制栅极30。电介质材料16、20、28及30连同控制栅极及区18及22的电荷捕获材料形成栅极堆叠54。栅极堆叠54类似于图3的栅极堆叠14，但仅包含两个电荷捕获区，而非图3所示的三个电荷捕获区。
参看图10，将栅极堆叠54图案化成栅极。所述图案化可通过以下操作来完成：在栅极堆叠上提供经图案化掩模(未图示)、将图案从掩模转印到栅极堆叠，且接着移除掩模。掩模可包含(例如)经光刻图案化的光致抗蚀剂。
参看图11，通过将导电率增强掺杂剂植入到基底12中而在栅极的相对侧面上形成源极/漏极区域32。
图5到图11的形成纳米粒子方法为实例方法，且可在其它实施例中使用其它方法。举例来说，可通过以下操作来形成纳米粒子：沉积薄膜(明确地说，约1纳米到约1.2纳米的厚度的膜)、接着进行电子束蒸发、共同溅射金属与嵌入绝缘体、脉冲式凝核及/或模板式自组装(下文参看图12更详细地论述)。
相对于常规非易失性存储器单元，上文所论述的非易失性存储器单元可提供众多优点。举例来说，可能存在由垂直堆叠式电荷捕获区所提供的电荷捕获的增强机率。明确地说，多个陷阱层的存在可增加载流子捕获事件的机率，且因此减小通过存储器堆叠的弹道电子喷出的机率。另一优点可为：多个陷阱层可使得大存储器窗口能够与非易失性存储器单元相关联。此可通过用于给定阈值电压的阻断电介质中的减小的电场来增强(归因于垂直分布的电荷)。另一优点可为增强的电荷保留。明确地说，所捕获电荷的垂直分布性质可使得能够在数据保留模式(零栅极偏压)期间减小跨越隧穿及阻断电介质的电场下降，此可导致增强的数据保留。相对于常规非易失性存储器单元，另一优点可为阈值电压的减小的单元间西格马变化。明确地说，阈值电压可具有对捕获中心的数目的相依性，且增加个别装置内捕获中心的总数目可降低每装置的捕获中心的总量的较小变化的统计相关性。捕获中心的垂直堆叠可增加可用于个别存储器单元的陷阱的总数目，且因此与陷阱的总数目成比例地减小统计西格马。垂直堆叠式捕获层的各种优点可实现超过50纳米节点的NAND快闪定标。
可修整存储器单元的垂直堆叠式捕获层以用于特定应用。举例来说，可堆叠多个金属电荷陷阱层，各种层的陷阱能量经调谐以满足各种所要性能特性(例如，所要数据保留性能，等等)。最接近于隧穿电介质的捕获层可具有最深陷阱能量，且垂直堆叠内的其它捕获层可具有较浅陷阱能量(陷阱能量通过选择各种层的不同功函数来调整)。
在一些实施例中，主体电介质材料中的一者或一者以上还可包含电荷捕获材料(例如，氮化硅)。所述电荷捕获电介质材料可在存储器单元的编程期间辅助捕捉电子。所述电荷捕获电介质材料还可通过减小捕获区之间的电场且减小各种捕获区之间的电流来辅助数据保留。
在一些实施例中，可实现隧穿电介质与阻断电介质之间的不对称电介质常数。
图12展示具有垂直堆叠式电荷捕获区的非易失性存储器单元的另一实施例。明确地说，图12展示包含非易失性存储器单元102的半导体构造100。存储器单元102包含基底12上的栅极堆叠104。
栅极堆叠104包含隧穿电介质材料106、第一电荷捕获区108、主体电介质材料110、第二电荷捕获区112、阻断电介质材料114，及控制栅极30。存储器单元还包含源极/漏极区域32。
第一电荷捕获区108包含纳米粒子109，且第二电荷捕获区112包含纳米粒子111。纳米粒子109与111可为纳米点，且可在组成、大小(明确地说，平均横截面尺寸)及群体密度方面彼此相同，或可在组成、平均横截面尺寸或群体密度中的一者或一者以上方面不同。纳米粒子109及111可包含上文针对图3的纳米粒子所论述的组合物中的任一者，且因此可包含以下各项中的一者或一者以上、基本上由以下各项中的一者或一者以上组成或由以下各项中的一者或一者以上组成：Au、Ag、Co、经导电掺杂Ge、Ir、Ni、Pd、Pt、Re、Ru、经导电掺杂Si、Ta、Te、Ti及W。
隧穿电介质106可包含以下各项中的一者或一者以上、基本上由以下各项中的一者或一者以上组成或由以下各项中的一者或一者以上组成：镧系元素氧化物、镧系元素硅酸盐及/或镧系元素铝酸盐，且在特定实施例中可由氧化镨组成。在一些实施例中，可认为镧系元素氧化物基本上由一种或一种以上镧系元素连同氧组成或由一种或一种以上镧系元素连同氧组成。在特定实施例中，隧穿电介质可包含以下各项、基本上由以下各项组成或由以下各项组成：Pr及O；Pr、Si及O；或Pr、Al及O。可将隧穿电介质形成为从约2纳米到约5纳米的等效氧化物厚度。
镧系元素氧化物、镧系元素硅酸盐及镧系元素铝酸盐可将编程电压相对于常规隧穿电介质(明确地说，二氧化硅)而有利地减小至少两倍。另外，镧系元素氧化物、镧系元素硅酸盐及镧系元素铝酸盐的大能带隙可帮助存储于纳米粒子上的电荷的保留，尤其当多个电荷存储于个别纳米粒子上时。
如果隧穿电介质由镧系元素及氧组成，则可利用臭氧、含镧系元素前驱物(例如，含有Pr的有机前驱物，例如，Pr(mmp))及水蒸气的脉冲而通过原子层沉积(ALD)来形成隧穿电介质。可利用臭氧的初始脉冲来抑制存在于下伏表面上的任何悬空键(dangling bond)。可在镧系元素氧化物的逐层积聚期间维持氧的高分压以维持所要化学计量。可在ALD期间进行间歇快速热退火到氮/氧混合物中约800℃到约1000℃的温度，以避免O-H键与Si-H键的合并，且使镧系元素氧化物(例如，Pr2O3)稳定。
主体电介质110可包含一种或一种以上镧系元素氮氧化物、基本上由一种或一种以上镧系元素氮氧化物组成或由一种或一种以上镧系元素氮氧化物组成，且在特定实施例中可由氮氧化镨组成。可将镧系元素氮氧化物视为含有镧系元素、氧及氮的材料；且因此，主体电介质或者可被称作包含一种或一种以上镧系元素连同氧及氮、基本上由一种或一种以上镧系元素连同氧及氮组成或由一种或一种以上镧系元素连同氧及氮组成。在特定实施例中，主体电介质可包含Pr、O及N、基本上由Pr、O及N组成或由Pr、O及N组成。主体电介质可具有在第一电荷捕获区108与第二电荷捕获区112之间约2纳米到约5纳米的等效氧化物厚度的厚度。
镧系元素氮氧化物可具有合适能带隙以帮助存储于纳米粒子上的电荷的电荷保留，尤其当多个电荷存储于个别纳米粒子上时。另外，镧系元素氮氧化物可通过阻断污染物在后续处理期间迁移而提供用于下伏电介质材料的组成稳定性。
阻断电介质114可包含上文对于图3及图4的阻断电介质28所论述的组合物中的任一者。在一些实施例中，阻断电介质114可包含以下各项中的一者或一者以上：氧化铪(HfO)、氮氧化铪硅(HfSiON)、氧化锆(ZrO)、氮氧化硅铝(SiAlON)、氮氧化铝铪(AlHfON)、氮氧化硅钽(SiTaON)、氮氧化铝钽(AlTaON)、氮氧化锆硅(ZrSiON)、镧系元素硅氮氧化物(例如，LaSiON)，及镧系元素铝氮氧化物(例如，LaSiON)。展示化学式以说明由化合物所包含的元素，而非用以说明元素的化学计量关系。可将阻断电介质形成为约30埃等效氧化物厚度到约80埃等效氧化物厚度的厚度。
在阻断电介质中利用含氮氧化物化合物的优点可为：所述化合物可防止可能存在于控制栅极116中的掺杂剂或污染物迁移。所述化合物可防止掺杂剂或污染物到达下伏于阻断电介质下的材料。在一些实施例中，如果在阻断电介质中利用含氮氧化物化合物，则可从控制栅极116省略金属氮化物钝化层(上文参考图3的控制栅极30所论述)。
虽然电荷捕获区108与112均经展示成包含纳米粒子，但在其它实施例中，电荷捕获区中的一者或两者可包含连续层(例如，上文参看图4所描述的连续层)。
在电荷捕获区108及112包含纳米粒子的实施例中，所述纳米粒子可通过任何合适处理来形成。在一些实施例中，可利用纳米粒子的自组装方法，以便获得纳米粒子的均一分布、大小及分开。自组装可包含形成聚苯乙烯(PS)与聚(甲基丙烯酸甲酯)(PMMA)的双嵌段共聚物，接着进行退火以在PS基质中产生PMMA圆柱体。可移除PMMA，从而在下伏材料上留置PS。可蚀刻下伏材料以形成硬掩模，且随后，可在硬掩模上且在开口内形成纳米粒子材料(例如，铂)薄膜。如果硬掩模包含主体电介质的所要材料，则可从开口之间移除过量纳米粒子材料以将纳米粒子留置于主体电介质材料中的开口内。如果硬掩模包含不同于所要主体电介质材料的材料，则可并入有另一步骤以相对于纳米粒子而选择性地移除所述其它材料，且接着利用所要主体电介质材料来替换所述其它材料。
除了PMMA/PS方法以外或作为PMMA/PS方法的替代，可利用用于形成自组装周期性开口的其它方法。举例来说，首先可通过苯基三乙氧基硅烷(PTS)来处理表面以形成自组装单层，且接着，可施加伴护蛋白质(chaperonin protein)溶液以在PTS的顶部上形成有序蛋白质圆柱体集合。环形形状的自组装蛋白质接着可充当用于选择性蚀刻到下伏材料中以在下伏材料内形成周期性开口图案的模板。所述开口接着可用于纳米粒子的后续制造。
另一方法为直接在镧系元素氧化物隧穿电介质上形成自组装聚合模板、通过氩来离子植入绝缘体的经暴露模板表面以增强及产生凝核中心、移除自组装聚合物，且接着通过溅射来共同沉积纳米点材料(例如，铂)与主体电介质材料(例如，氮氧化镨)。可进行后续退火以使结构稳定。
图13展示图12的存储器单元的特定实施例的能带隙图。图13的实施例利用PrO(根据元素组分来展示，而非根据特定化学计量来展示)隧穿电介质106、PrON(根据元素组分来展示，而非根据特定化学计量来展示)主体电介质110，及HfSiON(根据元素组分来展示，而非根据特定化学计量来展示)阻断电介质114。各种实例能级及转变以电子伏(eV)展示于图13中。PrO作为隧穿电介质的并入可提供极低漏泄，此可将电荷保留改进许多数量级。
图14展示具有垂直堆叠式电荷捕获区的非易失性存储器单元的另一实施例。明确地说，图14展示包含非易失性存储器单元152的半导体构造150。存储器单元152包含基底12上的栅极堆叠154。
栅极堆叠154包含隧穿电介质材料156、嵌入于保留材料160内的第一电荷捕获区158、间隔材料162、嵌入于保留材料166内的第二电荷捕获区164、间隔材料168、嵌入于保留材料172内的第三电荷捕获区170、阻断电介质材料174及控制栅极30。存储器单元还包含源极/漏极区域32。
第一电荷捕获区158包含纳米点159，第二电荷捕获区164包含纳米点161，且第三电荷捕获区170包含纳米点163。纳米点159、161及163可在组成方面彼此相同，或可在组成方面不同。在一些实施例中，纳米点159、161及163可包含以下各项中的一者或一者以上、基本上由以下各项中的一者或一者以上组成或由以下各项中的一者或一者以上组成：Au、Ag、Co、经导电掺杂Ge、Ir、Ni、Pd、Pt、Re、Ru、经导电掺杂Si、Ta、Te、Ti及W。
较远离于隧穿电介质的电荷捕获区内的纳米点小于较接近于隧穿电介质的电荷捕获区内的那些纳米点。明确地说，纳米点159的群体的平均横截面尺寸大于纳米点161的群体的平均横截面尺寸，纳米点161的群体的平均横截面尺寸又大于纳米点163的群体的平均横截面尺寸。在一些实施例中，在从一个电荷捕获区到其上方的电荷捕获区的前进中，纳米点的平均横截面尺寸可降低至少约10％。因此，纳米点163的群体可具有比纳米点161的群体小至少约10％的平均横截面尺寸，纳米点161的群体又可具有比纳米点159的群体小至少约10％的平均横截面尺寸。在一些实施例中，纳米点159、161及163的群体密度可相对于彼此相差至少10％。
与个别纳米点相关联的捕获能量、保留于个别纳米点上的电荷量及纳米点平面的电荷存储密度可与纳米点的大小及组成有关。明确地说，较小纳米点具有比较大纳米点浅的电荷陷阱，且保留较少电荷；且较小纳米点在以与较大纳米点相同的距离隔开时仍然提供较高平面电荷密度。至少在纳米点具有约1纳米到约10纳米的直径时，陷阱深度及保留电荷量的改变可由量子限制及库仑阻断引起。
量子限制描述电子性质-电子可爬升或降落到的能级的组织-在纳米粒子的大小足够小时如何改变。此大小通常为10纳米(nm)或更小。明确地说，所述现象由电子及空穴被挤压到接近被称为“激子玻尔半径(exciton Bohr radius)”的临界量子测量的尺寸引起。粒子大小越大，基态越低，且因此，电荷可被保留得越长。粒子大小越小，电子停留在浅能级中越容易，使得电子可更容易出来。
库仑阻断为电流在低偏压下归因于由于基本电荷的存在而产生的相对静电场的抑制。纳米粒子在其吸引电荷时变成电荷中心。纳米粒子可捕获多个电子。然而，每当捕获电子时，纳米粒子周围的静电场积聚到其排斥其它电子的点，因此抑制电子的输送及存储。因此，额外传入电子伴随有较高能量状态，且因此可漏出。因此，由纳米点所捕获的电子越多，一些电子的电荷保留时间越少。
电荷捕获区158、164及170中的个别纳米点可彼此以至少约3.5纳米隔开以避免邻近纳米点之间的串扰。如果邻近纳米点之间的间隔在各种电荷捕获区内大约相同，则具有较小纳米点的区将具有比具有较大纳米点的区高的纳米点群体密度。
通过随着电荷捕获区越远离于隧穿电介质在电荷捕获区内放置越来越小的纳米点，可使各种电荷捕获区的捕获特性彼此匹配。明确地说，如果较远离于隧穿电介质的区具有与较接近于隧穿电介质的区相同的捕获能量，则较远离于隧穿电介质的区比较接近于隧穿电介质的区更难以放电(归因于电子或空穴必须行进以到达较远区的额外距离)。然而，通过降低较远离于隧穿电介质的区的捕获能量，现在可通过与用以从较接近于隧穿电介质的区放电的能量相当的能量来使所述区放电。因此，接着可通过类似能量来编程及擦除较近电荷捕获区及较远电荷捕获区。较近电荷捕获区与较远电荷捕获区因此可一起在编程及擦除操作期间操作以捕获电荷。此可通过在每一存储器单元内提供大量陷阱，以使得少数电荷陷阱的单元间变化对于个别单元的总性能较不重要而改进跨越多个存储器单元的编程电压的均一性。跨越多个存储器单元装置的均一性的改进可被称作跨越装置的电荷存储状态的散布减小。较近电荷捕获区及较远电荷捕获区在编程及擦除期间作为单一实体的利用还可增加个别存储器单元的存储器窗口。
相对于用于较靠近于隧穿电介质的电荷捕获区的纳米点的材料来说，较远电荷捕获区相对于较靠近于隧穿电介质的电荷捕获区的捕获能量改变可通过针对较远电荷捕获区的纳米点利用较低功函数材料来增强。
较远离于隧穿电介质的区与较接近于隧穿电介质的区的捕获能量的匹配可通过嵌有纳米点的材料且通过提供于捕获区之间的间隔材料来增强。举例来说，可将较远离于隧穿电介质的间隔材料形成为比较接近于隧穿电介质的间隔材料更能渗透电子及/或空穴。当材料较远离于隧穿电介质时，可通过改变材料的组成及厚度中的一者或两者来完成渗透性改变。
可在图14的栅极堆叠154中利用的实例材料及厚度如下。隧穿电介质156可由形成为约3纳米到约7纳米厚度的二氧化硅组成，且可从约3纳米到约3.5纳米。纳米点159可由铂或钌组成，且可为具有使得捕获能量为约5eV的直径的球体。其内嵌有纳米点159的材料160及材料162均可由二氧化硅组成，且可被形成为在纳米点159的最上部表面上约2纳米到约2.5纳米的总厚度。纳米点161可由钨组成，且可为具有使得捕获能量为约4.5eV的直径的球体。其内嵌有纳米点161的材料166及材料168均可由氮氧化硅组成，且可被形成为在纳米点161的最上部表面上约2纳米的总厚度。纳米点163可由Au、经导电掺杂Ge或经导电掺杂Si组成，且可为具有使得捕获能量为约4eV的直径的球体。其内嵌有纳米点163的材料172及电荷阻断材料174可由氧化铝组成，且可具有在纳米点163上18纳米的厚度(换句话说，约8纳米的等效氧化物厚度)。
捕获能量可受纳米粒子大小影响；及/或受电介质势垒与纳米粒子材料功函数的关系影响。因此，可通过修整纳米粒子大小而调谐陷阱深度及/或通过调谐纳米粒子材料/电介质材料组合而调谐陷阱深度。
针对材料166及168利用氮氧化硅可增强电荷捕获，因为氮氧化硅本身为电荷捕获材料。
上文所论述的特定材料为用于图14的实施例的纳米点及层的实例材料。在其它实施例中，除了所描述的特定材料以外，或作为所描述的特定材料的替代，可使用其它材料。举例来说，上文相对于图1到图13所论述的间隔材料中的任一者可用于材料160、162、166、168及172中的一者或一者以上；上文相对于图1到图13所论述的隧穿电介质材料中的任一者可用于隧穿电介质156，上文相对于图1到图13所论述的电荷阻断材料中的任一者可用于电荷阻断材料174，且上文相对于图1到图13所论述的纳米点材料中的任一者可用于纳米点159、161及163。
图15展示图14的存储器单元实施例的实例的能带隙图。
可将上文在图1到图15中所论述的存储器单元并入存储器阵列中，且可将所述阵列用作例如计算机系统、相机、电话、汽车、时钟等等的各种电子系统中的快闪存储器。
图16说明计算机系统400的实施例。计算机系统400包括监视器401或其它通信输出装置、键盘402或其它通信输入装置，及主板404。主板404可携载微处理器406或其它数据处理单元及至少一个存储器装置408。存储器装置408可包含存储器单元阵列，且所述阵列可与寻址电路耦合以用于存取阵列中的个别存储器单元。另外，存储器单元阵列可耦合到读取电路以用于从存储器单元读取数据。可利用寻址电路及读取电路以用于在存储器装置408与处理器406之间传送信息。此说明于图17所示的主板404的框图中。在所述框图中，以410来说明寻址电路且以412来说明读取电路。
处理器装置406可对应于处理器模块，且与模块一起利用的相关联存储器可包含快闪结构。
存储器装置408可对应于存储器模块，且可包含快闪存储器。
图18说明电子系统700的高区组织的简化框图。系统700可对应于(例如)计算机系统、过程控制系统，或使用处理器及相关联存储器的任何其它系统。电子系统700具有功能元件，包括处理器702、控制单元704、存储器装置单元706及输入/输出(I/O)装置708(应理解，在各种实施例中，系统可具有多个处理器、控制单元、存储器装置单元及/或I/O装置)。通常，电子系统700将具有本机指令集合，其指定待由处理器702对数据执行的操作及处理器702、存储器装置单元706与I/O装置708之间的其它交互。控制单元704通过贯穿致使从存储器装置706提取指令且执行指令的操作集合而连续地循环来协调处理器702、存储器装置706及I/O装置708的所有操作。存储器装置706可包括例如快闪卡的快闪存储器。
图19为电子系统800的简化框图。系统800包括存储器装置802，其具有存储器单元阵列804、地址解码器806、行存取电路808、列存取电路810、用于控制操作的读取/写入控制电路812，及输入/输出电路814。存储器装置802进一步包括功率电路816及传感器820(例如，用于确定存储器单元是在低阈值传导状态中还是在高阈值非传导状态中的电流传感器)。所说明的功率电路816包括电源电路880、用于提供参考电压的电路882、用于向第一字线提供脉冲的电路884、用于向第二字线提供脉冲的电路886，及用于向位线提供脉冲的电路888。系统800还包括处理器822，或用于存储器存取的存储器控制器。
存储器装置802在布线或金属化线上接收来自处理器822的控制信号。存储器装置802用以存储经由I/O线而存取的数据。处理器822或存储器装置802中的至少一者可包括快闪存储器。
各种电子系统可在单一封装处理单元中制造或甚至在单一半导体芯片上制造，以便减小处理器与存储器装置之间的通信时间。
电子系统可用于存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块及专用模块中，且可包括多层多芯片模块。
电子系统可为例如时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等的广泛范围的系统中的任一者。

Claims (35)

1.一种存储器单元，其包含彼此以包含含有镧系元素、氧及氮的至少一种电介质材料的区域隔开的一对电荷捕获区。
2.根据权利要求1所述的存储器单元，其进一步包含所述电荷捕获区中的一者与下伏半导体衬底之间的隧穿电介质，且其中所述隧穿电介质包含含有镧系元素及氧的至少一种电介质材料。
3.根据权利要求1所述的存储器单元，其中所述对的所述电荷捕获区中的至少一者包含多个离散岛状物。
4.根据权利要求1所述的存储器单元，其中所述对的所述电荷捕获区中的两者包含多个纳米粒子。
5.根据权利要求1所述的存储器单元，其中所述对的所述电荷捕获区中的两者包含多个纳米点。
6.根据权利要求5所述的存储器单元，所述电荷捕获区中的一者的所述纳米点具有第一群体密度，且其中所述电荷捕获区中的另一者的所述纳米点具有第二群体密度，所述第二群体密度与所述第一群体密度相差至少10％。
7.根据权利要求5所述的存储器单元，其中所述电荷捕获区中的一者的所有所述纳米点形成具有第一平均横截面尺寸的第一群体；其中所述电荷捕获区中的另一者的所有所述纳米点形成具有第二平均横截面尺寸的第二群体；且其中所述第一平均横截面尺寸与所述第二平均横截面尺寸相差至少10％。
8.根据权利要求7所述的存储器单元，其中：
所述电荷捕获区相对于彼此垂直地堆叠，其中所述电荷捕获区中的一者为下部电荷捕获区且另一者为上部电荷捕获区；
所述存储器单元进一步包含所述下部电荷捕获区与下伏半导体衬底之间的隧穿电介质；且
所述上部电荷捕获区的所述纳米点群体具有比所述下部电荷捕获区的所述纳米点群体小的平均横截面尺寸。
9.根据权利要求1所述的存储器单元，其中所述对的所述电荷捕获区在捕获能量方面彼此不同。
10.根据权利要求1所述的存储器单元，其中所述对的所述电荷捕获区在组成方面彼此相同。
11.一种存储器单元，其包含：
隧穿电介质；
所述隧穿电介质上的第一纳米点区，所述第一纳米点区的纳米点具有第一群体密度；
所述第一纳米点区上的第二纳米点区，所述第二纳米点区的纳米点具有第二群体密度，所述第二群体密度与所述第一群体密度相差至少约10％；
所述第一与第二纳米点区之间的至少一种间隔材料；以及
所述第二纳米点区上的控制栅极。
12.一种存储器单元，其包含：
隧穿电介质；
所述隧穿电介质上的第一纳米点区，所述第一纳米点区的纳米点具有第一平均横截面尺寸；
所述第一纳米点区上的第二纳米点区，所述第二纳米点区的纳米点具有第二平均横截面尺寸，所述第二平均横截面尺寸与所述第一平均横截面尺寸相差至少约10％；
所述第一与第二纳米点区之间的至少一种间隔材料；以及
所述第二纳米点区上的控制栅极。
13.根据权利要求12所述的存储器单元，其中所述第二平均横截面尺寸小于所述第一平均横截面尺寸。
14.根据权利要求12所述的存储器单元，其中所述至少一种间隔材料包括氮化硅、镧系元素铝酸盐、镧系元素氧化物、镧系元素氮氧化物、镧系元素硅酸盐、氧化铪、氧化铝、氧化铪铝、硅酸铪、氮氧化铪硅、二氧化硅、氮氧化锆硅、铝酸锆、硅酸锆及氧化锆中的一者或一者以上。
15.根据权利要求12所述的存储器单元，其进一步包含所述第二纳米点区上的一个或一个以上额外纳米点区。
16.根据权利要求15所述的存储器单元，其中所述一个或一个以上额外纳米点区中的一者为第三纳米点区，且其中所述第一、第二及第三纳米点区在陷阱深度方面彼此不同。
17.根据权利要求15所述的存储器单元，其包含总数目在3到5个的纳米点区。
18.一种电子系统，其包含：
处理器；以及
与所述处理器进行数据通信的存储器，所述存储器包含多个存储器单元；个别存储器单元中的至少一些包含：
隧穿电介质；
所述隧穿电介质上的第一电荷捕获区；
所述第一电荷捕获区上的间隔电介质材料；
所述间隔电介质材料上的第二电荷捕获区；
所述第二电荷捕获区上的阻断电介质；
所述阻断电介质上的控制栅极；
其中所述第一及第二电荷捕获区分别包含第一及第二纳米粒子；且
其中所述第一及第二纳米粒子分别形成第一及第二群体，所述第一与第二群体在群体密度方面彼此不同。
19.根据权利要求18所述的电子系统，其中所述阻断电介质包含氧化铪及氧化锆中的一者或两者。
20.根据权利要求18所述的电子系统，其中所述阻断电介质包含氮氧化铪硅、氮氧化锆硅、铝酸锆、二氧化硅、氮氧化硅铝、氮氧化铝铪、氮氧化硅钽及氮氧化铝钽中的一者或一者以上。
21.根据权利要求18所述的电子系统，其中所述个别存储器单元中的所述至少一些除了所述第一及第二区以外还包含至少另一个电荷捕获区。
22.根据权利要求18所述的电子系统，其中所述个别存储器单元中的所述至少一些除了所述第一及第二区以外还包含至少另一个电荷捕获区；且其中所有所述电荷捕获区彼此以含有一种或一种以上镧系元素氮氧化物的间隔电介质材料插入层隔开。
23.根据权利要求22所述的电子系统，其中所述个别存储器单元中的所述至少一些包含总数目在3到5个的电荷捕获区。
24.根据权利要求18所述的电子系统，其中：
所述个别存储器单元中的所述至少一些除了所述第一及第二区以外还包含第三电荷捕获区；
所述第三电荷捕获区在所述第二电荷捕获区上；且
所述第一、第二及第三电荷捕获区在陷阱深度方面彼此不同；其中所述第一电荷捕获区具有最深陷阱深度，所述第三电荷捕获区具有最浅陷阱深度，且所述第二电荷捕获区具有在所述第一电荷捕获区的所述陷阱深度与所述第三电荷捕获区的所述陷阱深度中间的陷阱深度。
25.一种对各自具有三个垂直堆叠式电荷捕获区的多个存储器单元进行编程的方法，其包含：
在所述存储器单元中的至少一者中，将电子主要仅注入到所述电荷捕获区中的最低者中以实现一个存储器状态；
在所述存储器单元中的至少一者中，将电子注入穿过所述电荷捕获区中的所述最低者且进入到所述电荷捕获区中的所述最低者上方的电荷捕获区中以实现另一存储器状态；以及
在所述存储器单元中的至少一者中，将所述电子注入穿过所述电荷捕获区中的最低两者且进入到所述电荷捕获区中的第三者中以实现第三存储器状态。
26.一种对存储器单元阵列进行编程的方法，其包含：
提供所述阵列的个别存储器单元以包含彼此以电介质材料分开的三个垂直堆叠式单独电荷捕获区；
通过将电荷主要仅提供到所述三个电荷捕获区中的一者而将所述存储器单元中的至少一者编程到第一存储器状态；
通过将电荷主要仅提供到所述三个电荷捕获区中的两者而将所述存储器单元中的至少一者编程到第二存储器状态；以及
通过将电荷提供到所述电荷捕获区中的所有三者而将所述存储器单元中的至少一者编程到第三存储器状态。
27.根据权利要求26所述的方法，其中所述电介质材料包含所述电荷捕获区中的至少两者之间的高k电介质材料。
28.根据权利要求26所述的方法，其中所述三个电荷捕获区中的至少一者包含金属。
29.根据权利要求26所述的方法，其中所述三个电荷捕获区中的至少一者包含纳米粒子。
30.根据权利要求26所述的方法，其中所述三个电荷捕获区各自由纳米粒子组成。
31.一种对存储器单元阵列进行编程的方法，其包含：
提供所述阵列的个别存储器单元以包含彼此以电介质材料分开的三个单独电荷捕获区；
提供最初将处于第一存储器状态中的所述存储器单元；
通过将电荷主要仅注入到所述三个电荷捕获区中的一者而将所述存储器单元中的至少一者的编程状态从所述第一存储器状态升高到第二存储器状态；
通过将电荷主要仅注入到所述三个电荷捕获区中的两者而将所述存储器单元中的至少一者的编程状态从所述第二存储器状态升高到第三存储器状态；以及
通过将电荷注入到所述电荷捕获区中的所有三者而将所述存储器单元中的至少一者的编程状态从所述第三存储器状态升高到第四存储器状态。
32.根据权利要求31所述的方法，其中所述电介质材料包含所述电荷捕获区中的至少两者之间的高k电介质材料。
33.根据权利要求31所述的方法，其中所述三个电荷捕获区中的至少一者包含金属。
34.根据权利要求31所述的方法，其中所述三个电荷捕获区中的至少一者包含纳米粒子。
35.根据权利要求31所述的方法，其中所述三个电荷捕获区各自由纳米粒子组成。
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