CN101861652A - 含有(110)-取向硅的半导体器件 - Google Patents

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Abstract

一种在金属基底上方的重度掺杂的P-型(110)半导体层上形成半导体器件的方法，包括提供第一支撑基底并形成覆盖第一支撑基底的P-型重度掺杂的(110)硅层。相对于P-型重度掺杂的(110)硅层，第一支撑基底的至少顶层可通过选择性蚀刻工艺方法移除。在(110)硅层之内和之上形成垂直半导体器件结构。该垂直器件结构包括顶金属层，其特征在于<110>方向的电流传导。该方法包括将第二支撑基底结合至顶金属层并采用机械打磨和选择性蚀刻工艺方法除去第一支撑基底而暴露出P-型重度掺杂的(110)硅层的表面，并容许金属层形成于该表面上。

Description

含有(110)-取向硅的半导体器件
相关申请的引用
本申请要求享有2007年9月27日提交的共同受让的美国临时专利申请60/975,739的优先权，为各种目的以其全文结合于本文中作为参考。
技术领域
本发明一般涉及半导体器件，更具体而言，涉及用于在(110)-取向硅中制作槽型FET的方法和结构。
背景技术
传统的半导体生产利用了许多在基底上形成半导体结构的工艺方法。在某些器件中，基底用作电流传导路径的部件。例如，基底以固态开关这一适用于离散器件应用和集成电路的关键半导体结构而起到重要作用。固态开关包括，例如，功率金属氧化物半导体场效应晶体管(功率MOSFET)，绝缘-栅二极晶体管(IGBT)和各种类型的可控硅元件。对于电源开关的一些定义性性能特征是其导通电阻(即，漏-源导通电阻，RDSon)、击穿电压和开关速度。
一般而言，典型MOSFET的开关速度、导通电阻、击穿电压和功耗受布局、尺寸和材料的影响。工业设计实践追求保持MOSFET的导通电阻尽可能地低，而降低传导功率损失并增加电流密度。例如，在垂直功率MOSFET中，导通电阻由若干电阻如沟道电阻、漂移区(例如，外延取向层)电阻和基底电阻构成。这中垂直功率MOSFET(以及其它MOSFET)的导通电阻是直接受到用于形成漏-源传导路径的材料类型和尺寸的影响。因此，对于垂直功率器件，如功率MOSFET，基底是关键性能组件。
即使传统技术已经利用各种基底材料用于制作垂直功率器件，但是还存在与这些传统技术相关的局限性。一些这些局限性将在以下进行详细讨论。
因此，对于改进制作具有合乎需要的基底性能的垂直电器同时维持简单的生产工艺方法，仍需改进技术。
发明内容
根据本发明的实施方式，描述了用于融合(110)P-型材料中更高空穴迁移率和重度掺杂的(110)P-型材料的低电阻率以改进P-型垂直半导体器件的器件性能的各种技术。
根据本发明一个实施方式，提供了一种用于在重度掺杂的P-型(110)半导体层上形成半导体器件的方法。该方法包括提供第一P-型半导体层，其特征在于(110)的表面晶体取向和第一电导率，而且其是重度掺杂的。该方法还包括形覆盖第一P-型半导体层的第二P-型半导体层。第二P-型半导体层具有(110)的表面晶体取向且特征在于其电导率比第一电导率低。该方法进一步包括形成上覆盖第二P-型半导体层的顶导体层，并形成第一P-型半导体层下方的底导体层。从顶导体层至底导体层而通过第二p-型半导体层的电流传导特征在于沿着<110>晶体取向并在(110)晶面上的空穴迁移率。
在一个具体实施方式中，该方法包括提供第一支撑基底，并形成覆盖第一支撑基底的P-型重度掺杂的(110)硅层。第一支撑基底的至少一个顶层相对于P-型重度掺杂的(110)硅层可通过选择性蚀刻工艺方法移除。随后，垂直半导体器件结构形成于P-型重度掺杂的(110)硅层之中和之上。器件结构包括顶金属层，且特征在于(110)晶面上<110>方向的电流传导。该方法包括将第二支撑基底结合至顶金属层并采用选择性蚀刻工艺方法移除第一支撑基底而暴露P-型重度掺杂的(110)硅层的表面。该方法还包括提供金属层与P-型重度掺杂的(110)硅层的表面接触并移除第二支撑基底。
在一个实施方式中，第一支撑基底包含覆盖硅基底的氧化物层，其特征在于(100)晶体取向、P-型传导性和轻度掺杂。在一个具体实施方式中，P-型重度掺杂的(110)硅层按照如下形成。P-型重度掺杂的(110)硅层形成并覆盖属于轻度掺杂的P-型(110)基底的第一硅基底。第一氧化物层形成并覆盖P-型重度掺杂的(110)硅层。氢离子注入重度掺杂的(110)硅层而在此形成由氢充分削弱的区域，以容许沿着该区域解裂重度掺杂的(110)硅层而形成上(110)层和下(110)层。在一个实施方式中，第二氧化物层形成并覆盖第一支撑硅基底。该方法包括将第一基底结合至第一支撑硅基底并沿着该区域解裂P-型重度掺杂的(110)硅层而留下结合至覆盖第一支撑硅基底的第二二氧化硅层的下层。下(110)层特征在于P-型传导性，且是重度掺杂的。在一个具体实施方式中，第一支撑基底通过研磨硅基底，利用氧化物层作为蚀刻停止层而蚀刻剩余硅基底，并利用P-型重度掺杂的(110)硅层作为蚀刻停止层而蚀刻氧化物层，而被移除。
在另一实施方式中，第一支撑基底包括特征为(110)晶体取向、P-型传导性和轻度掺杂的硅基底，且P-型重度掺杂的(110)硅层采用取向附生(外延，epitaxial)工艺方法或离子注入工艺方法形成。在一个具体实施方式中，第一支撑基底通过研磨硅基底并利用重度掺杂的P-型硅作为蚀刻停止层而蚀刻其余硅基底，而被移除。例如，第一支撑硅基底能够利用包括KOH或EDP的湿法蚀刻工艺方法而被移除。
根据本发明另一实施方式，垂直半导体器件包含底导体层和覆盖底导体层的第一P-型半导体层。第一P-型半导体层是重度掺杂的，其特征在于(110)的表面晶体取向和第一电导率。垂直半导体器件包含覆盖第一P-型半导体层的第二P-型半导体层。第二半导体层也属于P-型，且特征在于电导率比第一电导率低。顶金属层覆盖第二P-型半导体层而与器件形成顶接触。在该垂直半导体器件中，从顶金属层至底金属层且通过第二P-型半导体层的电流传导，特征在于沿着<110>晶体取向并在(110)晶面上的空穴迁移率。
在垂直半导体器件的一个具体实施方式中，第一P-型半导体层特征在于1E 17/cm3或更高的掺杂浓度。在另一实施方式中，第一P-型半导体层特征在于超过6E19/cm3的掺杂浓度。
在一个具体实施方式中，垂直半导体器件包含槽栅MOSFET，其含有延伸进入第二P-型半导体区域的槽。栅介电层对该槽的侧壁和底加衬。槽栅MOSFET包含在该槽中的栅介电层之上的栅电极，而P-型源区侧接于该槽中的栅电极每侧。MOSFET还包含P-型漂移区、延伸于漂移区上方的n-型体区、和临近该槽的体区内的P-型源区。
在另一实施方式中，垂直半导体器件包含屏蔽栅槽MOSFET，其包含延伸入第二半导体层的槽。屏蔽介电层对该槽的侧壁和底表面加衬。屏蔽栅槽MOSFET包含在该槽下部的屏蔽电极并通过屏蔽介电层与第二半导体层绝缘。电极间介电层覆盖该屏蔽电极，而栅介电层对槽侧壁的上部分加衬。屏蔽栅槽MOSFET还包含电极间介电层上方该槽上部分中的栅电极。栅电极通过栅介电层与第二半导体层绝缘。在一个实施方式中，第二半导体层包含P-型漂移区、延伸于漂移区上方的n-型体区、和临近该槽的体区内的P-型源区。
以下详细描述和附图提供了本发明的性质和优点的更好理解。
附图说明
图1是举例说明根据本发明一个实施方式的P-型槽栅MOSFET的简化的截面视图；
图2是举例说明根据本发明另一实施方式的P-型屏蔽栅槽MOSFET的简化的截面视图；
图3A和3B是举例说明根据本发明实施方式的(110)晶片中晶体取向的简化视图；
图4A-4F是举例说明用于形成根据本发明另一个实施方式的重度掺杂的P-型(110)取向的基底结构的简化工艺流程的简化的截面视图；
图5A-5H是举例说明采用根据本发明一个实施方式的重度掺杂的P-型(110)取向的基底形成垂直器件的工艺流程的简化的截面视图；
图6是举例说明根据本发明一个实施方式作为硼浓度的函数的硅蚀刻速率变化的简化图；和
图7A-7G是举例说明采用根据本发明一个可替代实施方式的重度掺杂的P-型(110)取向的基底形成垂直器件的另一工艺流程的简化的横截面视图。
具体实施方式
根据本发明的实施方式，描述了用于采用提供(110)晶面和<110>方向电流传导中增加的空穴迁移率的P-型(110)取向硅和用于降低基底电阻并形成良好欧姆接触的重度掺杂P-型区域而形成垂直器件的各种技术。在一个实施方式中，形成一层重度掺杂的(110)硅材料而随后转移至支撑基底。在制作垂直器件之后，支撑基底用重度掺杂的(110)硅材料的金属接触层代替。在本发明的一个变体中，在轻度掺杂的(110)硅基底上形成一层重度掺杂的(110)硅材料。在器件制作之后，采用选择性蚀刻工艺方法在初始机械研磨之后移除基底。因此，本发明的实施方式融合了(110)P-型材料中更高的空穴迁移率和重度掺杂的(110)P-型材料的低电阻率而改进P-型垂直半导体器件的器件性能。
根据该实施方式，本发明包含各种可以使用的特点。这些特点包括以下内容：
1.在(110)/<110>结晶学地设计的硅晶片上实现高迁移p-通道器件而获得逆转层内的高空穴迁移率；
2.降低了轻度掺杂的(110)硅基底对器件导通电阻的贡献；并且
3.金属上-(110)取向硅(SOM)结构容许本质上改进Rdson，而不会增加垂直功率槽器件的栅电荷。
以上特点可以存在于以下一个或多个实施方式之中。这些特点仅仅是示例性的，其不应该不适当地限制本文中权利要求的范围。在该领域内的普通技术人员应该意识到各种变体、修改和替代物。
图1是举例说明根据本发明一个实施方式的P-型槽栅MOSFET 100的简化截面视图。然而应该理解到，本发明的原理技术适用于离散器件，也适用于采用任何加工技术的集成电路。如同本文中描述的所有其它特征一样，应该理解到，在这些图中所描述的各种元件和组件的相对尺度和尺寸并非精确反映实际的尺度，而仅仅是举例说明之目的。如所示，MOSFET 100包括栅电极G，其形成于槽102内。槽102从终止于P-型漂移或外延区106的N-型井体区104的顶表面延伸。在一个实施方式中，槽102用薄介电层108加衬，并基本用传导性材料110，如掺杂多晶硅覆盖。P-型源区112形成于邻近槽102的N-型井体区104内部。MOSFET 100包含形成于N-型井体区104内的N+体区117。MOSFET 100包含金属源层116。MOSFET 100的漏端子D耦合于P-型重度掺杂的硅层114上配置的金属基底118。外延层106和体区104形成重度掺杂的P-型硅层114之上配置的半导体结构层107。
图2是举例说明根据本发明一个实施方式的P-型屏蔽栅槽MOSFET 200的简化的截面视图。如所示，MOSFET 200包含形成于槽202的内部的栅电极G。槽202从终止于P-型漂移或外延区206的N-型井体区204的顶表面延伸。在一个实施方式中，槽202的上部用薄栅介电层208加衬，并基本用传导性材料210，如形成栅电极G的掺杂多晶硅覆盖。屏蔽栅电极211，由传导性材料如掺杂多晶硅制成，利用屏蔽介电层209与槽202的下部分绝缘。P-型源区212形成于邻近槽202的N-型井体区204内部。MOSFET 200包含形成于N-型井体区204内的N+体区217。MOSFET 200包含金属源层216。MOSFET 200的漏端子D耦合于P-型重度掺杂的硅层214上配置的金属基底218。外延层206和体区204形成重度掺杂的P-型硅层214之上配置的半导体结构层207。
槽MOSFET技术开发的焦点在于降低导通电阻(Rdson)和栅电荷，尤其是栅漏电荷(Qgd)。例如，Rdson能够随着通过降低节距(pitch)增加槽密度而发生降低。然而，这种方法经常会导致同时产生更高的Qgd。这也能够增加重体区和源区二者接触形成的难度。这种节距微型化也能由于通过重体工艺过程产生的检测而导致更高的泄漏故障率。
根据本发明的一个实施方式，提供了在(110)-取向硅晶片上用平(缺口)制作p-通道槽MOSFET器件在晶体学<110>方向降低沟道电阻的一种方法。已知逆转层中空穴迁移率在硅(110)晶面<110>方向((110)/<110>)比(100)晶面<100>方向((100)/<100>)能够超过两倍。空穴迁移率和沟道电阻之间的关系能够按照以下等式表示。
R ch = L Z&mu; p C ox ( V G - V T )
其中L是通道长度，Z是通道宽度，C0x是单位面积的栅氧化物电容，VG是栅电压，μp是通道区域的空穴迁移率，而VT是阈电压。由此，构建于(110)/<110>晶体学设计晶片上的p-通道器件由于改进的μp而大大降低了Rch。
如图3A所示，(110)/<110>设计结构能够通过采用具有平行于<110>晶体学方向的平(缺口)的(110)-取向硅晶片而能够实现。如图3B所示，这类型晶片上的垂直槽在(110)晶面具有槽底和侧壁，而从槽顶至槽底的电流方向(通道方向)处于<110>方向。
在应用(110)/<110>晶片用于功率槽MOSFET器件中的障碍是逐渐生长的重硼掺杂(110)取向的Czochralski(CZ)硅晶片。由于(110)取向硅晶体上非常小的硼偏析系数，硼引入非常有限。这种晶锭的电阻处于几十个Ω-cm的范围。为了构建垂直功率槽器件，有必要具有重硼掺杂(110)取向基底，和降低对器件导通电阻的基底贡献度的技术。根据一个实施方式，本发明提供的方法用于在具有降低沟道电阻的(110)取向硅基底上制作p-通道槽MOSFET器件。本发明也提供了采用重度掺杂(110)-取向硅基底降低漏电阻的方法。
根据本发明示例性实施方式采用重度掺杂的p-型(110)基底结构形成功率器件的工艺流程如下进行概述。电阻率小于100mΩ-cm(掺杂浓度＞1×1017cm-3)和厚度低于3.0μm的外延层生长于轻度掺杂的(110)取向硅基底上。随后厚度为400～500埃的热二氧化硅层生长于外延层顶上。氢离子/分子以3×1016cm-2的剂量和60～170KeV的能量通过二氧化硅层注入。为了方便参考，该晶片此后称之为种子晶片。种子晶片随后采用室温下实施的晶片直接结合技术而结合至另一用厚度为1000～2500埃的热二氧化硅层拔顶的硅晶片(支撑基底)。结合的晶片对随后经过两步低温退火工艺过程步骤。在150～300℃下第一次退火10～20h，用于融合结合预强化，而在450℃下第二次退火45min用于沿着通过氢注入能限定的解裂晶面分离种子晶片的重硼掺杂(110)-层。因此，转移的重硼掺杂(110)-层的厚度通过氢注入能限定，而在一个具体实施方式中为0.5～1.5μm。更详细的描述现在提呈如下。
图4A-4F是举例说明用于形成根据本发明一个实施方式的重度掺杂的P-型(110)的基底结构的工艺流程的简化的截面视图。图4A举例说明了种子(110)硅材料402的截面视图，这种种子(110)硅材料可以通过掺杂剂如硼进行掺杂。在一个具体实例中，硅材料402可以是轻度掺杂的P-型硅基底。重度掺杂的P-型外延层404，电阻率低于100mΩ-cm(掺杂剂浓度＞1×1017cm-3)，厚度小于3.0μm，而生长于轻度掺杂的(110)取向硅基底上。可替代地，重度掺杂层404可以通过在硅材料402中注入掺杂剂而形成。随后，厚度为400～500埃的热氧化硅层406在重度掺杂层404的顶上生长。氢离子/分子以3×1016cm-2的剂量和60～170KeV的能量通过二氧化硅层注入。在一个实施方式中，包含层402、404和406的晶片此后称之为种子晶片407。在一个实施方式中，氢注入产生了一个富氢区405，在外延层404中描绘为虚线。将氢离子掺杂到硅基底中的示例性工艺方法公开于Bruel的美国专利5,374,564中，以其全文结合于此作为参考。
在一个实施方式中，氢离子浓度以其足够深度和能量势能提供而形成富氢区，或可解裂区域405，所具有的典型厚度为约1～2μm。因为氢发脆，可解裂区405晶格比无氢掺杂硅晶格更弱。
图4B举例说明了根据本发明实施方式的第一支撑基底308的一个实施方式的截面视图。在一个实施方式中，第一支撑基底308是(100)硅基底。在另一实施方式中，(100)硅基底利用二氧化硅(SiO2)层305覆盖。SiO2层305用作蚀刻停止层，而实际上可以是适用于这些优点的任何厚度。例如，在一个实施方式中，SiO2层305可以为约1000～2500埃。在另一实施方式中，SiO2层305可以为约2500～4000埃。实际上，SiO2层305可以采用任何SiO2层形成工艺方法生长或沉积于支撑基底308上。例如，SiO2层305采用热氧化工艺方法进行生长。
在图4C中，第一支撑基底308和氧化物层305结合至包含如图4A所示的层402、404和406的种子晶片407。在一个具体实施方式中，氧化物层305和406在一个结合工艺方法中结合至一起而形成氧化物层306。该结合能够采用许多结合技术中的任何技术进行实施。例如，在赋予SiO2层305和406亲水性表面的湿化学和去离子(DI)水处理之后，SiO2层305和种子晶片407可以在室温下采用传统结合技术进行结合。
在图4D中，实施解裂工艺方法而将外延层404分成两个分开层114A和114B。解裂工艺方法在第一支撑基底308上留下重度掺杂的(110)P-型硅的下层114B，而外延层的其余层部分114A留在种子硅材料402上。解裂可以采用任何数量的解裂工艺方法实施而解裂可解裂区405的晶格结构。在一个实施方式中，解裂工艺方法包括在150～300℃的温度下对种子晶片407和初始基底308退火约5h～10h。在另一实施方式中，解裂工艺方法包括在约450℃的温度下对种子晶片407和第一支撑基底308退火约15min。在一个具体实施方式中，结合的晶片对经历两步低温退火工艺过程。第一次退火在150～300℃下实施10～20h而用于融合结合的预强化，而第二次退火在450℃下进行45min而用于沿着通过氢注入能限定的解裂晶面分离种子晶片的重硼掺杂(110)-层。因此，转移的重硼掺杂(110)-层的厚度通过氢注入能限定，而在一个具体实施方式中为0.5～1.5μm。
图4E和4F是举例说明在图4D中所描述的解裂工艺方法中形成的两部分的简化的截面视图。在图4E中，形成的复合材料420包含轻度掺杂的P-型(110)硅晶片402和重度P-型掺杂(110)外延层114A。在一个实施方式中，复合材料420能够用于形成另一种子晶片，如图4A中的种子晶片407，而在图4A-4D中所述工艺方法中重复使用。如4F显示了复合材料430，其包含覆盖现在标记为306的氧化物层的重度掺杂的P-型(110)层114B，且氧化物层306覆盖在第一支撑基底308上。在一个实施方式中，层114B具有电阻率8mΩ-cm，这大大低于商业化所得的(110)硅晶片的电阻率。在一个实施方式中，该层应用于形成垂直器件并提供背侧金属层的良好欧姆接触。以下讨论形成垂直器件的方法实例。
图5A-5H是举例说明采用根据本发明实施方式的重度掺杂的P-型(110)取向的基底形成垂直器件的工艺流程的简化的截面视图。图5A举例说明了图4F的半导体工艺结构430的一个实施方式的截面视图，其中重度掺杂的P-型(110)硅层114B覆盖在氧化物层306上方，而氧化物层306又覆盖在支撑层308的上方。在一个实施例中，支撑层308可以是轻度掺杂的(100)硅层。在一个具体实施方式中，层114B所具有的掺杂浓度为1E17/cm3或更高。在一个实施方式中，图5A中的结构可以采用图4A-4F中描述的工艺方法形成。可替代地，图5A中的结构可以采用另一方法形成。
在图5B中，轻度掺杂的P-型(110)外延层106形成于掺杂的P-型(110)硅层114B上。可选地，解裂的掺杂硅层114B可以在CVD室中预处理而制备形成外延层106的硅层114B。预处理可以用于产生更均匀的表面。
在图5C中，半导体器件702形成于外延层106之内和之上并形成半导体结构层107。半导体结构层107的形成可以通过任何传统的半导体结构形成技术而完成。例如，半导体结构702可以采用传统的半导体结构制作步骤如分层、图案化和掺杂而形成于外延层106之上和/或之内。半导体结构702也可以形成于掺杂硅层114之上和/或构成掺杂硅层114B的部分。在一个实施例中，半导体结构层107可以包含结合图1中所讨论的槽栅MOSFET结构。在该实施例中，每一半导体结构702都是槽栅MOSFET。在另一实施例中，图5C中的半导体结构层107可以包含结合图2讨论的屏蔽栅槽MOSFET结构。在该实施例中，每一半导体结构702都是屏蔽栅槽MOSFET。在一个可选的工作结构设计中，对于MOSFET，例如，金属层116形成于半导体结构702上。实际上，金属层116可以采用任何工艺方法进行施加，其中一些方法已经在本文中进行了描述。在另一实施方式中，在器件层107形成之后，初始基底308、SiO2层306、掺杂硅层114B和半导体结构层107一起形成另一中间半导体加工结构507。
在图5D中，将第二支撑基底802，例如玻璃晶片，安装于半导体结构层107上方的金属层116上以便支撑半导体工艺结构507进行加工。例如，第二支撑基底802采用UV可释放的双面胶带安装于半导体加工结构507上，这种UV可释放的双面胶带提供了强度上足以安全固定中间半导体加工结构用于加工的粘附性结合。
在图5E中，将初始支撑层308，例如(100)硅基底，通过基底薄化工艺方法而变薄。可选地，在一个实施方式中，初始基底308采用机械薄化工艺方法如机械抛光/研磨进行薄化处理而形成更薄的基底308A。初始基底308可以薄化至例如约8密耳，而使之采用化学物质能够更快除去。
在图5F中，剩余基底308A采用基底蚀刻工艺方法除去。在一个工艺过程中，基底308A通过采用化学蚀刻工艺方法利用嵌埋的SiO2层306作为蚀刻停止层进行化学蚀刻基底308A而除去。由于SiO2层306设计用于终止化学蚀刻工艺过程，所以硅层114B和半导体结构层107保持与用于蚀刻初始基底308A的化学物质未接触。化学蚀刻可以通过除去初始基底308A的任何工艺方法完成。例如，蚀刻工艺过程采用除去初始基底308A但不会蚀刻嵌埋的SiO2层306的化学物质如酸、氢氧化物等完成。在一个工艺过程中，用于除去初始基底308A的化学蚀刻工艺方法可以用以下化学式进行举例说明：
Si+OH-+2H2O→SiO2(OH)2-+H2
其中
SiO2(OH)2-是可溶性复合物。
在图5G中，SiO2层306通过蚀刻工艺方法除去。嵌埋的SiO2层306可以采用HF溶液化学蚀刻而除去。在这种设计结构中，重度掺杂的(110)硅层114B用作蚀刻停止层。例如，SiO2层306可以采用49wt％HF溶液在室温下蚀刻掉。这种特定的溶液可以以约2.5μm/min的速率蚀刻掉SiO2层306。除去层306的蚀刻工艺方法能够用以下化学方程式图示说明：
SiO2+6HF→H2SiF6(aq)+2H2O
在图5H中，金属基底118形成于掺杂硅层114B上。实际上，在一个实施方式中，金属基底118可以采用任何工艺方法，如电镀和/或采用沉积工艺方法如等离子体气相沉积(PVD)、化学气相沉积(CVD)等而形成。在另一实施例中，金属基底118可以电镀于掺杂硅层114B上。实际上，金属基底118可以包含适用于这些优点的任何金属或导体，如铜、铝或诸如焊料的合金等。
在图5H中，支撑层802被除去。支撑层802可以采用任何数量的技术除去。例如，支撑层802可以采用UV光工艺方法移除，在这种UV光工艺方法中，结合胶带设计为当暴露于足够量的UV光持续一段预定时间时就会松开。随后，图5H中半导体加工结构500就可以切割成根据本发明的实施方式的单个器件(硬模)。
如上结合图4A-4F和图5A-5H进行的讨论，本发明提供了一种方法，用于在(110)-取向硅材料上制作p-通道槽MOSFET器件，从而促进<110>方向空穴电流传导而降低沟道电阻。在一个具体实施方式中，在这类型晶片上的垂直槽在(110)晶面上具有槽底和侧壁，而从槽顶至槽底(通道方向)的电流流动方向是<110>方向。该方法能够用于形成垂直器件，如槽栅MOSFET或屏蔽栅槽MOSFET，其中在垂直方向上的电流传导被增强。例如，在图5H中，电流可以在金属层116和118之间传导而通过器件层107，其中器件层107可以包含槽栅MOSFET或屏蔽栅槽MOSFET。在可替代的实施方式中，器件层107也可以包含其它垂直器件如二极管或IGBT。
图6是举例说明根据本发明一个实施方式的硅基底蚀刻速率与其硼浓度之间的关系的简化图。该图仅仅是一个实例，其不应该不适当地限制本文权利要求的范围。本领域内那些普通技术人员应该意识到其它变体，修改和替代物。如所示，硅蚀刻速率随着其硼浓度增长超过约1×1019cm-3而急剧下降。特别是在重和轻硼掺杂硅基底之间用KOH或乙二胺/儿茶酚/水(EDP)蚀刻时存在显著的蚀刻速率差异。例如，在EDP溶液中于81℃下，相比于硼浓度为1×1020cm-3时0.1μm/hr的蚀刻速率，硼浓度＜1×1019cm-3时蚀刻速率为约20μm/hr。蚀刻速率差异能够大至200倍。类似的蚀刻速率差在KOH化学蚀刻时也观察到。这种蚀刻差异将能够使用重硼掺杂硅层作为蚀刻停止层。这种轻度掺杂的P-型硅和重度掺杂的P-型硅之间的蚀刻选择性有利地用于本发明的一个实施方式中的方法中。
图7A-7G是举例说明根据本发明一个可替代实施方式采用重度掺杂的P-型(110)取向的基底形成垂直器件的另一工艺流程的简化的截面视图。首先，在图7A中，重硼掺杂(110)层114(浓度＞6×1019cm-3)在(110)取向硅晶片708上通过注入硼而外延生长或形成。仅仅作为一个实施例，外延工艺方法能够在1060℃下用B2H6掺杂物种(在5000ppm浓度下与H2混合)实施。可替代地，重度掺杂的层114可以通过硼离子注入而形成。注入采用能够以60KeV的能量以1×1016cm-2的剂量实施半小时而产生重度掺杂的硅层。在该工艺过程之后，所需的器件外延层106如图7B所示进行生长。随后晶片进行器件制作工艺过程而制造器件。在图7C中，形成了器件层107和金属层116，其可以包含槽栅MOSFET或屏蔽栅槽MOSFET或其它垂直器件，如在图5A-5H中的描述。最终的晶片随后结合至支撑基底802，例如，如图7D中所示的玻璃载体，而备用于基底转移。
在图7E中，支撑基底硅晶片708大部分(例如，90％)通过机械研磨和酸蚀刻而除去直至留下一定厚度的轻度掺杂的(110)取向硅晶片708A，如5μm。最后5μm厚的硅708A通过EDP或KOH除去。由于高选择性的EDP/KOH蚀刻作用，硅蚀刻作用将终止于重度掺杂的硼硅层114。在图7F中，该晶片随后备用于背侧金属沉积118，并通过除去玻璃基底802而支撑金属转移，产生图7G所示的器件结构。该方法包括某些过程，如垂直器件制作、支撑层结合、金属沉积等，类似于以上描述的结合图5A-5H的对应工艺过程。
由此，图7A-7G是举例说明在(110)P-型硅中形成垂直器件而增强空穴迁移率的一个可替代方法的简化图，这种方法也提供降低电阻率的重度掺杂的(110)P-型漏区和金属层。如所示，该工艺方法通过重度掺杂的P-型硅和轻度掺杂的P-型硅之间的选择性蚀刻而进行简化。
在将(110)/<110>设计的晶片应用于功率槽MOSFET器件的另一挑战是在(110)晶面上形成高质量栅氧化物。问题是降低固定氧化物电荷和界面阱密度(Dit)以实现可接受的阈值电压和阈值电压稳定性。据论证，Dit与表面上可利用结合的密度成比例。表1总结了不同晶体学晶面的硅性能。(100)和(111)的Dit分别为2×1010和2×1011l/cm2-eV。尽管没有可利用的数据，但是在(110)晶面上单位面积的可利用键合处于(100)和(111)晶面之间的事实表明，(110)晶面的Dit处于2×1010至2×1011l/cm2-eV之间。根据本发明的实施方式，降低氧化物生长速率并增加额外的氢退火，能够进一步降低Dit并固定氧化物电荷，以及改进栅氧化物完整度。
表1.硅的物理性能
  取向   表面密度1/cm2   可用结合1/cm2×1014   在中隙的Ditl/cm2-eV
  (100)   6.8×1014   6.8×1014   2×1010
  (110)   9.6×1014   9.6×1014
  (111)   7.85×1014   11.8×1014   2×1011
尽管以上完全描述了本发明的具体实施方式，但是可以采用各种修改、变体和可替代物。例如，尽管本发明采用垂直MOSFET进行举例说明，但是本发明通过仅仅颠倒从图1和图2中所示的那些基底的极性能够很容易应用于其它结构如槽栅IGBT。另外，本发明并不仅限于槽栅结构，而可以用于形成其它器件如平板栅极垂直MOSFET、平板栅垂直IGBT、二极管和各种类型的可控硅元件。因此，本发明的范围不应该仅限于本文所描述的实施方式，相反而应该通过所附的权利要求进行界定。

Claims (52)

1.一种在金属基底上方的重度掺杂的P-型(110)半导体层上形成半导体器件的方法，所述方法包括：
提供第一P-型半导体层，所述第一P-型半导体层特征在于(110)的表面晶体取向和第一电导率，所述第一P-型半导体层是重度掺杂的；
形成覆盖所述第一P-型半导体层的第二P-型半导体层，所述第二P-型半导体层具有(110)的表面晶体取向，且特征在于比所述第一电导率低的电导率；
形成覆盖所述第二P-型半导体层的顶导体层；以及
形成所述第一P-型半导体层下方的底导体层，
其中从所述顶导体层到所述底导体层且通过所述第二P-型半导体层的电流传导的特征在于沿着<110>晶体取向并在(110)晶面上的空穴迁移率。
2.根据权利要求1所述的方法，其中，提供第一P-型半导体层包括提供第一支撑基底，并形成覆盖所述第一支撑基底的P-型重度掺杂的(110)硅层，所述第一支撑基底的至少顶层相对于所述P-型重度掺杂的(110)硅层可通过选择性蚀刻工艺方法移除。
3.根据权利要求2所述的方法，其中，所述第一支撑基底含有覆盖硅基底的氧化物层。
4.根据权利要求3所述的方法，其中，形成所述P-型重度掺杂的(110)硅层包括：
提供第一硅基底，所述第一硅基底特征在于(110)晶体取向、P-型传导性和轻度掺杂；
形成覆盖所述第一硅基底的P-型重度掺杂的(110)硅层；
形成覆盖所述P-型重度掺杂的(110)硅层的第一氧化物层；
将氢离子注入所述重度掺杂的(110)硅层而在此形成通过氢充分削弱的区域，以容许沿着所述区域解裂所述重度掺杂的(110)硅层而形成上(110)层和下(110)层；
将所述第一基底结合至所述第一支撑基底；以及
沿着所述区域解裂所述P-型重度掺杂的(110)硅层而留下结合于覆盖所述第一支撑基底的所述第二二氧化硅层的所述下(110)层。
5.根据权利要求3所述的方法，其中，所述第一支撑基底的移除包括：
研磨所述硅基底；
利用所述氧化物层作为蚀刻停止层而蚀刻剩余硅基底；和
利用所述P-型重度掺杂的(110)硅层作为蚀刻停止层蚀刻所述氧化物层。
6.根据权利要求2所述的方法，其中，所述第一支撑基底包含硅基底，所述硅基底的特征在于(110)晶体取向、P-型传导性和轻度掺杂。
7.根据权利要求6所述的方法，其中，形成所述P-型重度掺杂的(110)硅层包括利用包含原位掺杂的取向附生工艺方法。
8.根据权利要求6所述的方法，其中，形成所述P-型重度掺杂的(110)硅层包括利用离子注入工艺方法。
9.根据权利要求6所述的方法，其中，移除所述第一支撑基底包括利用所述重度掺杂的P-型硅层作为蚀刻停止层而蚀刻所述硅基底。
10.根据权利要求6所述的方法，其中，移除所述第一支撑基底包括利用包含KOH或EDP的湿法蚀刻工艺方法移除所述硅基底。
11.根据权利要求2所述的方法，进一步包括：
在所述P-型重度掺杂的(110)硅层和所述第二P-型半导体层之内和之上形成垂直半导体器件结构，所述垂直半导体器件结构特征在于在(110)晶面中并在<110>方向的电流传导；
将第二支撑基底结合至所述顶金属层；以及
移除所述第一支撑基底而暴露所述P-型重度掺杂的(110)硅层的表面，利用选择性蚀刻工艺方法相对于所述P-型重度掺杂的(110)硅层移除所述第一支撑基底的至少所述顶层。
12.根据权利要求11所述的方法，其中，形成所述垂直半导体器件结构包括在P-型重度掺杂的(110)硅层上形成轻度掺杂的(110)外延层并在所述外延层之内和之上形成槽结构。
13.一种在金属基底上方的重度掺杂的P-型(110)半导体层上形成半导体器件的方法，所述方法包括：
提供第一硅基底，所述第一硅基底特征在于(110)晶体取向、P-型传导性和轻度掺杂；
形成覆盖所述第一硅基底的P-型重度掺杂的(110)硅层；
将部分所述P-型重度掺杂的(110)硅层转移至第二硅基底，所述第二硅基底包含覆盖氧化物层；
在转移的部分所述重度掺杂的(110)层之内和之上形成垂直半导体器件结构，所述垂直半导体器件结构特征在于在(110)晶面上并在<110>方向的电流传导，所述垂直半导体器件结构包含顶金属层；
将支撑基底结合至所述顶金属层；
移除所述第二硅基底；
提供所述垂直半导体器件结构下方的底金属层，所述底金属层具有作为金属基底的足够厚度；以及
移除所述支撑基底。
14.根据权利要求13所述的方法，其中，形成所述P-型重度掺杂的(110)硅层包括利用取向附生工艺方法或离子注入工艺方法。
15.根据权利要求13所述的方法，其中，转移部分所述重度掺杂的硅层包括：
形成覆盖所述P-型重度掺杂的(110)硅层的硅氧化物层；
将氢离子注入所述重度掺杂的(110)硅层而在此形成由氢充分削弱的区域，以容许沿着所述削弱的区域解裂所述重度掺杂的(110)硅层而形成上(110)层和下(110)层；
提供第二硅基底；
将所述第一硅基底结合至所述第二硅基底；
沿着所述削弱的区域解裂所述P-型重度掺杂的(110)硅层而留下结合至覆盖所述第二硅基底的所述氧化物层的所述下(110)层，所述下(110)层特征在于P-型传导性和重度掺杂。
16.根据权利要求15所述的方法，其中，注入氢离子包括用约170KeV的注入能量注入氢离子。
17.根据权利要求15所述的方法，其中，解裂所述P-型重度掺杂的(110)硅层包括充分退火该区域以便分离所述上(110)层和所述下(110)层。
18.根据权利要求17所述的方法，其中，退火所述区域包括将所述区域加热至约150～300℃的温度约5～10h。
19.根据权利要求17所述的方法，其中，退火所述区域包括将所述区域加热至450℃约15min。
20.根据权利要求13所述的方法，其中，移除所述第二硅基底包括研磨所述第二硅基底至预定厚度。
21.根据权利要求13所述的方法，其中，所述第二硅基底特征在于(100)晶体取向。
22.根据权利要求13所述的方法，其中，形成垂直半导体器件结构包括：
在转移的部分所述重度掺杂的(110)层上形成轻度掺杂的(110)外延层；以及
在所述轻度掺杂的(110)外延层之内和之上形成垂直器件。
23.根据权利要求13所述的方法，其中，移除所述第二硅基底包括从所述覆盖氧化物层选择性地化学蚀刻所述第二硅基底。
24.根据权利要求13所述的方法，其中，提供所述底金属层包括将金属层电镀至所述掺杂硅层。
25.根据权利要求24所述的方法，其中，所述底金属层包含铜。
26.一种在(100)硅基底上形成重度掺杂的P-型(110)硅层的方法，所述方法包括：
提供第一硅基底，所述第一硅基底特征在于(110)晶体取向、P-型传导性和轻度掺杂；
形成覆盖所述第一硅基底的P-型重度掺杂的(110)硅层；形成覆盖所述P-型重度掺杂的(110)硅层的第一氧化物层；
将氢离子注入所述重度掺杂的(110)硅层而在此形成由氢充分削弱的区域，以容许沿着所述区域解裂所述重度掺杂的(110)硅层而形成上(110)层和下(110)层；
提供第二硅基底，所述第二硅基底特征在于(100)晶体取向；
将所述第一基底结合至所述第二硅基底而使所述第一氧化物层粘附性地结合至所述第二硅基底；以及
沿着所述区域解裂所述P-型重度掺杂的(110)硅层而留下结合至覆盖所述第二硅基底的所述第二二氧化硅层的所述下(110)层，所述下(110)层特征在于P-型传导性和重度掺杂。
27.根据权利要求26所述的方法，其中，所述第二硅基底进一步包括覆盖氧化物层。
28.一种在金属基底上形成P-型(110)半导体结构的方法，所述方法包括：
提供第一硅基底，所述第一硅基底特征在于(110)晶体取向、P-型传导性和轻度掺杂；
形成覆盖所述第一硅基底的P-型重度掺杂的(110)硅层；
在P-型重度掺杂的(110)硅层之内和之上形成垂直半导体器件结构，所述垂直半导体器件结构特征在于在(110)晶面上并在<110>方向的电流传导，所述垂直半导体器件结构包含顶金属层；
将支撑基底结合至所述顶金属层；
利用所述P-型重度掺杂的(110)硅层作为蚀刻停止层而移除所述第一硅基底；
暴露P-型重度掺杂的(110)硅层的表面；
提供与所述P-型重度掺杂的(110)硅层的表面接触的金属层；以及
移除所述支撑基底。
29.根据权利要求28所述的方法，其中，形成所述P-型重度掺杂的(110)硅层包括利用取向附生工艺方法或离子注入工艺方法。
30.根据权利要求28所述的方法，其中，移除所述第一硅基底包括利用包含KOH或EDP的湿法蚀刻工艺方法移除所述硅基底。
31.根据权利要求28所述的方法，其中，形成垂直半导体器件结构包括在所述下(110)层上形成轻度掺杂的(110)外延层并在所述外延层之内和之上形成垂直器件结构。
32.一种垂直半导体器件，包含：
底金属层；
覆盖所述底金属层的第一P-型半导体层，所述第一P-型半导体层特征在于(110)的表面晶体取向和第一电导率，所述第一P-型半导体层是重度掺杂的；
覆盖所述第一P-型半导体层的第二P-型半导体层，所述第二半导体层具有(110)的表面晶体取向且特征在于比所述第一电导率低的电导率；以及
覆盖所述第二P-型半导体层的顶金属层，
其中从所述顶金属层至所述底金属层且通过所述第二p-型半导体层的电流传导特征在于沿着<110>晶体取向并在(110)晶面上的空穴迁移率。
33.根据权利要求32所述的垂直半导体器件，其中，所述第一P-型半导体层特征在于1×1017cm-3或更高的掺杂浓度。
34.根据权利要求32所述的垂直半导体器件，其中，所述第一P-型半导体层特征在于超过6×1019cm-3的掺杂浓度。
35.根据权利要求32所述的垂直半导体器件，其中，所述第一P-型半导体层的厚度为约0.5μm～约3μm。
36.根据权利要求32所述的垂直半导体器件，其中，所述第一和第二P-型半导体层每一个都是外延层。
37.根据权利要求32所述的垂直半导体器件，其中，所述底金属层具有支撑所述垂直半导体器件的足够厚度。
38.根据权利要求32所述的垂直半导体器件，其中，所述垂直半导体器件包含槽栅P-通道MOSFET，所述槽栅MOSFET进一步包括：
延伸入所述第二P-型半导体区域的槽；
加衬所述槽的侧壁和底的栅介电层；
在所述槽中所述栅介电层之上的栅电极；
侧接所述槽中的所述栅电极的每一侧的P-型源区；
P-型漂移区；
在所述漂移区上延伸的N-型体区；以及
包含至少部分所述重度掺杂的第一P-型半导体层的P-型漏区。
39.根据权利要求32所述的垂直半导体器件，其中，所述垂直半导体器件包含P-通道屏蔽的栅槽MOSFET，所述屏蔽的栅槽MOSFET进一步包括：
延伸入所述第二P-型半导体层的槽；
加衬所述槽的侧壁和底表面的屏蔽介电层；
所述槽下部分的屏蔽电极，所述屏蔽电极通过所述屏蔽介电层与所述第二半导体层绝缘；
覆盖所述屏蔽电极的电极间介电层；
加衬上部分槽侧壁的栅介电层；以及
在电极间介电层上的所述槽上部分的栅电极，所述栅电极通过所述栅介电层与所述第二P-型半导体层绝缘。
40.根据权利要求39所述的垂直半导体器件，其中，所述第二P-型半导体层含有：
P-型漂移区；
在所述漂移区上方延伸的N-型体区；以及
邻近所述槽的所述体区中的P-型源区。
41.一种在(110)基底中形成的垂直槽栅MOSFET器件，包含：
底金属层；
覆盖所述底金属层的第一P-型半导体层，所述第一P-型半导体层特征在于(110)的表面晶体取向和第一电导率，所述第一P-型半导体层是重度掺杂的；
第二P-型半导体层具有(110)的表面晶体取向并覆盖所述第一P-型半导体层，所述第二半导体层特征在于比所述第一电导率低的电导率；
在所述第二P-型半导体层中的N-型体区；以及
延伸通过所述体区并进入所述体区下方的所述第二P-型半导体层底部部分的槽；
加衬所述槽的侧壁和底的栅介电层；
在所述槽中所述栅介电层上方的栅电极；
侧接所述槽中栅电极每一侧的P-型源区；以及
覆盖所述第二P-型半导体层的顶金属层，所述顶金属层耦合于所述源区和所述体区，
其中从所述顶金属层至所述底金属层且通过所述第二P-型半导体层的电流传导特征在于沿着<110>晶体取向的空穴迁移率。
42.根据权利要求41所述的垂直半导体器件，其中，所述第一P-型半导体层特征在于1×1017cm-3或更高的掺杂浓度。
43.根据权利要求41所述的垂直半导体器件，其中，所述第一P-型半导体层特征在于超过6×1019cm-3的掺杂浓度。
44.根据权利要求41所述的垂直半导体器件，其中，所述第一P-型半导体层的厚度为约0.5μm～约3μm。
45.根据权利要求41所述的垂直半导体器件，其中，所述第一和第二P-型半导体层每一层都是外延层。
46.根据权利要求41所述的垂直半导体器件，其中，所述底金属层具有支撑所述垂直半导体器件的足够厚度。
47.一种在(110)基底中形成的垂直屏蔽的栅槽MOSFET器件，包含：
底金属层；
覆盖所述底金属层的第一P-型半导体层，所述第一P-型半导体层特征在于(110)的表面晶体取向和第一电导率，所述第一P-型半导体层是重度掺杂的；
第二P-型半导体层具有(110)的表面晶体取向并覆盖所述第一P-型半导体层，所述第二P-型半导体层特征在于比所述第一电导率低的电导率；
在所述第二P-型半导体层中的N-型体区；
延伸通过所述体区而进入所述体区下方的所述第二P-型半导体层底部部分的槽；
加衬所述槽的侧壁和底表面的屏蔽介电层，所述屏蔽介电层包含第一屏蔽氧化物层；
在所述槽的下部分中的屏蔽电极，所述屏蔽电极通过所述屏蔽介电层与所述半导体区域绝缘；
覆盖所述屏蔽电极的电极间介电层；
加衬上部分槽侧壁的栅介电层；
在所述电极间介电层上方所述槽上部分中的栅电极，所述栅电极通过所述栅介电层与所述半导体区域绝缘；
侧接所述槽中所述栅电极每一侧的P-型源区；以及覆盖所述第二P-型半导体层的顶金属层，所述顶金属层耦合于所述源区和所述体区；
其中从所述顶金属层至所述底金属层且通过所述第二P-型半导体层的电流传导特征在于沿着<110>晶体取向并在(110)晶面中的空穴迁移率。
48.根据权利要求47所述的垂直半导体器件，其中，所述第一P-型半导体层特征在于1×1017cm-3或更高的掺杂浓度。
49.根据权利要求47所述的垂直半导体器件，其中，所述第一P-型半导体层特征在于超过6×1019cm-3的掺杂浓度。
50.根据权利要求47所述的垂直半导体器件，其中，所述第一P-型半导体层的厚度为约0.5μm～约3μm。
51.根据权利要求47所述的垂直半导体器件，其中，所述第一和第二P-型半导体层每一层都是外延层。
52.根据权利要求47所述的垂直半导体器件，其中，所述底金属层具有支撑所述垂直半导体器件的足够厚度。
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