CN101877245A - 一种存储器装置及其操作方法 - Google Patents

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Abstract

本发明公开了一种存储器装置及其操作方法，该存储器装置通过电绝缘层自存储材料的实体分离以建立高电阻状态且通过电绝缘层的至少一部分再合并至存储材料中以建立低电阻状态来编程及擦除。编程及擦除的实体机制包含移动结构空位以形成空隙及/或掺杂材料与主体材料的分离，以沿电极之间的电极间电流路径形成由空隙及/或介电掺杂材料构成的电绝缘层。

Description

一种存储器装置及其操作方法
技术领域
本发明是有关于可编程电阻存储器装置以及操作此存储器装置的方法。
背景技术
许多电子系统需要非易失性存储器，其在高温下具有非常长的保持时间，且又可重写以用于更新储存于其中的程序代码(code)及数据。然而，没有多少存储单元技术可满足此两种要求。
可通过以适合于集成电路中所实施的电平(level)施加电流来致使基于相变的存储材料(如基于硫族化合物的材料及类似材料)在非晶相与结晶相之间变相。
在现有的相变存储器中，通过施加电流来储存数据，所述电流对相变材料进行加热，以致使主动区域在非晶相与结晶相之间转变。因为相变作为加热的直接结果而发生，所以当主动区域成分由于装置所暴露的环境条件而自非晶相移位至结晶相(或反之亦然)时，具有相变存储元件的存储单元可能遭受电阻漂移。
举例而言，主动区域已复位(reset)至大体上非晶状态的相变存储单元随着时间的过去可在主动区域中形成结晶区域的分布。若结晶区域连接而形成穿过主动区域的低电阻路径，则当读取存储单元时，将检测到较低电阻状态，且导致数据误差。见Gleixner的「Phase Change MemoryReliability」，第22期，NVSMW，2007。其它类型的可编程电阻材料中可能出现类似问题。
因此，需要提供解决上文所述的数据保持问题的可编程电阻存储单元及操作此装置的方法。
发明内容
本文所述的存储器装置是通过电绝缘层自存储材料的实体分离(physical segregation)以建立高电阻状态且通过电绝缘层的至少一部分再合并(re-absorption)至存储材料中以建立低电阻状态来编程及擦除。
编程及擦除的实体机制包含移动结构空位(structure vacancy)以形成空隙及/或掺杂材料与本体材料的分离，以沿电极之间的电极间电流路径形成由空隙及/或介电掺杂材料构成的电绝缘层。在实施例中，电绝缘层可形成于与电极中之一者的界面处。
在实施例中，如本文所述的电绝缘层的分离及再合并可归因于取决于电场的极性、温度梯度及/或电流密度分布的动力机制。举例而言，形成电绝缘层的分离可归因于电绝缘层的材料自存储材料体内的具有较低电流密度的区域移动至具有较高电流密度的区域、自具有较低温度的区域移动至具有较高温度的区域、自具有较低电压电位的区域移动至具有较高电压电位的区域及/或其它动力过程。
由于本文所述的存储机制为电偏压(bias)下的动力过程，而非归因于存储材料中的固相条件的改变，因此本文所述的存储器装置提供对装置所暴露的环境条件的较佳抗扰性(immunity)，且因此具有经改良的数据保持。
如本文所述的存储器装置包含存储单元，存储单元包括位于第一电极与第二电极之间的存储材料的本体。所述存储器装置更包含用以将偏压配置施加于存储单元以在存储单元中建立高电阻状态及低电阻状态的电路。第一偏压配置向存储材料提供足够量的能量以引起电绝缘层自存储材料体分离出，从而建立高电阻状态。第二偏压配置向存储材料提供足够量的能量以引起电绝缘层的至少一部分再合并至存储材料体中，从而建立低电阻状态。
在实施例中，第二偏压配置的极性可与第一偏压配置的极性相反，以增强取决于所施加电场及/或电流的方向的电迁移及其它动力过程。
在实施例中，第一电极与存储材料的本体之间的接触表面可小于第二电极与存储材料的本体之间的接触表面，以促进本文所述的非对称分离/再合并过程。
本文已针对一存储器装置演示了动力存储机制，所述存储器装置具有包括掺杂有氧化硅的GexSbyTez的存储材料的本体，其中x＝2、y＝2且z＝5，掺杂有10至20原子％的氧化硅。然而，由于本文所述的存储机制并不依赖于存储材料中的固相条件的变化，因此可使用特征在于由于编程及擦除偏压配置的施加而导致的电绝缘层的分离及再合并动力过程的其它材料。
在实施例中，存储材料可包括含有结构空位、掺杂或两者的经掺杂或未经掺杂的金属、半导体或金属/半导体合金。所述掺杂可包括介电型及气体型掺杂材料中的一者或两者。在经掺杂实施例中，电绝缘层由于掺杂材料中的至少一些的分离而形成。
本文亦揭露操作如上文所述的存储器装置的方法。
在审阅图式、具体描述内容及附加的权利要求范围后，可明白本发明的其它态样及优势。
附图说明
图1为储存单一数据位的存储单元中的存储状态的电阻分布的曲线图。
图2说明现有技术「伞型」存储单元的横截面图。
图3A至图3B说明如本文所述的通过存储材料的本体内的电绝缘层的分离及再合并而编程及擦除的存储单元的第一实施例。
图4为绘示与电极的界面处的电绝缘层的如本文所述的存储单元的穿透式电子显微镜照片。
图5为本文所述的制造过程的简化流程图。
图6A至图6C说明用于形成如本文所述的存储单元的制造过程的阶段。
图7说明在存储材料的本体内具有电绝缘层的处于经编程状态的第二存储单元的俯视图。
图8说明在存储材料的本体内具有电绝缘层的处于经编程状态的第三存储单元的横截面图。
图9说明在存储材料的本体内具有电绝缘层的处于经编程状态的第四存储单元的横截面图。
图10为包含使用基于如本文所述的电绝缘层分离及再合并的存储单元而实施的存储器阵列的集成电路的简化方块图。
图11为图10的存储器阵列的实施例的简化电路图。
图12至图15说明用于编程及擦除的可能的脉冲形状。
图16说明用于编程操作以引起电绝缘层的形成的偏压配置。
图17绘示用于图16的编程操作中的字线电压的脉冲形状。
图18说明用于擦除操作以引起电绝缘层的再合并的偏压配置。
图19绘示用于图18的擦除操作中的字线电压的脉冲形状。
图20为针对编程/擦除循环的测得的存储单元电阻对循环数目的曲线图。
图21为针对适合于多电平编程的编程偏压的测得的存储单元电阻对脉冲数目的曲线图。
【主要元件符号说明】
100：较低电阻设定状态
101：读取裕度
102：高电阻复位状态
103：临界电阻值
210：介电层
220：底部电极
225、245、325、345、717、817：宽度
230：相变存储元件
240：顶部电极
250：主动区域
300：存储单元
310：介电质
320、720、820、920：第一电极
330、1140、1142、1144、1146：存储元件
332、834：底部表面
334、832：顶部表面
335：第一接触表面
337：第二接触表面
340、740、840、940：第二电极
355、755、855、955：电绝缘层
500～530：步骤
700：第二存储单元
715：介电间隙壁
730、830、930：存储材料
800：第三存储单元
900：第四存储单元
1010：集成电路
1012：存储器阵列
1014：字线译码器与驱动器
1016、1156、1158：字线
1018：位线译码器
1020、1160、1162：位线
1022：总线
1024：区块
1026：数据总线
1028：数据输入线
1030：其它电路
1032：数据输出线
1034：控制器
1036：偏压电路电压与电流源
1130、1132、1134、1136、1601：存储单元
1154：源极线
1155：源极线终端电路
1180：路径
1600：存取晶体管
R1：最高电阻
R2：较低电阻
具体实施方式
参看图1至图21提供对本发明的实施例的详细描述。
在现有相变存储器中，通过致使相变材料的主动区域在非晶相与结晶相之间转变来储存数据，非晶相与结晶相具有显著不同的电阻。图1为储存单一数据位的存储单元中的存储状态的电阻分布的曲线图，所述存储状态包含：较低电阻设定(经编程)状态100，其对应于存储单元的主动区域中的主要结晶相；以及高电阻复位(经擦除)状态102，其对应于存储单元的主动区域中的主要非晶相。为可靠操作，电阻分布必须具有非重叠的电阻范围。
较低电阻设定状态100的最高电阻R1与高电阻复位状态102的较低电阻R2之间的差异界定用于区分较低电阻设定状态100下的存储单元与高电阻复位状态102下的存储单元的读取裕度(margin)101。可通过判定存储单元是具有对应于较低电阻设定状态100的电阻或具有对应于高电阻复位状态102的电阻(例如通过测量存储单元的电阻是高于或低于读取裕度101内的临界电阻值RSA 103)来判定储存于所述存储单元中的数据。在每存储单元多位的实施例中，存在两个以上电阻状态，其间具有读取裕度。
为可靠地区分高电阻复位状态102与较低电阻设定状态100，维持相对较大的读取裕度101是重要的。然而，已观察到，高电阻复位状态102下的一些相变存储单元可能经历偏移，由此存储单元的电阻随着时间的过去而减小至低于临界电阻值RSA 103，从而导致存储单元的数据保持问题及位误差。
图2说明现有技术的「伞型(mushroom-type)」存储单元200的横截面图，「伞型」存储单元200具有：底部电极220，其延伸穿过介电层210；相变存储元件230，其包括位于底部电极220上的相变材料层；以及顶部电极240，其位于相变存储元件230上。如在图2中可见，底部电极220的宽度225小于顶部电极240及相变存储元件230的宽度245。
在操作中，顶部电极240及底部电极220上的电压引起电流自顶部电极240经由相变存储元件230流至底部电极220，或反之亦然。
主动区域250为相变存储元件230的引起相变材料在至少两个固相之间改变的区域。由于宽度225与245不同，因此在操作中，电流密度集中在相变存储元件230的邻近底部电极220的区域中，从而导致主动区域250具有「伞」形状，如图2中所示。
自高电阻复位状态102至较低电阻设定状态100的改变通常为较低电流操作，其中电流将相变材料加热至高于转变温度，以致使主动区域250自非晶相转变至结晶相。自较低电阻设定状态100至高电阻复位状态102的改变通常为较高电流操作，其包含短高电流密度脉冲以熔化或破坏结晶结构，其后相变材料迅速冷却，从而对相变过程进行骤冷，且允许主动区域250稳定于非晶相。
在高电阻复位状态102下，相变存储元件230具有大体上非晶的主动区域250，以及结晶区域在主动区域250内的随机分布。随着时间的过去且暴露于升高的温度，结晶区域将经历生长。若这些结晶区域连接而形成穿过主动区域250的低电阻路径，则当读取存储单元时，将检测到较低电阻设定状态，且导致数据误差。
图3A至图3B说明如本文所述的通过存储元件330的存储材料的主体内的电绝缘层355的分离及再合并而编程及擦除的存储单元300的第一实施例的横截面图。
存储单元300包含在第一接触表面335处与存储元件330的底部表面332接触的第一电极320。第一电极320可包括(例如)TiN或TaN。或者，第一电极320可为W、WN、TiAlN或TaAlN，或包括(进一步例如)选自由经掺杂Si、Si、Ge、C、Ge、Cr、Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni、N、O、Ru及其组合组成的群组的一或多种元素。
第一电极320延伸穿过介电质310，以将存储元件耦接至下方的存取电路(未图标)。介电质310可包括(例如)氧化硅。或者，介电质310可包括其它介电材料。
存储单元300包含第二电极340，第二电极340在第二接触表面337处与存储元件330的顶部表面334接触，第二接触表面337的表面积大于第一接触表面335的表面积。第二电极340可包括(例如)上文参考第一电极320所论述的材料中的任一者。
如在图中可见，第一电极320的宽度325小于存储元件330及第二电极340的宽度345，且因此电流集中在存储元件330的邻近第一电极320的部分中。
在此实例中，存储元件330的存储材料包括掺杂有10至20原子百分比(at％)的氧化硅的Ge2Sb2Te5材料。亦可使用特征在于由于编程及擦除偏压配置的施加而导致的电绝缘层355的分离及再合并动力过程的其它材料。在实施例中，存储材料可包括含有结构空位、掺杂或两者的掺杂或未掺杂金属、半导体或金属/半导体合金。所述掺杂可包括介电型及气体型掺杂材料中的一者或两者。
可通过在存储元件330上施加适当的偏压配置来达成对存储单元300的读取或写入。偏压配置包括将脉冲施加至第一电极320及第二电极340中的一者或两者，以引起电流穿过存储元件330。所施加的电平及持续时间取决于所执行的操作(例如，读取操作、编程操作、擦除操作)，且可针对每一实施例凭经验判定。偏压配置可包含具有自第一电极320至第二电极340的正电压的脉冲，且/或可包含自第一电极320至第二电极340的负电压。
图3A以启发方式说明处于高电阻复位状态的存储单元300。在存储单元300的编程操作中，耦接至第一电极320及第二电极340的偏压电路(见例如图10的伴随控制器1034的偏压电路电压与电流源1036)引起电流经由存储元件330在第一电极320与第二电极340之间流动，所述电流足以通过移动结构空位以形成空隙来引起电绝缘层355自存储材料330分离出，及/或掺杂材料与本体材料的分离，从而在第一接触表面335处形成由掺杂材料及/或空隙组成的电绝缘层355。
电绝缘层355建立存储单元300中的高电阻复位状态。
图3B以启发方式说明处于较低电阻设定状态的存储单元300。在存储单元300的擦除操作中，耦接至第一电极320及第二电极340的偏压电路引起电流经由存储元件330在第一电极320与第二电极340之间流动，以引起来自电绝缘层355的空隙及/或掺杂材料再合并至本体存储器材料(存储元件330)中，以建立存储单元300中的较低电阻设定状态。在图3B的图解中，未绘示电绝缘层355，因为其已被完全再合并以建立较低电阻设定状态。更一般而言，可通过合并电绝缘层355的至少一部分来建立较低电阻设定状态。
亦可通过施加适当的偏压配置，来将存储单元300编程至高电阻复位状态与较低电阻设定状态之间的一或多个中间电阻状态。
如上文所述，存储单元300通过电绝缘层355自存储器材料(存储元件330)的实体分离以建立高电阻复位状态而编程，且通过电绝缘层355的至少一部分再合并至存储器材料中以建立较低电阻设定状态。因此，存储机制为电偏压下的动力过程，而非归因于存储材料中的固相条件的改变。因此，本文所述的存储器装置对装置所暴露于的环境条件具有较佳抗扰性，且因此具有改良的数据保持。
在实施例中，形成电绝缘层的分离可归因于电绝缘层的材料自存储材料的本体内的具有较低电流密度的区域移动至具有较高电流密度的区域、自具有较低温度的区域移动至具有较高温度的区域、自具有较低电压电位的区域移动至具有较高电压电位的区域及/或其它动力过程。
图4为处于如本文所述的高电阻复位状态的存储单元的穿透式电子显微镜(transmission electron microscope，TEM)照片，其仅绘示具有50 nm直径接触表面的第一电极320、电绝缘层355及本体存储器材料(存储元件330)。在此实例中，本体存储器材料为形成于氮化钛的第一电极320上的掺杂有15原子百分比的氧化硅的GST。照片说明用以形成电绝缘层355的材料的清楚分离。如下文所述，通过施加偏压配置，电绝缘层355为可逆的，在所述偏压配置下，电绝缘层355的至少一部分被再合并至本体存储器材料中。
图5说明简化过程流程图，且图6A至图6C说明制造图3A至图3B的存储单元300的制造过程中的阶段。
在步骤500处，形成延伸穿过介电质310的具有宽度或直径325的第一电极320，从而产生图6A的横截面图中所说明的结构。在所说明的实施例中，第一电极320包括TiN，且介电质310包括SiN。在一些实施例中，第一电极320具有亚光刻(sublithographic)宽度或直径325。
第一电极320延伸穿过介电质310至下方的存取电路(未图标)。下方的存取电路可通过如此项技术中已知的标准工艺形成，且存取电路的元件的组态取决于实施本文所述的存储元件的阵列组态。一般而言，存取电路可包含存取装置，诸如晶体管及二极管、字线及源极线、导电插塞以及半导体衬底内的经掺杂区域。
形成第一电极320及介电质310的方法如下。可(例如)通过在存取电路(未图标)的顶部表面上形成电极材料层，接着使用标准光刻技术使电极层上的光刻胶层图案化以便形成覆于第一电极320的位置上的光刻胶掩模。接下来使用(例如)氧等离子体来修整光刻胶掩模，以形成覆于第一电极320的位置上的具有亚光刻尺寸的掩模结构。接着，使用经修整的光刻胶掩模来刻蚀电极材料层，从而形成具有亚光刻直径325的第一电极320。接下来，形成介电质310并使其平坦化，从而产生图6A中所说明的结构。
作为另一实例，形成第一电极320及介电质310的方法如下。可通过在存取电路的顶部表面上形成介电质310，接着依序形成隔离层及牺牲层。接下来，在牺牲层上形成具有接近或等于用以形成掩模的工艺的最小特征尺寸的开口的掩模，所述开口覆于第一电极320的位置上。接着，使用掩模来选择性地刻蚀隔离层及牺牲层，从而在隔离层及牺牲层中形成开孔(via)，且使介电质310的顶部表面暴露。在移除掩模之后，对开孔执行选择性底切刻蚀，使得隔离层被刻蚀，而牺牲层及介电质310保持完整。接着在开孔中形成填充材料，其归因于选择性底切刻蚀工艺而导致填充材料中的自对准空隙形成于开孔内。接下来，对填充材料执行非等向性刻蚀工艺以打开空隙，且刻蚀继续，直至介电质310暴露于空隙下方的区域中为止，从而形成包括开孔内的填充材料的侧壁间隙壁。所述侧壁间隙壁具有实质上由空隙的尺寸决定的开口尺寸，且因此可小于光刻工艺的最小特征尺寸。接下来，使用侧壁间隙壁作为刻蚀掩模来刻蚀介电质310，从而在介电质310中形成直径小于最小光刻特征尺寸的开口。接下来，在介电质310中的开口内形成电极层。接着，执行诸如化学机械抛光(chemicalmechanical polishing，CMP)的平坦化工艺，以移除隔离层及牺牲层且形成第一电极320，从而产生图6A中所说明的结构。
在步骤510处，将存储器材料体(存储元件330)(例如，具有10至20at％的氧化硅的经掺杂的Ge2Sb2Te5材料)沉积于图6A的第一电极320及介电质310上，从而产生图6B中所说明的结构。可通过在氩环境中以(作为一实例)10瓦特的DC功率对GSP靶材(target)且以10至115瓦特的RF功率对SiO2靶材共同溅射，以实行Ge2Sb2Te5及氧化硅的沉积。
在一些实施例中，可执行任选的退火(未图标)，以使存储材料结晶。在所说明的实施例中，在氮环境中，在300℃下实行热退火步骤达1 00秒。或者，由于随后执行以完成所述装置的后段(back-end-of-line，BEOL)工艺取决于用于完成所述装置的制造技术而可包含高温循环及/或热退火步骤，因此在一些实施例中，可通过以下工艺来完成所述退火，而并非将单独的退火步骤添加至产线。
接下来，在步骤520处，形成第二电极340，从而产生图6C中所说明的结构。当给定实施方案需要时，可使第二电极及存储材料层图案化。在所说明的实施例中，第二电极340包括TiN。
接下来，在步骤530处，执行BEOL处理，以完成芯片的半导体工艺步骤。BEOL工艺可为如此项技术中已知的标准工艺，且取决于实施存储单元的芯片的组态而执行所述工艺。一般而言，通过BEOL工艺形成的结构可包含具有电路的芯片上用于内联机的接触窗、层间介电质及各种金属层，以将存储单元耦接至周边电路。这些BEOL工艺可包含在升高的温度下沉积介电材料，诸如在400℃下沉积SiN，或在500℃或更高的温度下的高密度等离子体(high density plasma，HDP)氧化物沉积。由于这些工艺，在装置上形成如图10中所示的控制电路及偏压电路。
图7至图9说明如本文所述的通过存储材料的本体内的电绝缘层的分离及再合并而编程及擦除的存储单元的额外实例。上文参看图3A至图3B的元件而描述的材料可实施于图7至图9的存储单元中，且因此不再重复对这些材料的详细描述。
图7说明在存储材料730的本体内具有电绝缘层755的处于经编程状态的第二存储单元700的俯视图。如图所示，存储材料730的本体相对于第一电极720与第二电极740的接触表面具有非对称形状，从而促进本文所述的非对称分离/再合并过程。
存储单元700包含介电间隙壁715，其使第一电极720与第二电极740分离。存储元件(存储材料730)在介电间隙壁71 5上延伸，以接触第一电极720及第二电极740，从而界定第一电极720与第二电极740之间的电极间电流路径，其具有由介电间隙壁715的宽度717界定的路径长度。在编程操作中，当电流在第一电极720与第二电极740之间经过且穿过存储元件时，电绝缘层355形成为较靠近第一电极720，且由掺杂材料及/或空隙组成。
图8说明在存储材料830的本体内具有电绝缘层855的处于经编程状态的第三存储单元800的横截面图。
存储单元800包含柱形存储元件(存储材料的830)，其分别在顶部表面832及底部表面834处与第一电极820及第二电极840接触。存储元件的宽度817实质上与第一电极820及第二电极840的宽度相同，以界定由介电质(未图示)环绕的多层柱。如本文所使用，术语「实质上」意欲容纳制造容许度。在编程操作中，当电流在第一电极820与第二电极840之间经过且穿过存储元件时，掺杂材料及/或空隙在存储元件内分离，以形成电绝缘层855。在与存储材料830的接触界面的面积方面，图8的存储单元具有对称的顶部电极及底部电极。在不改变用于材料的一些组合的脉冲的极性的情况下，可使用不同脉冲形状及持续时间来引起分别用于编程及擦除的电绝缘层855的形成以及电绝缘层855中的材料的再合并。
图9说明在存储材料930的本体内具有电绝缘层955的处于经编程状态的第四存储单元900的横截面图。存储元件(存储材料930)的宽度小于第一电极及第二电极的宽度。在编程操作中，当电流在第一电极920与第二电极940之间经过且穿过存储元件时，掺杂材料及/或空隙在存储元件内分离，以形成电绝缘层955。
如将理解，存储器装置不限于本文所述的存储单元结构，且通常包含通过存储材料的本体内的电绝缘层的分离及再合并而编程及擦除的存储单元。
图10为包含使用基于如本文所述的电绝缘层分离及再合并的存储单元而实施的存储器阵列1012的集成电路1010的简化方块图。具有读取、设定及复位模式的字线译码器与驱动器1014耦接至沿存储器阵列1012中的列配置的多个字线1016并与的电连通(electrical communication)。位线(行)译码器1018与沿存储器阵列1012中的行配置的多个位线1020电连通，以读取、设定及复位存储器阵列1012中的相变存储单元(未图标)。在总线1022上将总线供应至字线译码器与驱动器1014以及位线译码器1018。区块1024中的感测电路(感测放大器)及数据输入结构(包含用于读取、编程及擦除模式的电压及/或电流源)经由数据总线1026耦接至位线译码器1018。数据经由数据输入线1028自集成电路1010上的输入/输出端，或自集成电路1010内部或外部的其它数据源，供应至区块1024中的数据输入结构。集成电路1010上可包含其它电路1030，诸如通用处理器或特殊应用电路，或提供由存储器阵列1012支持的芯片上系统(system-on-a-chip)功能性的模块的组合。数据经由数据输出线1032自区块1024中的感测放大器供应至集成电路1010上的输入/输出端，或供应至集成电路1010内部或外部的其它数据目的地。
在此实施例中，使用偏压配置状态机实施的控制器1034控制偏压电路电压与电流源1036的应用，偏压电路电压与电流源1036用于对字线及位线施加偏压配置(包含读取、编程、擦除、擦除验证及编程验证电压及/或电流)。可使用如此项技术中已知的专用逻辑电路来实施控制器1034。在替代实施例中，控制器1034包括通用处理器，其可在同一集成电路上实施，以执行计算机程序来控制装置的操作。在其它实施例中，可使用专用逻辑电路与通用处理器的组合来实施控制器1034。
如图11中所示，存储器阵列1012的存储单元中的每一者包含一存取晶体管(或其它存取装置)及具有主动区域的存储元件，所述主动区域包括如本文所述的电绝缘层分离材料。在图11中，说明具有相应的存储元件1140、1142、1144、1146的四个存储单元1130、1132、1134、1136，其表示可包含数百万个存储单元的阵列的一小部分。
存储单元1130、1132、1134、1136的存取晶体管中的每一者的源极共同连接至源极线1154，源极线1154在源极线终端电路1155中终止。在另一实施例中，存取装置的源极线并不电连接，而是可独立控制的。源极线终端电路1155可包含偏压电路(诸如电压源及电流源)以及译码电路。在一些实施例中，译码电路用于将偏压配置(非接地)施加至源极线1154。
多个字线(包含字线1156、1158)沿第一方向平行延伸。字线1156、1158与字线译码器与驱动器1014电连通。存储单元1130及1134的存取晶体管的栅极连接至字线1156，且存储单元1132及1136的存取晶体管的栅极共同连接至字线1158。
多个位线(包含位线1160、1162)在第二方向上平行延伸，且与位线译码器1018电连通。在所说明的实施例中，存储元件中的每一者配置于对应的存取装置的漏极与对应的位线之间。或者，存储元件可位于对应的存取装置的源极侧。
将理解，存储器阵列1012不限于图11中所说明的阵列组态，且亦可使用额外的阵列组态。另外，代替于MOS晶体管，在一些实施例中，可使用双极晶体管或二极管作为存取装置。
在操作中，存储器阵列1012中的存储单元中的每一者依据对应存储元件的电阻而储存数据。举例而言，可由感测电路1024的感测放大器通过将用于选定存储单元的位在线的电流与合适的参考电流进行比较来判定数据值。可将参考电流建立为：预定电流范围对应于逻辑「0」，且一不同的电流范围对应于逻辑「1」。
因此，可通过将合适的电压施加至字线1158、1156中的一者、将位线1160、1162中的一者耦接至电压源以及使未选定位线浮置或将未选定位线耦接至另一电压源，并将源极线1154耦接至电压源，使得电流流经选定存储单元，以达成对存储器阵列1012的存储单元的读取或写入。举例而言，通过如下方式建立穿过选定存储单元(在此实例中为存储单元1130及对应的存储元件1140)的电流路径1180：使未选定位线1162浮置、将电压施加至选定位线1160、选定字线1156及源极线1154，所述电压足以接通存储单元1130的存取晶体管，并在路径1180中引起电流而自位线1160流至源极线1154，或反之亦然。所施加电压的电平及持续时间取决于所执行的操作，例如读取操作、编程操作或擦除操作。
在储存于存储单元1130中的数据值的读取(或感测)操作中，字线译码器与驱动器1014促进向字线1156提供合适的电压脉冲，以接通存储单元1130的存取晶体管。位线译码器1018促进向位线1160供应具有合适振幅及持续时间的电压，并使未选定位线1162浮置。此读取操作将引起电流以流经存储元件1140，其并不导致存储元件经受电阻性状态的改变。位线1160上及经过存储单元1130的电流取决于存储单元1130的电阻，且因此取决于与存储单元1130相关联的数据状态。因此，可通过检测存储单元1130的电阻是对应于高电阻复位状态抑或较低电阻设定状态(且任选地，多个中间电阻状态中的一者)，例如通过感测电路1024的感测放大器将位线1160上的电流与合适的参考电流进行比较，来判定存储单元1130的数据状态。
图12至图15绘示编程操作中可使用的导致电绝缘层的形成的各种脉冲形状的实例。如图12中所示，可施加单一电压脉冲，以致使电绝缘层自主体存储材料分离。同样，电压脉冲可具有陡峭的前边缘，接以阶梯状的后边缘，如图13中所示。电压脉冲可具有陡峭的前边缘，接以斜坡式后边缘，如图14中所示。如图15中所示，可使用一连串脉冲，其中每一脉冲的形状可为矩形、阶梯状脉冲或斜坡式脉冲。
图12至图15中所示的脉冲形状亦可用于擦除操作，其导致阻挡绝缘层的再合并。
将了解，可凭经验设计用于编程及擦除的脉冲形状以提供所需结果。注意，在此说明书中，使用术语「编程」来导致高阻抗状态的形成，且使用术语「擦除」来导致低阻抗状态的形成。如本文所描述的材料亦适用于多电平数据储存。此处所描述的「擦除」过程在单一电平编程存储单元中可以更适当地被称为「编程」，视存储器装置技术的特定实施方案而定。
图16至图19说明在测试如图4中所示而拍摄的装置的过程中所使用的实验设置，且其中存储材料包括掺杂有15原子百分比氧化硅的Ge2Sb2Te5。
如图16中所示，将具有4伏特的峰值量值的脉冲施加于源极线(充当阳极)与位线(充当阴极)之间。存取晶体管1600耦接于源极线与存储单元1601之间。将衬底偏压于零伏特，同时用于选定存储单元的字线接收约3.8伏特的峰值电压。如图17中所示，施加至用于引起高阻抗状态的字线的脉冲的形状具有在100纳秒内向上倾斜至最大电压的前边缘，所述最大电压维持恒定达400纳秒。脉冲的电压接着在2000纳秒内自最大值倾斜至零伏特。测得的最大脉冲电流为约400微安。
如图18中所示，应用相反极性以引起低电阻状态，其中位线接收到正电压(充当阳极)，且源极线接收到零伏特(充当阴极)。在此实施例中，字线接收到约1.2伏特的电压，而衬底接地。如图19中所示，施加至字线以用于擦除低电阻操作的脉冲形状包含前边缘，其在约100纳秒内绕(wrapped)到最大电压，保持恒定达约400纳秒，且在约2000纳秒内倾斜到0伏特。在此操作中，测得的最大脉冲电流为约350微安，以引起阻挡绝缘层再合并到主体存储材料中。用于此组态的存储单元的相反极性脉冲据信在所施加的脉冲的电场下促进电绝缘层的电击穿，接以导致电绝缘材料被再合并至主体存储材料中的电迁移及/或其它动力过程。
图20说明用于使用图16至图19的设置来对存储单元进行编程及擦除的循环结果。如可看到，在200个循环内，经编程状态下的存储单元电阻与擦除状态下的存储单元电阻的比率可靠地超过2至3个数量级。
图21说明通过施加一连串较低能量脉冲来启用多电平编程操作而产生的自约50K欧姆下的低电阻状态至约100M欧姆的高电阻状态的电阻变化对脉冲计数的关系。用于获得图21的数据的较低能量脉冲包含将源极线设定为3.5伏特，而非用于图16中所示的单一脉冲实施例的4伏特。而且，字线脉冲具有200纳秒的前边缘，接以300纳秒的恒定最大电平，接以1000纳秒的后边缘。用于获得图21的数据的较低能量编程脉冲因此产生空隙/空位结构，其比上文所述的单一脉冲较高能量实施例更逐渐地形成电绝缘层。因此，当通过施加一连串较低能量脉冲来控制总编程能量时，经编程状态的电阻逐渐增加。如图21中所示，使用上文所述的代表性脉冲形状，存储单元电阻随脉冲数目逐渐增加。
本文已针对一存储器装置而演示了动力存储机制，所述存储器装置具有包括掺杂有氧化硅的GexSbyTez的存储材料的本体，其中x＝2、y＝2且z＝5，掺杂有10至20原子％的氧化硅。然而，由于本文所述的存储机制并不依赖于存储材料中的固相条件的变化，因此可使用特征在于由于编程及擦除偏压配置的应用而导致的电绝缘层的分离及再合并动力过程的其它材料。举例而言，主体存储材料可由包含Sb、Te、Sn、Pb、Bi、Al、Ge-Te、Ge-Sb Te或Ag-In-Sb-Te等之一或多个元素构成。导致电绝缘层中形成空隙的空位可来自制造过程期间或施加操作电流之后的材料密度变化。气体型掺杂剂(例如N2、Ar等)可提供适合于形成电绝缘层的工艺的空位。介电掺杂剂可为氧化硅、氮化硅、氮氧化硅、氧化铝或为了与主体存储材料的兼容性而选择的其它材料。存储材料的实施例可具有小于800度的熔化温度，以节约操作功率。然而，亦可使用其它较高熔点材料。
此材料密度/体积变化可能由于主体存储材料内的合金晶粒大小的改变、自非晶至结晶的相变、材料分离或其它动力过程而产生。GST材料为具有较窄能带隙(band gap)的半导体，使得可容易自价带(valence band)移除电子，并留下带正电的离子化原子或分子。在接近或高于熔化温度的操作条件下，电场与离子化原子或分子之间的电迁移或其它相互作用可导致材料沿电场移动。可依赖取决于电场的极性、温度梯度及/或电流密度分布的类似的动力机制来导致如本文所述的电绝缘层的分离及再合并。
存储单元自低电阻「擦除」状态开始。当施加一个或若干个电流脉冲经过存储层时，存储材料将被所述电流加热。通过控制加热程序，可能发生许多电/热引发的动力效应，包含不同材料的电迁移及相分离。介电质及/或空隙混合物将沿电极之间的电极间电流路径而形成以阻挡电流，例如形成为邻近于接触表面，使得存储单元被编程至高电阻「经编程状态」。
虽然参考上文详细描述的较佳实施例及实例而揭露了本发明，但应理解，这些实例是在说明性而非限制性意义上设计的。预期熟习此项技术者将容易想到多种修改及组合，所述修改及组合将在本发明的精神及附加的权利要求范围的范畴内。

Claims (26)

1.一种存储器装置，其特征在于，包括：
一存储单元，包括一第一电极、一第二电极以及位于该第一电极与该第二电极之间的一存储材料的本体；以及
一电路，将一偏压配置施加至该存储单元，该偏压配置包括：
一第一偏压配置，引起一电绝缘层自该存储材料的本体分离出的一分离现象，以建立一高电阻状态；以及
一第二偏压配置，引起该电绝缘层的至少一部分再合并至该存储材料的本体中，以建立一低电阻状态。
2.根据权利要求1所述的存储器装置，其特征在于，该分离现象是该电绝缘层的材料自该存储材料的本体内的一较低电流密度区域移动至一较高电流密度区域。
3.根据权利要求1所述的存储器装置，其特征在于，该分离现象是该电绝缘层的材料自该存储材料的本体内的一较低温度区域移动至一较高温度区域。
4.根据权利要求1所述的存储器装置，其特征在于，该分离现象是该电绝缘层的材料自该存储材料的本体内的一较低电压电位区域移动至一较高电压电位区域。
5.根据权利要求1所述的存储器装置，其特征在于，该电绝缘层包括一或多个空隙。
6.根据权利要求1所述的存储器装置，其特征在于：
该存储材料的本体包括一主体材料及一掺杂材料；
该第一偏压配置引起该掺杂材料自该主体材料分离，以形成该掺杂材料的该电绝缘层；以及
该第二偏压配置引起该掺杂材料再合并至该主体材料中。
7.根据权利要求6所述的存储器装置，其特征在于：
该主体材料包括金属、半导体或其组合；以及
该掺杂材料包括介电质、玻璃或其组合。
8.根据权利要求6所述的存储器装置，其特征在于，该主体材料包括硫族化合物材料，且该掺杂材料包括介电材料。
9.根据权利要求8所述的存储器装置，其特征在于，该介电材料包括浓度在10at％至20at％的范围内的氧化硅。
10.根据权利要求1所述的存储器装置，其特征在于：
该第一电极及该第二电极在各别的接触表面处与该存储材料的本体接触，该第一电极的接触表面的表面积小于该第二电极的接触表面的表面积；以及
该电绝缘层较接近于该第一电极的接触表面，而较远离于该第二电极的接触表面。
11.根据权利要求1所述的存储器装置，其特征在于，该第一偏压配置及该第二偏压配置自该第一电极至该第二电极具有相反的电压极性。
12.根据权利要求1所述的存储器装置，其特征在于，该偏压配置包含一第三偏压配置，该第三偏压配置建立一电阻状态，该电阻状态位于该高电阻状态与该低电阻状态之间。
13.根据权利要求1所述的存储器装置，其特征在于，处于该高电阻状态的该存储材料的本体的电阻与处于该低电阻状态的该存储材料的本体的电阻的比率大于1000。
14.一种用于操作存储器装置的方法，其特征在于，该存储器装置包括一存储单元，该存储单元包括一第一电极、一第二电极以及位于该第一电极与该第二电极之间的一存储材料的本体，该用于操作存储器装置的方法包括：
施加一第一偏压配置，引起一电绝缘层自该存储材料的本体分离出的一分离现象来建立一高电阻状态；以及
施加一第二偏压配置，引起该电绝缘层的至少一部分再合并至该存储材料的本体中来建立一低电阻状态。
15.根据权利要求14所述的用于操作存储器装置的方法，其特征在于，该分离现象是该电绝缘层的材料自该存储材料的本体内的一较低电流密度区域移动至一较高电流密度区域。
16.根据权利要求14所述的用于操作存储器装置的方法，其特征在于，该分离现象是该电绝缘层的材料自该存储材料的本体内的一较低温度区域移动至一较高温度区域。
17.根据权利要求14所述的用于操作存储器装置的方法，其特征在于，该分离现象是该电绝缘层的材料自该存储材料的本体内的一较低电压电位区域移动至一较高电压电位区域。
18.根据权利要求14所述的用于操作存储器装置的方法，其特征在于，该电绝缘层包括一或多个空隙。
19.根据权利要求14所述的用于操作存储器装置的方法，其特征在于：
该存储材料的本体包括一主体材料及一掺杂材料；
该第一偏压配置引起该掺杂材料自该主体材料分离，以形成该掺杂材料的该电绝缘层；以及
该第二偏压配置引起该掺杂材料再合并至该主体材料中。
20.根据权利要求19所述的用于操作存储器装置的方法，其特征在于：
该主体材料包括金属、半导体或其组合；以及
该掺杂材料包括介电质、玻璃或其组合。
21.根据权利要求19所述的用于操作存储器装置的方法，其特征在于，该主体材料包括硫族化合物材料，且该掺杂材料包括介电材料。
22.根据权利要求21所述的用于操作存储器装置的方法，其特征在于，该介电材料包括浓度在10at％至20at％的范围内的氧化硅。
23.根据权利要求14所述的用于操作存储器装置的方法，其特征在于：
该第一电极及该第二电极在各别的接触表面处与该存储材料的本体接触，该第一电极的接触表面的表面积小于该第二电极的接触表面的表面积；以及
该电绝缘层较接近于该第一电极的接触表面，而较远离于该第二电极的接触表面。
24.根据权利要求14所述的用于操作存储器装置的方法，其特征在于，该第一偏压配置及该第二偏压配置自该第一电极至该第二电极具有相反的电压极性。
25.根据权利要求14所述的用于操作存储器装置的方法，其特征在于，更包括施加一第三偏压配置，以建立一电阻状态，该电阻状态位于该高电阻状态与该低电阻状态之间。
26.根据权利要求14所述的用于操作存储器装置的方法，其特征在于，处于该高电阻状态的该存储材料的本体的电阻与处于该低电阻状态的该存储材料的本体的电阻的比率大于1000。
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