CN101924127A - 电极半导体整流器降低的处理灵敏度 - Google Patents

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Abstract

本发明涉及电极半导体整流器降低的处理灵敏度，披露了半导体器件和制造半导体器件的方法。一示例性实施例包括具有第一表面、第二表面的第一传导型半导体层以及在一部分半导体层中的第一传导型的分梯度的净掺杂浓度。分梯度部分位于半导体层的上表面附近，且其中分梯度的净掺杂浓度的值随着离半导体层的上表面的距离而减小。示例性器件还包括设置在半导体层的第一表面并在分梯度部分附近的电极。

Description

电极半导体整流器降低的处理灵敏度
背景
本主题总的涉及半导体技术，更具体地涉及功率半导体器件及其制造方法。
电极半导体整流器包括很宽范围的半导体器件，这类器件具有接触半导体层以在具有非对称电流-电压特征的两种材料之间形成电学结的导体电极层。典型的非对称电流-电压特征对于一个电压方向(例如“正偏置”电压)具有比其它电压方向(例如“反偏置”电压)更大量的电流传导。电极半导体整流器的一个示例是肖特基势垒二极管。也存在其它类型的电极半导体整流器。
概述
作为构成本主题的一部分，申请人已发现，当使用某些电极材料时电极半导体整流器的电气特征在半导体晶片上并且在大量半导体晶片之间会大幅度地变化。另外，申请人已经发现这些大幅度的变化是由于电极成型工艺造成的相对较大的表面粗糙度引起的。
申请人已经发现，可通过使邻近(例如在其附近或与之靠近但不一定接触)电极的半导体材料中的净掺杂浓度分成梯度以致使所述浓度值随着离开电极的距离而减小，而使上述电气特征的变化明显减小。在一典型实施例中，分梯度区可位于电极的半微米内。在具有设置在电极附近的保护沟槽的典型实施例中，分梯度的区可位于离开电极某一距离的位置，该距离取半微米或保护沟槽的半深度中的大者。在根据本申请的肖特基势垒二极管实施例中，邻近电极的半导体材料中的净掺杂浓度足够低以防止形成欧姆接触。
一示例性实施例涉及一种半导体器件，其广泛地包括：具有第一表面、第二表面的第一传导型半导体层以及在一部分半导体层内的第一传导型的分梯度的净掺杂浓度，所述分梯度的净掺杂浓度的值随着离开半导体层的上表面的距离而减小；以及设置在半导体层的第一表面并邻近分梯度的第一传导型的净掺杂浓度部分的电极。
在现有示例性实施例的又一示例性实施例中，分梯度的净掺杂浓度部分位于半导体层的上表面的半微米内，或位于台面式晶体管的半高度内(如果存在台面式晶体管的话)或位于这两个值中较大的一个内。
另一示例性实施例涉及形成半导体器件，该方法广泛地包括：形成具有上表面的半导体材料的台面区并在上表面附近形成一部分第一传导型分梯度的净掺杂浓度，其中分梯度的净掺杂浓度值随着离开台面区的上表面的距离而减小；并在台面区的上表面上形成接触电极。
在现有示例性实施例的又一示例性实施例中，一部分分梯度的净掺杂浓度位于半导体层的上表面的半微米内、或位于台面高度的一半内、或位于这两个值中较大的一个内。
其它示例性实施例涉及受沟槽保护的器件以及制造这类器件的方法。这一器件的示例性实施例包括：第一传导型半导体层，其具有第一表面、第二表面和台面区，所述台面区具有邻近层的第一表面的上表面，以及在台面区的第一部分内的第一传导型的分梯度的净掺杂浓度，该分梯度的净掺杂浓度的值随着离开台面区上表面的距离而减小；在半导体层中延伸并邻近台面区的沟槽电极，所述沟槽具有设置在其中并从半导体层的第一表面朝向半导体层的第二表面延伸至层的第一表面下面的第一深度的电绝缘电极；设置在台面区的上表面的第二电极；电耦合于半导体层的第三电极；且其中第一部分位于半导体层上表面的第一距离内，该第一距离是半微米或半第一深度中较大的那个。第二电极可由肖特基接触和/或硅化物接触构成。
制造受沟槽保护器件的示例性方法的实施例包括：在一部分半导体层中形成第一传导型分梯度的净掺杂浓度区，所述分梯度的净掺杂浓度的值随离开半导体层的第一表面的距离而减小，在半导体层中在其第一表面形成一个或多个电绝缘的沟槽电极以在半导体层中在其第一表面界定一台面区，所述台面区具有位于半导体层的第一表面的上表面；并在至少一个台面的上表面上形成接触电极。
参照附图在详细说明中详细描述这些和其它的实施例。
可单独使用或结合使用本文披露的示例性实施例的各个方面。
附图简述
图1示出比较例的受沟槽保护肖特基势垒二极管的扫描电子显微镜(SEM)微观截面图。
图2示出根据本主题的示例性受沟槽保护肖特基势垒二极管器件的截面图。
图3示出比较例器件和根据本主题的示例性器件的两个示例性实施例的净n型掺杂浓度曲线和电场曲线的曲线图，其中接触成型工艺消耗了第一量的半导体。
图4示出比较例器件和根据本主题的示例性器件的两个示例性实施例的净n型掺杂浓度曲线和电场曲线的曲线图，其中接触成型工艺消耗了第二量的半导体。
图5是比较例器件和根据本主题的示例性器件的两个示例性实施例的在25℃温度下的反偏置漏电流的曲线图，其绘出为由接触成型工艺消耗的半导体的量的函数。
图6是比较例器件和根据本主题的示例性器件的两个示例性实施例的在200℃温度下的反偏置漏电流的曲线图，其绘出为由接触成型工艺消耗的半导体的量的函数。
图7是比较例器件和根据本主题的示例性器件的两个示例性实施例的在高电流密度和25℃温度下的正向电压的曲线图，其绘出为由接触成型工艺消耗的半导体的量的函数。
图8示出根据本主题的示例性器件的第三示例性实施例的净n型掺杂浓度曲线的曲线图，其中接触成型工艺消耗了第一量的半导体。
图9示出根据本主题的示例性方法的流程图。
图10示出根据本主题的另一示例性方法的流程图。
详细说明
下面参照附图更完整地描述根据本主题的技术，这些附图中示出本主题的示例性实施例。然而，本主题可以不同形式体现并不应当解释为局限于本文所述的实施例。相反，提供这些实施例是为了使本公开透彻和完整并将本主题的范围完整地传达给本领域内技术人员。在附图中，为清楚起见可夸大显示这些层和区的厚度。在整个说明书中用相同的附图标记来表示相同的部件。
要理解，当一个部件——例如一个层、一个区、一个电极等——被表示为诸如“高于”、“在……之上”、“连接于”、“耦合于”、“电耦合于”另一部件时，它可直接高于、在……之上、连接于或耦合于另一部件，或可以存在中间部件。相比而言，当部件被表示为诸如“直接在……之上”、“直接连接于”、“直接耦合于”、“直接电连接于”另一部件时，则不存在中间部件。可以理解，可改变本申请的权利要求以引用说明书中记载的或附图中示出的示例性关系，只要在原始申请中给出支持即可。可在本文中使用相对广义的术语，例如“高于”、“低于”、“在……上方”、“在……下方”、“上”、“下”、“前”、“后”、“右”、“左”等，以便于本说明书描述如附图所示的一个部件或特征与另一部件或特征的关系。要理解，这些相对广义的术语旨在涵盖使用或工作中的器件除附图所示方向的不同方向。例如，如果附图中的器件被倒置，则描述为“在其它部件或特征之下”或“低于其它部件或特征”的部件就“在其它部件或特征之上”或“高于其它部件或特征”。因此，示例性术语“在……之上”可涵盖“在……之上”取向和“在……之下”取向两者。
本文中使用的术语旨在例示并且不应当解释成限制本主题的含义或范围。本说明书所使用的单数形式包括复数形式，除非就背景来说明确地规定了特定情形。另外，本文中使用的表达“包括”和/或“包含”既不定义所提到的形状、数目、步骤、动作、操作、部分、部件和/或它们的组合，也不排除存在或另外具有一个或多个其它不同形状、数目、步骤、操作、部分、部件和/或它们的组合或它们的追加物。本文所使用的术语“和/或”包括一个或多个关联的列出项的任何组合或所有组合。本文中使用的一般术语，例如“第一”、“第二”等，用来描述各个项并将一个项与另一个项区别开。要理解这些一般术语并不限定这些项。因此，所描述的第一项也可表示第二项而不脱离本主题的范围。
如半导体领域内公知的，存在可注入、扩散或生长在半导体区中以使其成为n型的n型掺杂物(例如，砷、磷)，且存在可注入、扩散或生长在半导体区中以使该区呈p型的p型掺杂物(例如硼)。在许多器件制造工艺中，一般可使n型掺杂物注入或扩散入已有的p型区以形成n型子区。在该n型子区中，n型掺杂物的浓度超过p型掺杂物的浓度。在该子区中存在“净”n型掺杂物浓度，该浓度等于所引入的n型掺杂物的浓度减去已有p型掺杂物的浓度。n型子区的电学特性的实质部分关联于净n型掺杂物浓度(而不是所引入的n型掺杂物的浓度)，为此原因，半导体业在净浓度和引入浓度之间作出区别。可可用一种类型的掺杂物形成器件的其它区域，这种掺杂物在成型过程中被引入到诸个区中，在这种情形下，“净”掺杂物浓度等于所引入的掺杂物浓度。在本文中可通过每立方厘米的毛掺杂物或净掺杂物原子的单位来规定毛掺杂物浓度和净掺杂物浓度，这两者在本文中均简化为cm-3。
图1示出比较例的受沟槽保护肖特基势垒二极管1的扫描电子显微镜(SEM)微观截面图。半导体器件1包括净n+掺杂的衬底5、设置在衬底5上的n型半导体层10、设置在半导体层10的上表面的多个电绝缘沟槽电极30以及设置在沟槽电极30之间的多个半导体台面区20。沟槽电极30可包括中央导电多晶硅电极32和外部电绝缘氧化层34。器件1还包括形成在多晶硅电极32和台面20上表面的硅化镍层40、形成在硅化镍层40上的金属层45以及形成在衬底105背面的金属电极层60。可通过将一层元素镍沉积在台面20和多晶硅电极32的表面上、并随后使衬底表面加热至某一高温以形成硅化镍层，从而形成硅化镍层40。在该成型工艺中，消耗了硅和多晶硅的顶部。典型地，消耗掉0.05微米至0.25微米的硅。硅化镍为器件提供低的正向电压，但发明人已发现其形成使台面20和多晶硅电极32的表面变得粗糙，如图1所示。在将元素镍沉积在台面20和电极32的表面之前，将少量的p型掺杂物(例如，硼)注入于台面20的上表面以减小台面上表面处的净n型掺杂浓度，这确保硅化镍不与台面形成欧姆接触。注入能量很低，等于或小于40KeV。
作为构成本主题的一部分，本发明人已发现硅化镍层40的形成导致制造在晶片上的器件和制造在通过相同工艺程序制造的不同晶片上的器件的电气特性有相当大的变化。目前相信这些大的变化是由于硅化镍成型工艺造成的相对大的表面粗糙度引起的。作为本申请的创新方面，发明人已发现，可通过使一部分台面中的净掺杂浓度分梯度以使其沿台面区中心线测得的值随着离开台面上表面的距离而减小，从而明显减小上述电学特性的变化。在一典型实施例中，分梯度的部分可位于制造完成的器件的台面的上半部中，或位于制造完成的器件的台面的最上端的半微米内，尤其对于台面短于1微米或2微米的器件而言。分梯度区可位于制造完成的器件的台面的最上端的四分之一微米中，尤其对于台面短于1微米或2微米的器件而言。一般来说，分梯度的净掺杂浓度部分位于半导体层的上表面的半微米内，或在台面高度的一半内，取其大者。在根据本主题的肖特基势垒二极管实施例中，在台面上表面处的净掺杂浓度足够低以防止形成欧姆接触。相反，比较例器件具有沿台面区的中心线随离开台面区上表面的距离而增大的净掺杂浓度。图2示出根据本主题的示例性受沟槽保护肖特基势垒二极管器件100的截面图。半导体器件100包括净n+掺杂衬底105、设置在衬底105上的净n型半导体层110、在其上表面处设置在半导体层110中的多个电绝缘沟槽电极130以及设置在沟槽电极130之间的多个半导体台面区120。从图可明显地看到，沟槽电极130的深度等于台面区120的高度。层110典型地制造有生长在其中的n型掺杂物，而不存在任何p型掺杂物，在这种情形下“净”n型掺杂浓度和引入的n型掺杂浓度可具有相同的值。沟槽电极130可包括中央导电电极132和外部电绝缘氧化层134。中央导电电极132可包括金属和/或经掺杂的多晶硅。外绝缘层134可包括例如二氧化硅的氧化物。台面区120具有：邻近层110上表面的上表面，在台面区的侧壁上半高位置(例如台面中间)处测量的宽度WM；以及沿台面的中心线的n型掺杂浓度曲线，该浓度曲线随着离开台面区上表面的距离而变化。器件100还包括邻近台面区120的上表面的分梯度的净n型掺杂浓度的区150。在分梯度的区150中，净n型掺杂浓度的值随着离开台面区上表面的距离而减小。即，在上表面或上表面附近，净n型掺杂浓度开始于第一值并随其沿台面区的中心线朝向台面区底部在台面区的体积中移动而减小。对于具有1-2微米的台面高度的器件来说，净n型掺杂浓度随后在离开台面区120顶部0.125微米-0.5微米距离处稳定在第二值，如这样形成的器件中所测得的那样。对于台面高度(沟槽深度)大于1微米的器件，净n型掺杂浓度稳定在第二值的点可位于直至台面高度(沟槽深度)值的一半的距离处。然后净n型掺杂浓度从该点开始随着进入台面区更多的距离(例如朝向台面区的底部进一步进入台面区地移动)而增加。净n型掺杂浓度的增加提供降低器件导通状态阻抗的优点。在一示例性实施例中，半导体层110可具有4.25μm(微米)的厚度，沟槽电极130可具有1.1μm的深度，绝缘层134可由厚度为400埃的二氧化硅构成，而台面区120可具有0.2μm至0.6μm范围内的宽度，其侧壁相对于层110的下表面倾斜大约89°的角。在典型的实施例中，台面宽度在0.2μm至0.4μm的范围内，并较佳地在0.25μm至0.35μm的范围内。衬底105可具有5x1018cm-3至1x1020cm-3的净n型掺杂浓度。台面区120中的最大净n型掺杂浓度可具有4x1015cm-3to 2x1017cm-3的值，且在典型实施中可具有8x1015cm-3to 8x1016cm-3范围内的值。分梯度部分150中的最大净n型掺杂浓度可具有这些相同的范围。当台面区由硅半导体构成时，台面区120上表面处的净n型掺杂浓度一般小于将近1x1017cm-3以确保肖特基接触(例如非欧姆接触)的形成，较佳地等于或小于4x1016cm-3。
器件100还包括形成在电极132和台面120上表面的硅化镍层140、形成在硅化镍层140上的互连金属层145以及电耦合于衬底105和n型层110的底部金属电极层160。硅化镍层140提供位于台面区120上表面的肖特基接触电极，而金属层145将这些电极互连于电极132。可通过将一层元素镍沉积在台面120和多晶硅电极132的表面上并随后使衬底表面加热至高温以形成硅化镍层而形成硅化镍层140。在该成型工艺中，消耗了硅和多晶硅的上部(如果用于接触132)。典型地，消耗掉0.05微米至0.25微米的硅。当电极132包含多晶硅时，多晶硅的掺杂浓度足够高以使硅化物层与电极132形成导电接触。(当电极132含金属时，经沉积的镍层形成与金属的电接触并且不形成硅化物)。
作为一种选择，器件100可进一步包括设置在电极130底壁附近的多个增强型掺杂区170，如申请人提交于2009年2月9日的No.12/368,210题为“Semiconductor Devices With Stable And Controlled Avalanche Characteristics and Methods Of Fabricating The Same”的待审美国专利申请中更为完整地描述的那样，该文献因为各种原因被援引包含于此。增强型掺杂区170可具有比半导体层110的净n型掺杂浓度和台面区120的最大净n型掺杂浓度至少高50％或大于该浓度2×1016cm-3的净峰值n型掺杂浓度，并典型地具有高2-5倍的净峰值n型掺杂浓度。可简单地通过在形成电极前将n型掺杂物离子注入沟槽130的底壁随后对注入物退火而形成区域170。退火处理可使掺杂物向台面的中心线迁移，如图中的虚线170’所表示的那样。典型注入剂量可在5x1012cm-2(每平方厘米的注入表面积上的掺杂物原子)-2x1013cm-2的范围内，并可具有使注入物深入半导体层110达0.1微米-2微米地扩散的注入能量和退火处理。如上面提到的申请人的待审美国专利申请中更为详细地阐述的那样，增强型掺杂区170用来将雪崩区固定在台面区120下面的位置，由此防止击穿电压因器件反复曝露于击穿条件而增加。图3示出图1所示比较例器件的净n型掺杂浓度的曲线(点线)、分梯度区150在台面120的上表面约0.25微米之外的器件100的第一示例性实现(实线)以及分梯度区150在台面120的上表面约0.5微米之内的器件100的第二示例性实现(虚线)。为了前后一致，图3所示的所有三个器件实现包括增强型掺杂区170’和大约1.1微米的台面高度(沟槽深度)。X轴是可从金属层45、145的顶部测得的深入器件表面的距离，而最左边的Y轴是净n型掺杂浓度。对于图3所示的所有器件实现，在硅化镍成型工艺中在其上表面已消耗掉平均0.065微米的台面的硅材料。台面20、120的顶部平均位于X轴上的0.2微米处，且台面的底部平均位于X轴上的1.3微米处。比较例器件在台面20的顶部具有1×1015cm-3的净n型掺杂浓度，并在台面区中单调地增加至台面的中间的4×1016cm-3的平稳值，并保持在或高于该水平直至台面底部1.3微米。比较例器件中的台面顶部的较低值是由浅的p型注入造成的，浅的p型注入抵消了层10的一些N型掺杂物。相比而言，器件100的两种实现在台面120的顶部均具有大约1.17x1016cm-3(实线)和3.3x1016cm-3(虚线)的更高的净N型掺杂浓度，并分别在X轴的0.45微米处单调地减小至大约5.2×1015cm-3的波谷值和在X轴的0.6微米处单调地减小至大约4.2×1015cm-3的波谷值。在器件100的两种实现中，净N型掺杂浓度从这些波谷开始单调增加至台面底部附近的值4×1016cm-3(X轴的值大约为1.2微米)。所有这三种器件实现的净n型掺杂浓度曲线由于增强型掺杂区170’而在大约1.2微米-1.7微米的范围内表现出突然上升大约8×1016cm-3。
另外图3还示出在18伏的反向偏置下三种器件实现中的电场曲线的形状。所有三条曲线在沟槽的底部(X轴上的1.3微米处)附近具有3.2×105V/cm的峰值。在比较例器件1(点线)中，电场在台面区20的中间和顶部具有0.4×105V/cm的相对平坦值。在器件100的两个示例性实现中，电场曲线在台面区120的中间和顶部具有抛物线形状，并具有低于比较例器件1的值0.4×105V/cm，除了在器件100的第二实现中的台面上表面附近的电场曲线，该曲线在台面的上表面上升至0.7×105V/cm的值。器件的反偏置漏电流粗略地关联于台面上表面处的电场值。因此，由于器件1和器件100的第一实现在上表面具有几乎相同的电场，因此器件可望具有相同的漏电流值，本例就是如此的。另外，由于器件100的第二实现在台面的上表面具有较高的电场，可望具有较高值的漏电流，本例就是如此的。
图5和图6分别为在25和200℃温度下、以18V反偏置的三种器件实现的反偏置漏电流(Ir)的曲线图，这些曲线被绘制成由硅化镍成型工艺消耗的硅量的函数。对于图3所示器件，其中在硅化工艺中消耗0.065微米的硅，器件100的第一实现(实线)和比较例器件1(点线)在两种温度下具有基本相同的漏电流，同时器件100的第二实现(虚线)具有较高的漏电流(见图5和图6主曲线的左端)。随着所消耗硅量的增加，比较例器件1的漏电流有明显的变化，但在器件100的第一和第二实现中具有相对小的变化。一个显著的优势在于制造在同一晶片上的器件可具有更大的电气特征的均一性，而使用相同制造工艺制造在不同晶片上的器件也可具有更大的电气特征的均一性，不管在硅化工艺中消耗的硅量的变化如何。
图4示出在硅化镍成型过程中已消耗掉0.215微米的台面上表面处的硅的情形下的三种器件实现的净n型掺杂浓度和电场(这种情形对应于图5和图6中的曲线的右端处的数据点)。如图4所示，器件1的台面的上表面处的电场值加倍，而对于器件100的第一实现，相同电场值略为上升，且对于器件100的第二实现，电场值减小一中等量。不将创新性方面的操作限制成任何一种特定的说明，相信会产生两种主要效果以降低器件100实现中的电场和漏电流。作为第一种效果，相信是器件100的区域150的经分梯度的净n型掺杂浓度形成电场的内建延迟分量，这有利于减小漏电流。然而，由于在硅化工艺中消耗掉了显著量的掺杂物和硅，因此延迟分量可随着在硅化工艺中所消耗硅量的增加而减小。作为第二种效果，相信是台面上表面处的电场随着台面上部的总净n型掺杂浓度减小而减小，由此减小台面区中的电场和漏电流。这是因为沟槽电极130的作用而在反偏置条件下在台面中形成耗尽区，并且台面的上部中的总净掺杂浓度的下降使耗尽区更加深入半导体层110，由此减小能够到达台面区顶部的电势和电场量。因此，由于硅化工艺中消耗掉更多硅和掺杂物，器件100的区域150中存在的负梯度减小了上表面处的净n型掺杂浓度，由于在硅化工艺中消耗掉更多硅和掺杂物，这也减小了台面上部的总净掺杂浓度，从而使电场和漏电流减小。下面将针对图3和图4所示的所有三种器件更为详细地探究这两种效果。
比较图3和图4中的器件100的第一实现(实线)，图4中的台面上表面处的净n型掺杂浓度相比图3略为减小，由于台面上部的总净掺杂浓度减小，根据上述第二效果，使图4的漏电流减小。另一方面，浓度梯度也略为减小，由于电场的有益延迟分量减小，根据上述第一效果，使图4中的漏电流增加。相信这两种效果的抵消能够解释为什么器件100的第一实现具有图5和图6中低而且均一的漏电流值。对器件100的第二实现(虚线)作出相同的比较，图4的台面上表面处的净n型掺杂浓度相比图3略为减小，根据上述第二效果，这使图4的漏电流减小，且浓度梯度也略为增加，由于电场的有益延迟分量增加，根据上述第一效果，这也使图4的漏电流减小。相信这些效果能够一起作用以使器件100第二实现中的图5和图6所示漏电流随着所消耗硅量的增加而适度地减小。最后，将比较例器件1的图3和图4作比较(点线)，台面上表面处的净n型掺杂浓度和电场在图4中相比图3剧烈地增加，这使图5和图6中的器件1的漏电流增加。更具体地说，由于掺杂梯度沿相反的方向(上述第一效果)且台面上部中的总净掺杂浓度随着在硅化工艺中消耗的硅和掺杂物的量的增加而增加，器件1对电场不具有延迟分量，由此根据上述第二效果而增加了台面中的漏电流和电场。
图7示出作为所消耗硅的函数的这三种器件实现的正向电压。如图所示，器件100的两种实现比器件1具有较小的正向电压变化。相信这是因为器件100的第一和第二实现相比器件1在作为所消耗硅函数的净n型掺杂浓度方面具有较小的变化。
可通过数道工艺形成区域150。在一个工艺中，将反掺杂物深深地注入台面120的顶部，以使所注入的反掺杂物的峰值点位于完全形成的器件的台面上表面的平均高度水平之下的0.15微米-0.50微米(或者如果台面高度大于1微米，则低于台面高度的50％)，更佳地位于台面上表面的平均高度水平之下的0.2微米-0.4微米(或者如果台面高度大于1微米，则低于台面高度的40％)。当将硼用作反掺杂物时，注入能量可等于或大于70KeV，并且可等于或小于300KeV。在台面高度处于1-2微米范围的典型实现中，硼注入物具有从80KeV至160KeV范围的能量，典型地在100KeV-140KeV的范围内。在考虑硅消耗的预期量时，可通过肖特基接触成型工艺选择注入能量，其目的是使注入物的峰值点处于如此形成的器件的肖特基接触的平均高度下方的1/8微米-1/2微米之间(或者如果该台面高度大于1微米则为台面高度的50％)，更佳地在如此形成的器件的肖特基接触的平均高度下方的1/8微米和3/8微米(或者如果台面高度大于1微米则为台面高度的40％)之间。可考虑在接下来的制造步骤中使器件露出的后续热暴露来选择注入物剂量，以在台面上表面的净n型掺杂物浓度与底谷处的净n型掺杂物浓度之间提供2或更大的比值。该比值可以是4或更大，并可高达10或更大的比值。注入物的峰值点对应于区150中的净n型掺杂浓度的底谷。比如，可通过具有120KeV注入能量和2.8×1012原子/cm2剂量的硼注入来实现器件100的第一实现(实线)中的图3和图4所示掺杂曲线，而可通过具有160KeV注入能量和2.9×1012原子/cm2剂量的硼注入来实现器件100的第二实现(虚线)。作为形成区150的另一个示例，可通过有选择地引入n型掺杂物使层110外延生长以提供区150的分梯度的n型掺杂浓度曲线。作为形成区150的又一示例，可用浅n型掺杂物注入n型轻度掺杂的层110。
可以理解，在器件100的一种实现中提供浅p型注入物以降低台面上表面的净n型掺杂浓度，以调整器件的正向电压特性并确保肖特基接触。这通过器件100的第三实现示出，其掺杂曲线示出于图8，其中硅化工艺消耗掉0.065微米值的硅。如曲线所示，电极层140和区150之间存在一部分台面区，其净n型掺杂浓度随着离电极层140的距离而增加。因此，随着硅化工艺消耗更多的硅，整个台面中的总净掺杂浓度略为增加并随后由于消耗掉的硅进入区150而变小，由此导致比第一和第二实现漏电特性中略大的变化，但相比比较例器件是基本均一的。
尽管以使用硅化镍示出了器件100，然而应当理解，本主题的器件100可以其它硅化物或金属系统来实现，并提供相似的电气特性方面变化减小的益处。尽管已示出器件100为具有n型基板105、n型半导体层110、台面120和区150中的n型净掺杂浓度以及n型增强型掺杂区170的n沟道器件，然而可以理解，可将该器件构造成具有p型基板105、p型半导体层110、台面120和区150中的p型净掺杂浓度以及p型增强型掺杂区170的p沟道器件。因此，通过将这些元素表示成“第一传导型”，权利要求可涵盖这些可能的沟道结构。如果在器件100的p沟道实现中使用掺杂物注入形成区150，则可注入例如磷或砷的n型掺杂物。
现在描述制造器件100的示例性方法。通过图9所示的流程图200示出第一方法。如方框202所示，该方法可包括在半导体层的第一表面处形成半导体层中的一个或多个电绝缘的沟槽电极以在半导体层的第一表面处限定半导体层中的一个或多个台面。台面在半导体层的第一表面处具有上表面。下面更为详细地描述形成沟槽电极的示例性工艺。如方框204所示，第一常规示例性方法可进一步包括在一部分台面中形成第一传导型的分梯度净掺杂浓度的区域，该区域位于台面上表面的半微米内(或者如果台面高度大于1微米则为台面高度的50％)，且分梯度的净掺杂浓度值随着离开台面上表面的距离而减小。当层110包括适量的第一传导型掺杂时，可通过将补偿掺杂物(与第一传导型相反的第二传导型掺杂物)离子注入台面顶部并使峰值注入深度在完全成型的器件中的台面顶部的平均高度水平之下的0.125微米和0.5微米之间(或者如果台面高度大于1微米则为50％的台面高度)来形成分梯度区。可通过热处理对注入物退火。不需要对注入物遮蔽沟槽电极的顶部，但如果需要则可对其遮蔽。考虑到退火处理的温度暴露和任何后面对抬高的处理温度的暴露，选择注入物的剂量以提供上述列的分梯度掺杂曲线阵列。在半导体领域内的一般实践是使用计算机模拟程序对注入物在退火或其它处理动作中的扩散建模，以估计其在最后成型器件中的曲线。本领域内技术人员有能力使用该模拟程序来选择提供所想要的注入物最终曲线的注入能量和注入剂量。当将硼作为第二传导型掺杂物时，注入能量一般高于70KeV并低于300KeV，且通常在80KeV-160KeV的范围内变化，典型地在100KeV-140KeV的范围内变化。当层110包括适度的第一传导型掺杂时(例如5×1015cm-3或更少)，可通过在具有一个或多个低能注入物(少于40KeV且典型地少于20KeV的浅注入物)的半导体层的表面注入第一传导型附加掺杂，然后进行退火或等效热处理而形成分梯度区。如方框206所示，第一常规方法还包括在至少一个台面的上表面形成接触电极。接触电极可包括肖特基接触电极并进一步包括诸如硅化镍的金属硅化物。下面描述形成硅化镍接触电极的示例性工艺。
图10所示流程图220示出制造器件100的第二方法。如方框222所示，该方法可包括在一部分半导体层中形成第一传导型的分梯度的净掺杂浓度的区，该区位于半导体层的第一表面的半微米内(或者如果台面高度大于1微米则为台面高度的50％)，且分梯度的净掺杂浓度值随着距离半导体层的第一表面的距离而减小。可通过多种技术形成该区，包括：(1)任何一种可用于第一常规方法的上述实现方式；(2)考虑到之后的热处理，改变半导体层的外延生长过程中引入的掺杂物量以获得所要求的净掺杂曲线。如方框224所示，第二常规方法还包括在半导体层的第一表面处形成一个或多个电绝缘的沟槽电极以在半导体层的第一表面处界定一个或多个台面区，在半导体层的第一表面处具有上表面的台面区。将在下面更为详细地予以说明形成沟槽电极的示例性工艺。如方框226所示，第二常规方法还包括在台面区上表面上形成接触电极。该接触电极可包括肖特基接触电极，并可进一步包括金属硅化物，例如硅化镍。下面对形成硅化镍接触电极的示例性工艺予以说明。
上述方法由下列方法涵盖，该方法包括形成具有上表面的半导体材料的台面区并在上表面附近形成一部分第一传导型的分梯度的净掺杂浓度，这部分位于台面区的上表面的半微米内(或者如果台面高度大于1微米则为台面高度的50％)，且其中的分梯度的净掺杂浓度的值随着离开台面区的上表面的距离而减小；并在至少一个台面的上表面形成接触电极。
现在描述示例性沟槽电极成型工艺。在第一和第二常规方法的任何一个中，可通过将蚀刻掩模设置到半导体层上以保护台面位置并随后通过蚀刻掩模执行各向异性蚀刻工艺来形成一个或多个沟槽电极。各向异性蚀刻工艺可包括等离子体蚀刻工艺。基于氟的等离子体蚀刻剂可用来为沟槽提供圆整的底表面。基于氟的等离子体蚀刻剂包括：SF6硫(六氟化物)、SF6加惰性气体(例如稀有气体)、SF6加氧气和一种或多种惰性气体(例如氦和氩)以及SF6加溴化氢(HBr)和一种或多种惰性气体(例如氦和氩)。另外，其它基于氟的蚀刻剂——例如C2F6，C4F8，NF3等——可与上述惰性气体(O2、HBr等)一起使用。氟蚀刻硅衬底，而氧和HBr在沟槽侧壁形成使侧壁腐蚀减至最小的副产品。可在Grebs等人的No.6,680,232美国专利中找到示例性蚀刻工艺，该专利被援引包含于此并在此被共同转让。
如果使用等离子体蚀刻，之后可以对沟槽侧和底壁进行软清除蚀刻，这可消除由于等离子体蚀刻工艺造成的任何结晶损伤。可保留现有技术的蚀刻掩模，并且可对硅使用任何已知的化学蚀刻(可使用各向异性亲水性化学蚀刻剂)。例如，软等离子体蚀刻(例如在微波等离子体下游的CF4)可用来去除大约300埃的材料，之后通过传统H2SO4/H2O2蚀刻并随后通过RCA SC-1标准清除蚀刻来进行清理。软等离子体蚀刻更为各向同性，并比之前的各向异性蚀刻消耗更少的能量，并且较佳地比各向异性更具各向同性。作为该软清除蚀刻作用的一种替换或附加，可通过在1100℃或更高的温度下的传统氧化作用而生长大约400埃的二氧化硅牺牲层，并随后用适当的蚀刻剂将该牺牲层去除(例如使用各向同性亲水化学蚀刻剂，如缓冲的氧化物蚀刻剂)。牺牲氧化物也在通过前述等离子体蚀刻工艺中产生的沟槽侧壁上形成悬浮硅键，并提高之后形成的沟槽介电层的质量。可生长和去除第二牺牲氧化物以为沟槽底表面和台面上缘提供进一步的圆整。在已生长和去除一层或多层牺牲氧化物后，可用传统的H2SO4/H2O2然后是RCA SC-1标准清除蚀刻来清理衬底和沟槽的上表面。
作为任选的动作，第一传导型掺杂物可通过离子注入沟槽底壁以为增强型掺杂区170提供起始掺杂，如果在器件100中使用这些区的话。可将砷(As)作为注入掺杂物，并保留已有的蚀刻掩模以防止掺杂物被注入到台面的上表面。执行热处理工艺以使注入物扩散入半导体层110以激活掺杂物并提供增强型掺杂区170。这种注入可发生在上面提到的氧化物牺牲层生长之前，且用于牺牲氧化物生长的热暴露和其它后续处理动作可用来扩散和激活增强型掺杂区170的注入物。作为另一种方法，可在氧化物牺牲层生长之后执行区170的注入，并透过牺牲氧化物注入。这种方法允许牺牲氧化物帮助保护台面的侧壁不会接受注入物。用于后续处理动作中的热暴露可用来扩散和激活增强型掺杂区170的注入物。
接下来可形成沟槽电极130的介电层134。该动作可包括在1100℃或更高的高温下在用惰性气体稀释的干燥氧气环境(无水蒸汽)下在沟槽侧壁上形成薄氧化层。该氧化层可生长至大约400埃至600埃的厚度。由于在生长工艺中台面顶部暴露在外，也在台面顶部的上方形成该氧化层。在一种典型实现中，生长温度在1125℃至1200℃的范围内，其值为大约1175℃(±10℃)是较佳的，且该环境包括50％氧和50％氩(例如对氧来说每分钟10升的流量，而对氩来说每分钟10升的流量)。将高的生长温度和稀释的干燥氧气环境结合使用以生长保护氧化层是功率半导体业内不常见的，但已发现这种结合能提供层中更少的针孔缺陷，这导致提高的氧化物质量、更高的Qbd(电荷-击穿)值以及更好的厚度均一性。可稀释氧气以使其占气态生长环境体积的10％-75％，更佳地占气态生长环境体积的25％-60％。
可通过将多晶硅材料层沉积在之前形成的薄氧化层上而形成沟槽电极132，所述薄氧化层依次形成在衬底上表面(台面顶部)和沟槽侧壁的上方。可通过业内已知的传统多晶硅沉积设备来实现该沉积。为了用多晶硅材料填满大约0.5微米的沟槽宽度和1.1微米的沟槽深度的沟槽区域，可在560℃的温度下将多晶硅材料沉积至5000埃的厚度(0.5微米)，如在衬底上表面处测得的那样。这种量的材料足以覆盖沟槽的侧壁并将其填满。一般来说，为了防止在保护电极中产生空洞，应当以一定厚度沉积多晶硅(或其它保护材料)，该厚度在所填充的沟槽宽度的1/2至2倍宽度的范围内变化。典型地，所沉积的厚度等于沟槽的宽度。多晶硅可沉积成掺杂形式或不掺杂形式。如果沉积成掺杂形式，则较佳地在沉积中就地掺杂，并具有每立方厘米(cm-3)1×1018掺杂物原子或更高的掺杂程度，更佳地具有5×1018cm-3或更高的掺杂程度。就地掺杂可通过引入含掺杂物的气体(例如n型磷、p型乙硼烷或三氟化硼)连同用于形成多晶硅(例如硅烷和氨)的气体来实现。如果以不掺杂形式沉积，则多晶硅可以是在后续的退火阶段(下文描述)中暴露于掺杂物的气相状态，或在退火前在30KeV注入能量下以每平方厘米(cm-2)5×1015掺杂物原子剂量的掺杂物来进行注入。掺杂物剂量可以在5x1014cm-2至5x1016cm-2的范围内。可通过在两种或多种注入能量下注入剂量来获得更均一的掺杂物分布。例如，可使用在120KeV下2.5x1015cm-2剂量的第一注入和在30KeV下2.5x1015cm-2剂量的第二注入。
多晶硅的掺杂物可以是n型或p型的。业内传统使用N型掺杂物是，而业内不使用p型多晶硅。然而，发明人已发现用于保护电极的p型掺杂可为材料提供更好的功函数值，由此提供对台面120(示出于图2)更好的保护。
在已沉积并有选择地注入多晶硅后，可在800℃或更高的温度下退火足够时间以强化多晶硅颗粒并重构所注入的掺杂(如果使用的话)。可使用950℃的退火温度。如果在退火过程中气相掺杂多晶硅，则退火温度可抬高至1000℃或更高。可通过简单地暴露于缓冲的氧化蚀刻而去除在退火工艺中形成在多晶硅上的任何氧化物，且可通过传统H2SO4/H2O2蚀刻然后是RCA SC-1标准清除蚀刻来清理衬底。这里，一层多晶硅位于薄氧化层的顶部，该氧化层在台面顶部上。随后进行传统多晶硅蚀刻以内蚀刻留在台面顶部上的多晶硅，以之前形成的薄氧化层作为止蚀部。这蚀刻掉了台面和沟槽两者上方的多晶硅层的顶部。可继续多进行一会儿多晶硅蚀刻，以在沟槽中略为内蚀刻多晶硅以使保护电极的上层位于台面顶部之下。在多晶硅蚀刻后，可通过传统H2SO4/H2O2蚀刻然后是RCA SC-1标准清除蚀刻来清理衬底。
现在描述一种示例性硅化镍成型工艺。一示例性硅化镍成型工艺可包括：使台面和保护电极的顶部在一段短时间内暴露于氢氟酸(HF)蚀刻剂以去除已形成的任何氧化物，在衬底的表面上汽化大约1000埃的镍(Ni)，在250℃至400℃范围的温度下进行镍层的第一次退火大约5分钟，并在400℃至700℃范围的温度下进行第二次退火大约5分钟。第一次退火工艺将镍层的本质部分转化成Ni2Si，而第二次退火工艺将Ni2Si转化成NiSi。在一个实施例中，第一次退火温度为大约350℃(±10℃)，而第二次退火温度为大约500℃(±25℃)。退火工艺将大约1000埃的台面顶部从硅转化成硅化镍，并在台面上表面上形成肖特基势垒。由于保护电极中的高度掺杂，退火工艺还转化一部分多晶硅保护电极的顶部并形成与保护电极的导电接触。
应当理解，在上面公开和这里要求的任何一种方法的动作的进行并不预示着另一动作的完结，可相对于另一个以任何时间顺序(例如按时间)进行这些动作，包括各个动作的同时进行和交替进行。(交替进行可例如发生在以混合方式进行两个或多个动作的一部分时)。因此可以理解，尽管本申请的方法权利要求引述了一些动作的组，然而方法权利要求不一定局限于以权利要求语言列出的动作顺序，而是覆盖所有上面可能的顺序，包括动作的同时进行和交替进行以及上文中未明确说明的其它可能顺序，除非权利要求语言另有专门规定(例如明确地声明一个动作领先于或跟随于另一动作)。
对于“一”、“一个”和“该”的任何引述旨在表示一个或多个，除非专门表示是相反情况。
已在本文中采用的术语和表达作为描述术语而不构成限定，并且不打算使用这些术语和所示和所述特征的排他性等效物的表达，可以发现多种修改可落在权利要求书的范围内。
尽管大多在受N沟道沟槽保护的器件的背景下描述多个实施例，根据本主题的实施例可实现为受P沟道沟槽保护的器件，其中诸层和诸区的传导类型是颠倒的。另外，尽管已使用肖特基势垒整流器示出这些实施例，根据本主题的实施例可用MOSFET结构、IGBT结构、BJT结构、受保护的栅同步整流器(例如整体保护的栅MOSFET和肖特基)以及本文描述器件的超结变化(例如具有交变传导类型硅列的器件)实现。
此外，一个或多个实施例的一个或多个特征可与其它实施例的一个或多个特征结合而不脱离本主题的范围。
尽管已相对于所述实施例对本主题进行了具体说明，然而要理解，可基于本公开作出各种变化、修改、适应和等效配置(例如可作出多种变化并以等效物代替其组成部分以适应特殊情况)，并落在本主题和所附权利要求书的范围内。

Claims (22)

1.一种半导体器件，包括：
第一传导型半导体层，所述半导体层具有第一表面、第二表面和台面区，所述台面区具有在所述层的第一表面附近的上表面，以及在第一部分的台面区内的第一传导型的分梯度的净掺杂浓度，所述分梯度的净掺杂浓度的值随着离开所述台面区的上表面的距离而减小；
沟槽电极，所述沟槽电极在所述半导体层中延伸并靠近所述台面区，所述沟槽具有设置在其中并从所述半导体层的第一表面朝向所述半导体层的第二表面直至低于所述层的第一表面第一深度为止的电绝缘电极；
设置在所台面区的上表面的第二电极；以及
电耦合于所述半导体层的第三电极；并且
其中所述第一部分的台面区位于所述半导体层的上表面的第一距离内，所述第一距离大于半微米或第一深度的一半中的一个。
2.如权利要求1所述的半导体器件，其特征在于，所述分梯度的净掺杂浓度的第一部分位于所述半导体层的上表面的3/8微米内。
3.如权利要求1所述的半导体器件，其特征在于，所述分梯度的净掺杂浓度的第一部分位于所述半导体层的上表面的四分之一微米内。
4.如权利要求1所述的半导体器件，其特征在于，所述台面区还包括在第二部分的台面区内的第一传导型的分梯度的净掺杂浓度，所述第二部分位于所述第一部分下面，所述第二部分中的分梯度的净掺杂浓度的值随着离开所述台面区的上表面的距离而增加。
5.如权利要求1所述的半导体器件，其特征在于，所述台面区还包括在所述台面区的第二部分内的第一传导型的分梯度的净掺杂浓度，所述第二部分位于所述第二电极和所述台面区的第一部分之间，所述第二部分的分梯度的净掺杂浓度的值随着离开台面区上表面的距离而增加。
6.如权利要求1所述的半导体器件，其特征在于，所述沟槽电极具有至少一个侧壁和底壁；
其中所述台面区具有第一传导型净掺杂浓度的最大值；以及
其中所述半导体器件还包括设置在半导体层中的增强型掺杂区，所述半导体层具有大于台面区净掺杂浓度的最小值的第一传导型的第二净掺杂浓度，所述增强型掺杂区位于所述电绝缘导体的底壁附近。
7.如权利要求6所述的半导体器件，其特征在于，所述第二净掺杂浓度比台面区的净掺杂浓度的最小值至少大2×1016cm-3的量。
8.如权利要求1-7任何一项所述的半导体器件，其特征在于，所述第一部分具有净掺杂浓度的最大值、净掺杂浓度的最小值以及最大值与最小值之比，其中所述比等于或大于2。
9.如权利要求1-7任何一项所述的半导体器件，其特征在于，所述第一部分具有净掺杂浓度的最大值、净掺杂浓度的最小值以及最大值与最小值之比，其中所述比等于或大于4。
10.如权利要求1-7任何一项所述的半导体器件，其特征在于，所述台面区中的第一传导型的最大净掺杂浓度等于或小于2×1017cm-3。
11.如权利要求1-7任何一项所述的半导体器件，其特征在于，所述分梯度的净掺杂浓度的第一部分具有等于或小于8×1016cm-3的最大净掺杂浓度。
12.如权利要求1-7任何一项所述的半导体器件，其特征在于，所述分梯度的净掺杂浓度的第一部分具有等于或小于4×1016cm-3的最大净掺杂浓度。
13.如权利要求1-7任何一项所述的半导体器件，其特征在于，所述第一传导型是n型。
14.一种形成半导体器件的方法，所述方法包括：
形成具有上表面的半导体材料的台面区并在所述台面区的第一部分中形成第一传导型的一部分分梯度的净掺杂浓度，其中所述分梯度的净掺杂浓度值随着离开所述台面区的上表面的距离而减小；以及
在所述台面区的上表面上形成接触电极。
15.如权利要求14所述的方法，其特征在于，形成所述台面区包括：
在一部分半导体层中形成第一传导型的分梯度的净掺杂浓度的区，所述分梯度的净掺杂浓度的值随着离开所述半导体层的第一表面的距离而减小；以及
在半导体层的第一表面形成一个或多个电绝缘沟槽电极以界定台面区，所述台面区的上表面位于所述半导体层的第一表面。
16.如权利要求14所述的方法，其特征在于，形成所述台面区包括：
在半导体层的第一表面形成一个或多个电绝缘的沟槽电极以在半导体层的第一表面处界定台面区，所述台面区在所述半导体层的第一表面处具有上表面；以及
在所述台面区形成第一传导型的分梯度净掺杂浓度的所述部分。
17.如权利要求14-16任何一项所述的方法，其特征在于，形成所述台面区包括：
在至少70KeV的能量下注入第二传导型的掺杂物。
18.如权利要求14-16任何一项所述的方法，其特征在于，形成所述台面区包括：
在至少100KeV的能量下注入第二传导型的掺杂物。
19.如权利要求14-16任何一项所述的方法，其特征在于，形成所述台面区包括：
在40KeV或更少的能量下注入第一传导型的掺杂物。
20.如权利要求14-16任何一项所述的方法，其特征在于，所述第一部分位于所述半导体层的上表面的第一距离内，所述第一距离是半微米和台面一半高度中的较大值。
21.如权利要求14-16任何一项所述的方法，其特征在于，形成所述接触电极包括形成至少一个硅化层或肖特基接触。
22.如权利要求14-16任何一项所述的方法，其特征在于，所述第一传导型是n型。
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