CN101933125A - 边缘接触型垂直碳纳米管晶体管 - Google Patents

边缘接触型垂直碳纳米管晶体管 Download PDF

Info

Publication number
CN101933125A
CN101933125A CN200880123544XA CN200880123544A CN101933125A CN 101933125 A CN101933125 A CN 101933125A CN 200880123544X A CN200880123544X A CN 200880123544XA CN 200880123544 A CN200880123544 A CN 200880123544A CN 101933125 A CN101933125 A CN 101933125A
Authority
CN
China
Prior art keywords
electrode
electrode layer
nanotube
groove
tube
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200880123544XA
Other languages
English (en)
Inventor
布赖恩·亨特
詹姆斯·哈特曼
迈克尔·J·布洛尼科维斯基
埃里克·王
布赖恩·Y·林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Atomate Corp
Original Assignee
Atomate Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Atomate Corp filed Critical Atomate Corp
Publication of CN101933125A publication Critical patent/CN101933125A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/491—Vertical transistors, e.g. vertical carbon nanotube field effect transistors [CNT-FETs]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes
    • H10K85/221—Carbon nanotubes

Abstract

本发明公开了用于基于碳纳米管的场效应晶体管的垂直器件几何结构，该结构具有形成在沟槽中的一个或多个碳纳米管。

Description

边缘接触型垂直碳纳米管晶体管
相关申请的交叉引用
本申请要求2007年12月31日提交的61/018,426的权益，通过引用将其以及本申请中引用的所有其他参考文献结合起来。
技术领域
本发明涉及半导体器件及其制造，更具体而言涉及碳纳米管晶体管技术。
背景技术
晶体管和电子电路的发展以及通过集成电路技术对它们进行的微型化已经使得信息和电子商务的时代成为了可能。集成电路有时被称为“芯片”。大量的晶体管被用于构建电子电路和集成电路。现代的微处理器集成电路具有超过5千万个晶体管，并且在将来将具有超过10亿个晶体管。
一些类型的电路包括数字信号处理器(DSP)、放大器、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪存、微处理器、专用集成电路(ASIC)以及可编程逻辑。其他电路包括放大器、运算放大器、收发器、功率放大器、模拟开关和多路复用器、振荡器、时钟、滤波器、电源和电池管理、热管理、电压基准、比较器和传感器。
在计算机和其他编程机器、消费类电子产品、电信和联网设备、无线联网和通信、工业自动化和医疗器械等等的领域中，电子电路已经被广泛采用并用于许多产品中。电子电路和集成电路是计算机、因特网、IP语音(VoIP)、视频点播(VOD)以及包括万维网(WWW)在内的在线技术的基础。
对于更易于使用、更易被更多用户获得、提供更多特征并且普适性地解决消费者和客户的需求的电子产品有着持续的需求。集成电路技术持续迅速进步。随着技术的新进步，这些需求中的许多得到了解决。另外，新的进步还可能引起技术的根本性改变，这些改变深刻地影响并极大地增强了未来的产品。
电子产品中的构建块是电气和电子元件。这些元件包括晶体管、二极管、电阻器和电容器。在单个集成电路上有大量的这些元件。这些元件的改进以及新颖、改进的元件的开发将增强集成电路的性能、功能和大小。
电子产品中的一个重要构建块是晶体管。实际上，几乎每个集成电路的操作都依赖于晶体管。晶体管被用于许多电路的实现中。改进晶体管的特性和制作技术将引起电子和集成电路中的巨大改进。
当前，基于硅的金属氧化物半导体场效应晶体管(MOSFET)是电子系统和电力电子系统的主力。然而，对于增加的性能要求的需求在促使硅材料取得突破。希望拥有性能改进的晶体管，尤其是具有更高的电流密度、更高的导热性以及更高的开关频率的晶体管。
因此，需要提供改进的晶体管技术。
发明内容
本发明为基于碳纳米管的场效应晶体管(CNTFET)提供了垂直器件几何结构。在本发明的一个实施例中，源电极和漏电极被包含在垂直分层的薄膜堆叠中，该薄膜堆叠被绝缘膜分隔开并且被图案化具有沟槽(或孔)以暴露源极和漏极薄膜边缘。沟槽底部的催化剂层用于使沿着沟槽的侧壁生长的碳纳米管(CNT)成核，使得一个或多个纳米管接触S电极和D电极两者的暴露边缘。薄的栅绝缘体被沉积在碳纳米管上，然后沉积和图案化顶部栅电极。此垂直配置(与衬底垂直)使得CNTFET能够被密集地封装以最大化功率晶体管应用的功率密度。另外，该几何结构允许了源电极和漏电极具有紧密的间隔，而无需昂贵的高分辨率光刻，从而使得碳纳米管晶体管性能能够得到极大改善。
该器件几何结构可利用线状沟槽或圆形或椭圆孔阵列，或者其组合，以提供高密度的电气并联阵列形式的近垂直碳纳米管。利用本发明，可以在比传统水平几何结构(与衬底在同一平面上)可能实现的小得多的区域中制作大量碳纳米管。这使得功率密度显著提高，并且对于给定的功率，器件大小减小。分层的垂直器件结构还提供了用于获得紧密间隔的源电极和漏电极的简单且便宜的手段，而无需求助于昂贵的高分辨率光刻。因为电子传输在纳米管中是弹道式的，所以CNTFET将具有比等同的硅器件低得多的导通电阻(估计有20倍的改善)。另外，碳纳米管的极高导热率提供了非常高效的散热装置，用于去除器件中耗散的热量。最后，纳米管在机械上是鲁棒的，比起硅或任何已知的材料来具有大得多的抗张强度。
在一种实现方式中，一种方法包括：提供衬底；在衬底上形成第一电极层；在第一电极层上形成第二电极层；在第一电极层和第二电极层之间形成第一绝缘层；形成延伸到第一电极层、第二电极层和第一绝缘层中的沟槽；以及形成从第一电极延伸到第二电极的第一碳纳米管，其中第一碳纳米管与第一电极和第二电极电接触。
该方法包括：在沟槽中、第一碳纳米管上形成栅绝缘体；以及在栅绝缘体上形成栅电极。该方法包括：在漏电极层和衬底之间形成第二绝缘层。在漏电极层和衬底之间可以是催化剂层。
在形成第一碳纳米管之前，可在沟槽的底部沉积催化剂。该方法包括：在源电极层和漏电极层之间形成侧栅电极层。该方法包括：在沟槽中、碳纳米管上形成顶部栅绝缘体；以及在顶部栅绝缘体上形成顶部栅电极。
第一碳纳米管被定位成在沟槽的第一侧与第一电极层和第二电极层接触，并且该方法还包括：在沟槽的第二侧形成从第一电极延伸到第二电极的第二碳纳米管，其中第一碳纳米管在第二侧与第一电极和第二电极电接触。
另外，在另一实现方式中，第一碳纳米管被定位成在沟槽的第一侧与第一电极层和第二电极层接触，并且该方法还包括：在沟槽的第一侧形成从第一电极延伸到第二电极的第二碳纳米管，其中第一碳纳米管在第一侧与第一电极和第二电极电接触。该方法包括在沟槽的第二侧形成从第一电极延伸到第二电极的第三碳纳米管，其中第三碳纳米管在第二侧与第一电极和第二电极电接触。
该方法包括：在沟槽中、第一碳纳米管和第二碳纳米管上形成栅绝缘体；以及在栅绝缘体上为第一碳纳米管和第二碳纳米管形成第一栅电极。栅电极覆盖第一碳纳米管和第二碳纳米管并且从沟槽的第一侧连续延伸到第二侧。在一种具体实现方式中，相对于衬底的表面，沟槽的第一侧的斜面是从大约38度到大约60度。
该方法包括：在源电极层和漏电极层之间形成第二栅电极层。该方法包括：在第二电极层上形成第三电极层，其中第三电极层电耦合到第一碳纳米管。
在一种实现方式中，一种器件包括：沟槽，其包括第一侧壁和第二侧壁。第一侧壁包括：第一电极层；第一电极层上的第二电极层；以及分隔第一电极层和第二电极层的第一绝缘层。第二侧壁包括：第三电极层；第三电极层上的第四电极层；以及分隔第三电极层和第四电极层的第二绝缘层。
该器件还包括：沟槽中的第一纳米管，其连接到第一电极层和第二电极层；沟槽中的第二纳米管，其连接到第三电极层和第四电极层；覆盖第一纳米管和第二纳米管的栅绝缘层；以及覆盖栅绝缘层与第一纳米管和第二纳米管的栅电极层。
在一种具体实现方式中，相对于器件在其上形成的衬底的表面，沟槽的第一侧壁的斜面是从大约38度到大约60度。在另一实现方式中，相对于器件在其上形成的衬底的表面，沟槽的第一侧壁的斜面是从大约80度到大约90度。
第一纳米管和第二纳米管是单壁碳纳米管。沟槽的宽度至少为约500埃。沟槽的深度至少为约0.2微米。
栅电极层具有用于覆盖第一侧壁的第一斜面、用于覆盖第二侧壁的第二斜面、以及用于覆盖沟槽的底部的第三斜面。第三斜面不同于第一斜面和第二斜面。第三斜面可与第一斜面基本垂直。
第一侧壁还可包括在第一电极层和第二电极层之间的第一侧栅电极层。第二侧壁还可包括在第三电极层和第四电极层之间的第二侧栅电极层。在第一侧栅电极层和第一纳米管之间是第一侧栅绝缘体，并且在第二侧栅电极层和第二纳米管是第二侧栅绝缘体。
在一种实现方式中，一种器件包括：第一电极；第二电极；第一栅电极，该第一栅电极在第一电极和第二电极之间，通过第一绝缘体与第一电极相分隔，并且通过第二绝缘体与第二电极层相分隔；以及纳米管，该纳米管连接到第一电极和第二电极并从第一电极和第二电极延伸，其中纳米管通过第一栅绝缘体与第一栅电极相分隔。该纳米管可以是单壁碳纳米管。
该器件包括：第二栅绝缘体，该第二栅绝缘体覆盖纳米管并且从第一电极延伸到第二电极；以及第二栅电极，该第二栅电极覆盖第二栅绝缘体和纳米管，并且从第一电极延伸到第二电极。
在一种具体实现方式中，第一栅电极和第二电极在第一电极之上，并且纳米管的取向与器件在其上形成的衬底大致垂直。第一电极、第二电极和第一栅电极沿着沟槽的侧壁。
一种电子系统可包括本申请中所述的一个或多个器件(或利用一种工艺制造的器件)。此电子系统例如可以是网络路由器、服务器、桌面型计算机、便携式计算机或膝上型计算机、机动车、移动电话、移动电话基站、集成电路、电池充电器电路或者电源转换电路以及许多其他系统。
在考虑以下详细描述和附图后，本发明的其他目的、特征和优点将变得清楚，附图中相似的标号在所有图中表示相似的特征。
附图说明
图1示出了包含本发明的计算系统。
图2示出了包含本发明的机动交通工具系统。
图3示出了包含本发明的电信系统。
图4示出了包含本发明的系统的框图。
图5示出了碳纳米管晶体管的电路符号。
图6示出了使用碳纳米管晶体管的DC到AC反相器电路。
图7示出了使用碳纳米管晶体管的DC-DC转换器电路。
图8A示出了碳纳米管晶体管的一种实现方式的横截面。
图8B示出了碳纳米管晶体管的沟槽的顶视图。
图8C-8I示出了各种不同的沟槽配置的顶视略图。
图8J示出了一种沟槽，其中两侧的纳米管相对于彼此偏移。
图9示出了碳纳米管晶体管的另一实现方式的横截面。
图10示出了碳纳米管晶体管的另一实现方式的横截面。
图11示出了碳纳米管晶体管的另一实现方式的横截面。
图12-26示出了制作碳纳米管晶体管的工艺流程。
具体实施方式
本发明提供了碳纳米管器件和用于制造这种器件尤其是晶体管器件的技术。在一个具体实施例中，碳纳米管器件是单壁碳纳米管(single-walledcarbon nanotube，SWNT)晶体管，其中单壁碳纳米管是晶体管的元件。本发明的单壁碳纳米管器件的一种具体应用是作为功率晶体管，这是与标准晶体管相比能够传递相对高的电流的一类晶体管。本发明的碳纳米管晶体管可以与器件以及不同技术的器件相独立或相结合地制作。
图1示出了包含本发明的一个或多个碳纳米管晶体管或整流器件或其组合的电子系统的示例。电子系统具有许多不同的配置和大小。一些电子系统是便携式或手持式的。这种便携式系统通常可以是电池操作的。
电池通常是可再充电型的，例如具有镍镉(NiCd)、镍金属氢化物(NiMH)、锂离子(Li-Ion)、锂聚合物、铅酸或另外的可再充电电池化学性质的电池。系统可以在单次电池充电后操作一定量的时间。在电池耗尽之后，它可以被再充电并再次被使用。
在一个具体实施例中，电子系统是便携式计算系统或计算机，例如膝上型计算机或笔记本计算机。典型的计算系统包括屏幕、外壳和键盘。可能有点选装置、触摸板和具有一个或多个按钮的相当于鼠标的装置。外壳容纳常见的计算机组件，其中一些没有示出，例如处理器、存储器、大容量存储装置、电池、无线收发器等等。大容量存储装置可包括大容量盘驱动器、软盘、磁盘、固定盘、硬盘、CD-ROM和CD-RW驱动器、DVD-ROM和DVD-RW驱动器、闪存驱动器和其他易失性固态存储驱动器、磁带存储装置、读取器以及其他类似的装置及其组合。
便携式电子产品和电池操作的系统的其他示例包括电子游戏机(例如，索尼PSP)、DVD播放器、个人数字助理(PDA)、遥控器、移动电话、遥控的机器人和玩具、电力工具、静态相机和摄像机、医疗装置、无线电装置和无线收发器以及许多其他的装置。本发明的晶体管可用于这些和其他电子和电池操作的系统中的任何一个，以提供类似的益处。
本发明的晶体管或整流器件或其组合可用在电子系统的各种电路中，包括用于电池单元的迅速再充电和电压转换(包括DC-DC转换)的电路。例如，每个膝上型计算机电源通常具有8个功率晶体管。本发明的晶体管可用在用于驱动系统的屏幕的电路中。该屏幕可以是平板显示器，例如液晶显示器(LCD)、等离子体显示器或有机发光二极管(OLED)显示器。本发明的晶体管可用在用于系统的无线操作的电路中，例如用于无线联网(例如，Wi-Fi、802.11a、802.11b、802.11g或802.11n)或其他无线连通(例如，蓝牙或WiMAX)的电路中。
图2示出了包含本发明的一个或多个碳纳米管晶体管或整流器件或其组合的交通工具的示例。虽然该图示出了小汽车的示例，但该交通工具可以是小汽车、机动车、卡车、公共汽车、电动自行车、小型摩托车、高尔夫球车、火车、飞机、艇、船、潜水艇、轮椅、个人运输工具(例如，Segway Human Transporter(HT))等等。在一个具体实施例中，交通工具是电交通工具或混合电交通工具，其运动或操作至少部分是由电动机提供的。
在电交通工具中，可再充电的电池(通常是铅酸电池)驱动电动机。这些电或混合电交通工具在用于对电池再充电的再充电电路中以及其他地方包括本发明的晶体管或器件。对于混合电交通工具，电池是通过交通工具的运动来再充电的。对于完全的电交通工具，电池是经由外部源(例如AC线路或者到电力网或发电机源的另外连接)来充电的。交通工具系统还可包括具有本发明的晶体管的电路来操作其上的电子产品或电气系统。
图3示出了包含本发明的一个或多个碳纳米管晶体管或整流器件或其组合的电信系统的示例。电信系统具有一个或多个移动电话和一个或多个移动电话网络基站。如以上针对便携式电子装置所述，每个移动电话通常具有可再充电的电池，该电池可利用具有本发明的晶体管或器件的电路来充电。另外，对于移动电话或其他无线装置，可以有利用本发明的晶体管实现的收发器或无线广播电路。并且，移动电话网络基站可包括具有本发明的晶体管或器件的收发器或广播电路。
图4示出了包含本发明的代表性系统的更详细框图。这是代表如上所述的电子装置、笔记本计算机、交通工具、电信网络或其他包含本发明的系统的示例性系统。该系统具有中央块401，这是系统的接收电力的组件。中央块可以是中央处理单元、微处理器、存储器、放大器、电动机、显示器等等。
DC电力被从可再充电的电池411提供给中央块。此电池是利用包括本发明的碳纳米管晶体管或器件的电路块A从AC电源403充电的。电路块A可包括将AC电力转换成DC电力的电路，并且此电路也可包括碳纳米管晶体管或整流器件。虽然示出了单个电路块A以简化附图，但是该电路可被划分成两个电路块，一个块用于AC到DC转换，另一个块用于再充电电路。
中央块可以是由AC线路供电或者从电池供电的装置。在这种实施例中，将存在从AC电源、连接405、电路块B和连接408到开关415的路径。电池也连接到开关415。开关选择是从电池还是从AC电源线(经由电路块B)向中央块提供电力。电路块B可包括利用本发明的碳纳米管晶体管或器件实现的AC到DC转换电路。另外，在本发明的实现中，开关415包括本发明的碳纳米管晶体管或器件。
电路块B可被包含到中央块的电源中。此电源可以是开关式或线性电源。与利用一般晶体管相比，利用本发明的碳纳米管晶体管，该电源将能够以更紧凑的外形参数提供更多的电力。本发明的电源还将生成更少的热量，因此使用的能量更少，并且过热或着火的可能性更小。另外，可以不需要用于电源的电扇，因此包含具有本发明的纳米管晶体管的电源的系统可以更安静。
从AC电源通过电路块B的路径是可选的。在没有从AC线路向中央块提供电力的选项的情况中，不需要此路径。在这种情况下，开关415也不会被使用，并且电池411将直接连接到电路块C。可以认识到，关于图中的系统的电路可如何互连有许多变化，并且这些变化不会脱离本发明的范围。
电路块C是包括本发明的碳纳米管晶体管或器件的诸如DC到DC电源转换器或电压调节器之类的电路。此电路取得一定电压的DC电力，并将其转换为不同电压电平的DC电压。例如，电池或电路块B的输出可具有大约7.2伏特的输出电压，但是中央块使用3伏特。电路块C将7.2伏特转换成3伏特。这将是降压转换器，因为较高电平的电压被转换成较低电平。
在中央块401具有无线组件的情况下，包括电路块D和天线426的路径将被用于发送和接收无线信号。电路块包括本发明的碳纳米管晶体管以执行信号发送和接收。例如，碳纳米管晶体管在生成无线信号的放大器中可用作输出器件。在本发明的没有无线组件的实现方式中，则将不存在电路块D和天线。
图5示出了本发明的碳纳米管晶体管的符号。根据本发明，利用碳纳米管(CNT)来制造晶体管。并且，更具体而言，利用单壁碳纳米管来制造场效应晶体管(FET)。晶体管具有栅极节点G、漏极节点D和源极节点S。本发明的这个碳纳米管晶体管不像集成电路的典型MOS晶体管那样具有块体、衬底或阱节点。在本发明的其他实施例中，碳纳米管晶体管可具有块体节点。
当适当的电压被施加到栅极节点时，载荷子密度可增大，以沿着碳纳米管形成导通的沟道，该沟道由NT表示。电流可从漏极流到源极。本发明的单壁碳纳米管晶体管的操作与金属氧化物半导体(MOS)晶体管类似。
单壁碳纳米管是相对新近发现的材料。单壁碳纳米管在概念上可被描述为被配置成直径通常为约1纳米但可在约0.4至约5纳米的范围内的无缝圆柱卷筒的一片石墨(也称为石墨薄膜)。该圆筒可以是一层的厚层。例如，纳米管可以是0.5、0.7、0.8、0.9、1.0、1.1、1.2、1.3、1.6、2、2.5、2.7、3、3.2、3.6、3.8、4.0、4.2、4.3、4.5、4.6、4.7或4.9纳米。取决于工艺技术，单壁碳纳米管可具有小于0.7纳米或大于5纳米的直径。
除了单壁碳纳米管之外，另一类碳纳米管是多壁碳纳米管(multiwalled carbon nanotube，NWNT)。多壁碳纳米管与单壁碳纳米管不同。多壁碳纳米管不是具有单个碳纳米管圆筒，而是具有同心的碳纳米管圆筒。因此，多壁碳纳米管更厚，通常具有约5纳米或更大的直径。例如，多壁碳纳米管可具有6、7、8、10、11、15、20、30、32、36、50、56、62、74、78、86、90、96或100纳米的直径或者甚至更大的直径。
单壁碳纳米管具有独特的电、热和机械属性。从电子上来说，它们基于其手性或螺旋性可以是金属性或半导体性的，这是由其(n，m)名称决定的，可以将其想成石墨片是如何被卷成圆筒的。通常，单个单壁碳纳米管可以应对20微安和更大的电流而不会损坏。与多壁碳纳米管相比，单壁碳纳米管一般具有非常低的结构缺陷密度，这对于电子产品应用来说是很重要的。
单壁碳纳米管材料已被证明具有惊人的材料属性。它是已知最强韧的材料-比钢强150倍。它具有已知最高的导热率(大约6000瓦特每米每绝对温度)。半导体性的单壁碳纳米管的属性确实是大有前途的。它们可用在场效应晶体管(FET)、非易失性存储器、逻辑电路和其他应用中。
对于晶体管应用，单壁纳米管器件具有比硅低得多的“导通”电阻和开关电阻。基于单壁碳纳米管技术的晶体管可以应对高得多的电流负载，而不会变得像传统硅器件那样热。这个关键优点是基于两个因素的。首先，较低的“导通”电阻和更高效的开关导致了低得多的热量生成，这相当于更低的能量耗散。其次，单壁碳纳米管具有较高的导热率，这确保了热量不会累积。
碳纳米管场效应晶体管(CNTFET)设计和制作中的重要考虑因素有三个。第一个考虑因素是具有期望的直径、长度和手性的高质量单壁碳纳米管的受控制且可再现的生长。第二个考虑因素是将纳米管高效集成到电子结构中。并且，第三个考虑因素是当前的纳米管生长和器件制作工艺需要被显著改进以使得它们可适应于可扩展和经济的制造。
图6示出了使用本发明的两个碳纳米管晶体管M601和M603的AC到DC转换器电路。该电路取得在变压器T1处提供的例如120伏特的AC电压输入，并且提供DC电压输出，例如图中所示的12伏特，该转换器可被设计为取得任何AC电压作为输入，但是之所以选择120伏特因为这是美国的标准AC线路电压。通过改变电路组件，该电路可被设计为输出任何期望的DC电压，小于或大于12伏特，例如2伏特、3伏特、5伏特、6伏特、16伏特、18伏特或20伏特。例如，电阻R1、R2、R3和R4可被改变。
单壁碳纳米管晶体管M601连接在节点604与地之间。M601的栅极节点连接到节点608。电容器C2连接在604和614之间，614连接到单壁碳纳米管晶体管M603的栅极。M603连接在节点619和地之间，电容器C1连接在608和619之间。电阻器R3连接在DC输出、VOUT和614之间。电阻器R4连接在VOUT和608之间。在VOUT和604之间的是二极管D1和电阻器R2。在VOUT和619之间的是二极管D2和电阻器R1。节点604和619连接到变压器T1的绕组。
AC到DC转换器可输出很大的电流，因为该转换器为具有相对较大的功率需求的电路提供电力。因此，在这种情况下，碳纳米管晶体管M601和M603将传递相对较大的电流。此外，在电池再充电电池应用中，通过增大电流，M601和M603可以传递电流，而不会使器件过热或损坏，这将提高电池被再充电的速率。
图7示出了使用本发明的两个碳纳米管晶体管M701和M705的DC到DC转换器电路。该电路取得DC输入电压VIN并且输出一不同的DC电压VO。例如，VIN可以是7.2伏特或12伏特，而VO可以是5伏特或3伏特。电压转换被用在诸如便携式电子产品之类的许多应用中，因为电池可能不以期望的电压电平或与电子产品兼容的电压提供输出。
此电路也可以是DC反相器电路的一部分，在此情况下提供与输入电压相反极性的电压输出。例如，如果输入电压是正的，则反相器的输出电压将是负的。或者，如果输入电压是负的，则反相器的输出电压将是正的。
单壁碳纳米管晶体管M701连接在VIN+和节点712之间。单壁碳纳米管晶体管M705连接在节点712和VIN-(或地)之间。电感器L连接在712和716之间。电容器和电阻器连接在716和VIN-之间。输出VO是在节点716和地之间取得的。
在本发明的另一实施例中，可能存在连接在晶体管M701的漏极和源极之间的第一二极管，以及连接在晶体管M705的漏极和源极之间的第二二极管。第一二极管可以连接成使得电流可以在从节点712到VIN+的方向上流动。第二二极管可以连接成使得电流可以在从地到节点712的方向上流动。
这些二极管可以利用任何用于获得具有二极管特性的器件的技术来设计或制作，包括使用二极管连接的晶体管，其中晶体管的栅极和漏极被连接在一起，或者其他晶体管技术。在另一实施例中，二极管可利用单壁碳纳米管和纳米线结点或其他结点与纳米管晶体管集成在一起，这在2005年9月14日提交的美国专利申请11/162,548中有论述，通过引用将该申请结合进来。
在操作中，转换器电路将VIN电压转换成VO或VOUT电压。第一信号连接到晶体管M701的栅极，并且第二信号连接到晶体管M705的栅极。第一和第二信号可以是包括方波，脉冲序列、锯齿信号等等在内的时钟信号或振荡器信号。第一和第二信号可以由转换器电路的控制器生成。
功率晶体管是电子产品中的高功率输出级，其通常承载高电流和功率。它们是功率放大器中的元件，并且被用于高效地递送所需量的电流和功率到负载。应用包括向集成电路、个人计算机、蜂窝电话、无线基站和多种电气装置中内的装置递送功率。功率晶体管还用于高电流开关并向电动机提供功率。
当前，功率晶体管是基于硅技术的双极结型晶体管(BJT)或金属氧化物半导体场效应晶体管(MOSFET)。除了这些基于硅的器件之外，还使用其他材料，例如砷化镓和氮化镓。然而，硅双极结型晶体管和硅金属氧化物半导体场效应晶体管(具体而言是横向扩散的金属氧化物半导体)在本领域中占据主导地位。整个功率晶体管器件包含大量链接的个体晶体管，以便分布总电流和功率。功率晶体管中的相关参数包括电流承载和功率能力、电流增益、效率和热阻。
在使碳纳米管晶体管商品化并替换当前的半导体技术时，存在若干个挑战，包括金属性碳纳米管的手性控制或消除、位置和取向控制、大小和长度控制以及对单壁碳纳米管的属性的大规模整体质量控制。本发明解决了这些问题。
本发明为基于碳纳米管的场效应晶体管(CNTFET)提供了垂直器件几何结构。在一个实施例中，晶体管具有单壁碳纳米管。本专利描述并提供了具有一个或多个碳纳米管的晶体管部分的横截面。在一种具体实现方式中，通过利用许多所描述的晶体管部分来形成包括许多碳纳米管的功率晶体管或相对大尺寸的晶体管器件。电极被并联或串联地电连接在一起，或者以其他方式被短接在一起，使得晶体管部分充当单个晶体管。
图8A示出了边缘接触型垂直碳纳米管晶体管的一种实现方式的横截面。源极822和漏极826电极被包含在由绝缘膜隔开的垂直分层的薄膜堆叠中。从下到上的层包括衬底层830、漏电极层826、绝缘层828、源电极层822和绝缘层832。
在此图的实现方式中，漏电极层被直接形成在衬底层上。然而，在其他实现方式中，可以有介于其间的绝缘层。源极和漏极层可具有从约0.1微米到约0.5微米的厚度。分隔源极和漏极层的绝缘层可具有从约0.1微米到约1微米的厚度。
分隔源极和漏极层的绝缘层可具有非均匀的厚度。在一种注入中，绝缘层在沟槽处和更接近沟槽处较薄，而在远离沟槽处较厚。这使得可以产生非常短的高性能碳纳米管晶体管，同时减小寄生电容并且确保器件其余部分的良好隔离。
源极和漏极层可以被交换。源极和漏极区域可被称为扩散区域或扩散层。
衬底和基底金属可以是实心的或多孔的。存在许多合适的衬底材料。在一些工艺中，衬底和漏电极层可以是相同的材料或相同的层，或者可以是不同的。一些衬底材料包括氧化铝、硅、硅锗、氮化镓、锗、砷化镓、塑料、聚合物(例如聚碳酸酯、聚苯乙烯、聚乙烯、聚丙烯、聚氯乙烯或聚对苯二甲酸乙二醇酯)、玻璃、蓝宝石或石英等等，或者其组合。另外，多层碳纳米管晶体管可以彼此层叠地形成。每层碳纳米管器件是如本专利中所述以类似方式形成的。
利用诸如原子层沉积(ALD)、溅射、电子束沉积或其他方法，在衬底或其他层上形成电极层。电极层可以是硅或多晶硅。该层还可以是诸如金(Au)、钛(Ti)、钯(Pd)、铂(Pt)、铝(Al)或其他金属之类的材料。
在一个具体实施例中，耐熔金属被用于形成电极层，因为耐熔金属具有相对高的熔点。一些耐熔金属包括钨(W)、钼(Mo)、钽(Ta)、铌
(Nb)、氮化钛(TiN)、氮化钽(TaN)、氮化铌(NbN)、铬、钒以及铼。以上针对电极层论述的任何材料可以与任何材料相组合。例如，多晶硅可以与铂相组合用于电极层。钨可以与金相组合。钼可以与钯和硅相组合。
图8A示出了两个电极层，但是在第一电极层上可以形成任何数目的电极层。例如，可以有两个、三个、四个、五个、六个或更多个电极。纳米管可以被分段，因此在电极之间可以有分离的晶体管。或者，纳米管可以是连续的，并且电极连接在一起，因此存在并联或串联连接的晶体管。
沟槽836(或孔、槽或开口)被图案化以暴露源极和漏极薄膜边缘。沟槽的宽度可以是从约500埃到约4微米。沟槽的深度可以是从约0.2微米到约0.5微米，或者可以是1微米或更大。沟槽可以是具有任何形状的任何孔、槽或开口。沟槽或开口的形状例如可以是圆柱型、椭圆型、矩形、方形、立方形、V-槽形(参见下文和图9)、凹口形等等。在此实现方式中，沟槽具有三面，即底部和两个侧壁。
取决于配置，沟槽可具有任何数目的壁，一个、两个或更多个。关于更多细节，参见图8C-8I和以下论述。例如，沟槽可以是星形配置的，并且具有多个壁。
沟槽侧壁的斜面可具有任何角度。例如，该角度可以是从约0到约90度、约45度到约90度、从约60到约90度、从75到约90度、从约80到约90度。沟槽可具有相对于衬底结构的水平表面近似垂直或大约90度(例如，80到90度，85到90度，或88到90度)的直的侧壁。在具体实现方式中，该角度可以大于90度。另外，侧壁可以是或不是完全光滑或直的。
催化剂层842被置于沟槽底部，并且用于使沿着沟槽的侧壁生长的碳纳米管成核。在一种实现方式中，在形成纳米管之前，催化剂堆叠被沉积到漏极或衬底或两者之上，其中催化剂堆叠是：(a)仅催化剂；(b)催化剂在扩散屏障之上，其中扩散屏障仅覆盖漏极；或者(c)催化剂在扩散屏障之上，其中扩散屏障仅覆盖漏极和沟槽的其他区域。在替换实现方式中，催化剂不被放置在沟槽的底部，而是被放置在沟槽的顶部、侧面或其他部分。
在一种实现方式中，在形成碳纳米管之前，催化剂被沉积在除了上方和下方电极之间的绝缘层之外的任何或所有暴露表面上。
可以通过诸如原子层沉积、溅射、电子束沉积或其他方法之类的技术来形成催化剂。在一个实施例中，催化剂是形成并沉积在漏极之下的连续层。一个或多个碳纳米管被生长来接触源电极和漏电极两者的暴露边缘。
催化剂可以是薄膜或纳米粒子。在一些工艺中，催化剂层是可选的，并且不存在。在形成碳纳米管845时使用的催化剂可包括铁、镍或钴，或者这些金属的任何组合，或者这些材料中的一种或多种与其他金属的任何组合。通常，催化剂是适当大小的纳米粒子的形式，通常直径为1纳米到4纳米。在其他实现方式中，催化剂可以大于4纳米。这些纳米粒子可以通过金属沉积来获得，例如通过金属蒸镀器，金属的电化学沉积，或者催化剂的湿法沉积，其中金属催化剂纳米粒子或粒子可以由更大的无机支撑或有机壳体(例如铁蛋白质)来支撑。
纳米管可以生长在催化剂上。作为替换或附加，悬浮在溶液中的纳米管通过诸如液滴涂布、旋转涂布或电泳沉积之类的方法或其组合被沉积到器件结构上。碳纳米管可以经由诸如电泳或流体对齐之类的力量或其组合被对齐。碳纳米管可通过诸如电场对齐或边缘定向生长之类的方法在生长期间被对齐。
在一种实现方式中，通过在源电极和漏电极处沉积钯或另外的金属，形成或改善了与纳米管的电接触。此沉积可通过诸如电沉积、蒸镀、溅射、原子层沉积或CVD之类的方法或其组合来执行。
碳纳米管的长度从漏电极层延伸到至少源电极层。漏电极和源电极在两个不同的接触点接触纳米管。在一种具体实现方式中，源电极和漏电极之间的距离是从约0.1微米到约1微米。此距离可以超过1微米。
为了使得源电极和漏电极能与纳米管发生高质量的接触，一薄层的钯或其他材料(未示出)可被电沉积在暴露的电极上。如上所述，沟槽的一侧的漏电极可以电连接到沟槽的另一侧的漏电极。类似地，沟槽的一侧的源电极可以电连接到沟槽的另一侧的源电极。
在一种实现方式中，有源元件是单壁半导体性碳纳米管。也可改为使用或结合使用其他半导体性纳米材料。这种纳米材料的一些示例包括石墨薄膜、双壁碳纳米管、多壁碳纳米管，或其他纳米线，例如基于硼或碳的纳米管。美国专利申请11/462,497论述了异质结构纳米管器件(包括纳米线)，并且这种技术可应用到本申请中的结构并且通过引用被结合进来。
薄的栅绝缘体或栅氧化层847(例如，二氧化硅)被沉积在碳纳米管上，然后沉积和图案化顶部的栅电极849。栅绝缘体被形成在沟槽中的顶部、底部和侧壁的碳纳米管上。在各种实现方式中，栅氧化层厚度可以在从约2纳米到约100纳米的范围中。栅氧化层厚度可以是从约10纳米到约100纳米。
栅电极被形成在栅绝缘体上。此栅电极是用于第一和第二碳纳米管的，并且在两个纳米管上连续延伸。栅电极可以通过诸如原子层沉积、溅射、电子束沉积或其他方法之类的技术来形成。栅电极可以利用金属(例如，铝)、多晶硅、多晶硅化物或另外的导电材料来构成。在另一实现方式中，栅电极可以被分成两部分(或电气上断开连接)，使得每个纳米管具有其自己的栅极。
在另一实现方式中(例如，图10和11)，栅电极层可嵌入在相邻的绝缘层之间，这些层在源电极层和漏电极层之间。栅绝缘体还形成在嵌入的或侧面的栅电极上。更多论述请见下文。
图8B示出了沟槽836的一部分的顶视图。沟槽可以在衬底的形成晶体管的表面上沿水平方向延伸。沟槽可以延伸为任何形状、多边形或者任何期望长度的配置。沟槽可以延伸为手指状、蛇形链、螺旋或其他配置。
碳纳米管沿着沟槽延伸的长度的侧壁或边缘形成。例如，在沟槽836中，纳米管845A-845E沿着第一侧壁862(并行)形成。纳米管845F-845J沿着沟槽的第二侧壁865(并行)形成。在沟槽的每一侧，可以有每微米大约5个纳米管或者每微米大约10个纳米管。
图8C-8I示出了各种不同沟槽配置或布局的顶视略图(没有示出纳米管)。图8C示出了具有一个转角(90度转角)的沟槽。转角可以是任何角度的，例如30、45、60、75或90，或者采取任何组合。在沟槽布局中可以有任何数目和组合的右转角和左转角。
图8D示出了具有两个转角的沟槽略图，其形成反向C形。图8E示出了一中央脊柱，三条臂从该脊柱伸出，形成反向的E形。图8F类似于图8E，但是臂在两个方向上从中央脊柱伸出。
图8G示出了具有相互交叉的臂的图8E的沟槽。任何数目的沟槽可以按这种方式相互交叉在一起，这使得布局紧凑并且对于给定的布局可以形成更多晶体管。图8H示出了多个相互交叉的晶体管的示例。
图8I示出了布置成同心方环的沟槽。对于同心配置，可以使用任何多边形或形状(例如，三角形、正方形、圆形或矩形)，并且可以有任何数目的同心环，两个、三个、四个、五个、六个、七个或更多个。外部的环可以是一个形状，而内部的环可以是另一形状。另外，每个环的侧面具有如图8F所示的配置，其中每个内部环的侧面与和其相邻的内部和外部环的侧面相互交叉。
图8A和8B示出了相互交叉的沟槽中的纳米管。然而，在其他实现方式中，碳纳米管是交错的，或者以其他方式偏移的，使得它们不会直接相互交叉。图8J示出了沟槽的一个示例，其中两个相对侧的纳米管彼此偏移。
图8A示出了一种结构，其中源极和漏极利用边缘接触电连接到纳米管。然而，这些电接触可以在沟槽的底部或顶部或者底部和顶部。例如，对于顶部接触，源电极材料被沉积或形成在结构的顶部并电连接到纳米管。可以存在到纳米管的下部的侧面或边缘接触，以及到纳米管的上部的顶部接触。
确保器件内的大多数或所有纳米管是半导体性而不是金属性(或者导电性)纳米管，也是很重要的。这可以利用优先生长半导体性碳纳米管的技术或者通过利用生长后等离子体蚀刻或其他技术以去除金属性和其他不合需要的纳米管来实现。可以利用诸如等离子体、电烧除、光学方法或其他方法之类的技术或其组合来减少或去除金属性单壁碳纳米管(或其他不合需要的碳纳米管)。不合需要的碳纳米管可包括多壁或金属性碳纳米管或者这两者。
在美国专利申请11/162,548有关于单壁碳纳米管的形成和烧除(或选择性去除)技术的更多描述。选择性去除不合需要的管的技术在美国专利申请61/091,041中论述，并且可应用到本专利申请中论述的结构。例如，一种技术包括通过对半导体性纳米管进行门控，同时使大电流通过金属性纳米管，从而导致金属性纳米管的烧毁，来去除金属性纳米管。如美国专利申请61/091,041中所述，去除金属性纳米管的技术包括在金属性纳米管上进行选择性金属沉积之后，对这些纳米管进行金属催化的烧毁。
图9示出了边缘接触型垂直碳纳米管晶体管的另一实现方式的横截面。此实现方式与图8A的实现方式类似，但是取代图8A的沟槽，使用了V槽型沟槽936。V槽型沟槽具有两个侧面，其斜面比图8A的三面沟槽更少。这个横截面还示出了衬底954和漏极层956之间的绝缘层948和连续的催化剂层950。
例如，V槽型沟槽的侧面的斜面相对于衬底的表面可以为约30度到75度。又例如，该角度可以是从约38度到约60度。在各种实现方式中，该斜面是约30度、38度、45度、50度、56度、60度、63.5度和67度。
图10示出了边缘接触型垂直碳纳米管晶体管的另一实现方式的横截面。此实现方式与图8A的实现方式类似，但是在源极1068和漏极1070层之间具有栅电极层1066。存在一个栅绝缘体1072，将栅电极层1066与碳纳米管1074分隔开来。
此器件几何结构在垂直薄膜堆叠中包含半导体性或金属性栅极层，该堆叠如下：衬底、漏极层、绝缘体、栅极层、绝缘体和源极层。这里嵌入的侧栅极使得所有电极都可在碳纳米管生长之前被图案化，以使可能的纳米管处理污染达到最低限度。分层材料应当与高温碳纳米管生长兼容，并且薄的栅绝缘体应当被沉积或生长在暴露的栅电极边缘上。此配置还使得可以添加第二顶部栅极结构(见下)以控制源极和漏极肖特基势垒以及纳米管内的截流子掺杂。
图11示出了边缘接触型垂直碳纳米管晶体管的另一实现方式的横截面。此实现方式与图10的实现方式类似，但是除了下部栅电极层1115之外，还具有顶部栅电极1113。存在一个顶部栅绝缘体1117将顶部栅极与碳纳米管1122分隔开来。存在一个下部栅绝缘体1125，将下部栅极与碳纳米管分隔开来。
图8A-11示出了单层晶体管结构，但是本发明的结构和技术也可应用到多层或堆叠的晶体管结构。如图8A-11所示的一层结构可以形成在另一层之上，这些层间具有绝缘层。美国专利申请11/761,009论述了堆叠的纳米管晶体管结构，并且通过引用被结合进来。
利用本申请中描述的结构可以形成具有许多晶体管的集成电路。通过引用结合进来的美国专利申请11/466,893中描述的纳米管晶体管集成电路和布局可应用到本申请中的结构。
图12-26示出了制作边缘接触型垂直碳纳米管晶体管器件的工艺流程。此流程是针对形成图8A所示的结构而描述的，但是此流程的变体也可用于形成本申请的图9-11中的结构。
所给出的制作工艺是基于标准的半导体工业起始材料的：硅晶片、二氧化硅、多晶硅、二氧化硅堆叠(OSOS)。此工艺的一个优点是便宜的、可购得的起始材料，这与标准半导体制作线相兼容。然而，OSOS起始晶片的使用不是必需的，源极和漏极薄膜可以是金属层，例如钯。同样地，绝缘层可以是与高温碳纳米管生长条件相兼容的任何绝缘材料。工艺中的其他可能的变化包括催化剂的沉积或图案化(例如经由抬离(liftoff)或电沉积而在沟槽的底部沉积的铁)，以及沟槽侧壁轮廓，以及其他参数。
本专利描述了用于制作碳纳米管晶体管的一些具体流程，但是应当理解，本发明并不限于所给出的具体流程和步骤。本发明的流程可具有更多的步骤(不一定在本申请中描述)，替换所给出的一些步骤的不同步骤，更少的步骤或者所给出的步骤的子集，或者采取与所给出的顺序不同的顺序的步骤，或者其任何组合。另外，本发明的其他实现方式中的步骤可能不一定与所给出的步骤完全相同，而是可以针对特定应用或基于数据而被适当修改或更改。
在图12中，起始材料是硅晶片衬底1202。在衬底上生长或以其他方式形成约0.1至0.5微米的热氧化物1206。在氧化物上形成约0.1至0.5微米的多晶硅层1209。在多晶硅上形成约0.4至1微米的氧化物1211；此氧化物可以被称为顶部氧化物，并且可通过化学气相沉积(CVD)来形成。
硅衬底将是晶体管的漏极。多晶硅将是晶体管的源极。可选地，其他电极(未示出)材料，包括钼(Mo)或钯(Pd)，可用于提供与碳纳米管的改进的电接触。
在图13中，通孔1305和1307被蚀刻来使能与源极多晶硅层接触。这可以利用第一掩膜来执行，该第一掩膜可被称为多通孔掩膜。等离子体蚀刻或其他蚀刻技术被用于形成氧化物窗口，以暴露多晶硅源极层。此工艺步骤使得能够在源极上电沉积钯并最终进行源极衬垫接触。
图14示出了结构的顶视图，其中示出了氧化物1211已被蚀刻。蚀刻的氧化物区域1403一般是U形或多臂结构的，具有两个或更多个平行的臂部1305和1307，它们由蚀刻的氧化物片段1410连接。
图15示出了蚀刻槽1501(或孔、阱或沟槽)。这可利用光阻材料1585和第二掩膜通过光刻法来执行，其中第二掩膜可被称为槽掩膜。下列每一层需要等离子体蚀刻(或湿法蚀刻)：顶部氧化物、多晶硅、底部氧化物、以及晶片顶部。在硅晶片中向下蚀刻大约0.05至0.5微米以提供初始对齐边缘，用于碳纳米管生长。图案可包括许多平行的槽。
在图16中，利用光阻材料层1585或重新图案化的光阻材料层，在阱(1501)的底部抬离(或电沉积)催化剂1621。通常，在催化剂和衬底之间形成薄的铝(大约3纳米厚)或氮化钛(TiN)屏障层，以防止催化剂与硅衬底反应。
催化剂可以是约0.1至0.5纳米厚的铁(Fe)层。通过电沉积、溅射、蒸镀或金属纳米粒子(例如表面活性剂稳定的或者铁蛋白的形式)，可以使用其他催化剂，例如镍(Ni)、钴(Co)、钼(Mo)或其组合。
图17示出了具有蚀刻的氧化物区域1403和槽1501的结构的顶视图。槽的至少一部分在蚀刻的氧化物臂1305和1307之间。可以有多个相互交叉的1501和1403图案。
在图18中，单壁碳纳米管1849被形成或放置在阱中。纳米管可以沿着槽1501的整个长度或者两侧放置。单壁碳纳米管(SWNT)可经由化学气相沉积来生长。或者，可以利用介电电泳以从溶液沉积预纯化的纳米管，从而来放置单壁碳纳米管。
作为工艺的一部分，可以形成一些金属性碳纳米管。所形成的任何金属性管可以通过对这些管的甲烷等离子体蚀刻来去除。可以使用其他处理来去除任何金属性管。选择性地去除不合需要的管的技术在通过引用结合进来的美国专利申请61/091,041中有所论述，并可应用到本专利申请中论述的结构。
在硅电极上电沉积钯(Pd)以提供与纳米管的欧姆接触。这可以对源极和漏极独立完成。为了获得从钯到硅层的良好欧姆接触，硅可以被重掺杂。另外，可以利用氢氟酸(HF或piranha)来清洁硅表面。
一个选项是在钯和硅之间包括硅化钛(TiSi2)或氮化钛屏障层以防止反应。
在图19中，通过原子层沉积(ALD)沉积一绝缘体1965，例如氧化铝(Al2O3)或二氧化铪(HfO2)。这在对管的任何进一步处理之前完成，以保持表面清洁。首先通过原子层沉积来沉积适当的绝缘基底层，通常约为10至20纳米厚。然后，进行氧等离子体蚀刻，以破坏或去除任何未涂覆的管，从而防止可能的栅极短接。然后，利用原子层沉积来沉积另一绝缘体，通常约为10至20纳米厚。
在图20中，沉积栅极金属2009。此栅极金属可以利用适当的金属或导体(例如铂(Pt)、钛金(Ti/Au)双层、铝、多晶硅化物、多晶硅以及许多其他金属或导体)，通过原子层沉积、电子束沉积或者其他类型的沉积来形成。为了增大其厚度，可以在初始沉积的金属上电沉积另一金属。在替换实现方式中，可以生长和使用多壁或金属性纳米管作为栅极金属。
在图21中，利用等离子体蚀刻、湿法刻蚀或其他蚀刻步骤或者其组合来图案化栅电极2009和绝缘体1965。这可利用第三掩膜来执行，第三掩膜可被称为栅电极掩膜。
图22示出了图案化的栅电极(2233)的顶视图。栅电极围绕槽1501，并且在蚀刻的氧化物区域1403和槽1501之间，如图所示。
在图23中，限定栅电极和源极衬垫2334。图24示出了栅电极(2437)和源极衬垫2334的顶视图。这可以利用第四掩膜来执行，第四掩膜可被称为顶部衬垫掩膜。
为了有良好的欧姆接触，利用氢氟酸预清洁来执行钛-铂-金(Ti/Pt/Au)抬离。将衬垫放置或定位在源极电介质上，从而绝缘体和衬垫足够厚，以避免短路和探头损坏。
在图25中，限定器件区域。这可以利用第五掩膜来执行，第五掩膜可被称为器件隔离掩膜。蚀刻穿透顶部氧化物和多晶硅源极层(2552)以在电气上分隔所有器件。图26示出了器件区域隔离(2661)的顶视图。
如上所述，此工艺和此工艺的变体可用于形成本申请中的任何结构。例如，为了形成下部栅电极(在图11中)，在漏电极和源电极之间形成另一栅极层。下部栅电极可以是一层栅极材料，例如多晶硅、多晶硅化物、铝、金、钛或其他导电材料。在下部栅电极和纳米管之间是下部栅电极电介质。
用于制作边缘接触型垂直碳纳米管晶体管器件的另一工艺流程实现方式如下：
对于步骤1-8，参考图12作为示例。
1.起始材料：具有<100>取向和0.005欧姆-cm电阻系数的硅。
2.初始氧化物：5000埃。
3.多晶硅CVD：5000埃，约580-620摄氏度。
4.掺杂聚合物：约10-20欧姆每平方。
5.掺杂剂驱动：氮中900摄氏度60分钟。
6.CVD氧化物：7000埃，未掺杂。
7.使氧化物增加密度：氮中900摄氏度60分钟。
8.背面研磨：(a)施加胶带；(b)研磨大约20微米；以及(c)去除胶带。
对于步骤9-12，参考图13和14作为示例。
9.第一光刻步骤-源极通孔：(a)感光材料涂覆、对齐、曝光和显影；(b)为电沉积限定电极接触区域。
10.等离子体蚀刻氧化物。
11.氧等离子体。
12.抗蚀剂剥离。
对于步骤13-20，参考图15和17作为示例。
13.第二光刻步骤-有源区域：感光材料涂覆、对齐、曝光、显影。
14.湿法(或等离子体)蚀刻氧化物。
15.等离子体蚀刻多晶硅。
16.等离子体蚀刻氧化物。
17.等离子体蚀刻硅(约0.2-0.5微米)；可以使用脱离子的水以及氢氟酸浸渍(H钝化的表面)。
18.使用铝或催化剂沉积步骤或者两者(如果抗蚀剂仍存在)。
19.氧等离子体(不溅射催化剂)。
20.蚀刻后清洁。
对于步骤21-23，参考图18作为示例。
21.电沉积(或抬离)催化剂，可能有薄的铝(抬离和氧化)屏障层。(a)铁蒸镀或抬离。(b)铁溶解或抬离。(c)通过重新施加掩膜、蒸镀和剥离来抬离。
22.生长单壁碳纳米管(SWNT)。
23.等离子体处理。
对于步骤24-27，参考图19和20作为示例。
24.在硅电极上电沉积钯。对于源极和漏极可以独立进行。
25.真空干燥炉(例如，大约1托，400摄氏度)。
26.沉积ALD绝缘体。
27.沉积ALD金属。
对于步骤28-33，参考图21和22作为示例。
28.第三光刻步骤-ALD金属和电介质涂覆、对齐、暴光、显影。
29.氧浮渣清除(如果是湿法蚀刻)。
30.干法蚀刻金属。
31.干法蚀刻ALD电介质。ALD过蚀刻到顶部氧化物中，以去除残余的碳纳米管。
32.蚀刻后清洁。
33.氧等离子体浮渣清除。
对于步骤34-39，参考图23和24作为示例。
34.第四光刻步骤-衬垫金属：Ti/Pt/Au抬离以确保粘着到ALD金属。处理与残余碳纳米管的任何金属短接。涂覆、对齐、曝光和显影。
35.氧浮渣清除(针对抗蚀剂)。可以从ALD金属去除表面氧化物。
36.蒸镀金属(大约0.5-1.0微米)。金属可以是50埃的钛和5000埃的金。
37.抬离。
38.蚀刻后清洁。
39.氧等离子体浮渣清除。
对于步骤40-44，参考图25和26作为示例。
40.第五光刻步骤-限定器件区域：涂覆、对齐、曝光和显影。
41.等离子体蚀刻氧化物。
42.等离子体蚀刻聚合物。
43.氧浮渣清除。
44.抗蚀剂剥离。
对于本发明的此描述是为了例示和描述的目的而给出的。并不希望是毫无遗漏的或者将本发明限制到所描述的确切形式，并且根据以上教导可以进行许多修改和变化。选择和描述实施例是为了最好地说明本发明的原理及其实际应用。此描述将使得本领域的技术人员在各种实施例中、利用适合特定用途的各种修改来最好地利用和实现本发明。本发明的范围由权利要求限定。

Claims (31)

1.一种方法，包括：
提供衬底；
在所述衬底上形成第一电极层；
在所述第一电极层上形成第二电极层；
在所述第一电极层和第二电极层之间形成第一绝缘层；
形成延伸到所述第一电极层、第二电极层和第一绝缘层中的沟槽；以及
形成从所述第一电极延伸到所述第二电极的第一碳纳米管，其中所述第一碳纳米管与所述第一电极和第二电极电接触。
2.如权利要求1所述的方法，包括：
在所述沟槽中、所述第一碳纳米管上形成栅绝缘体；以及
在所述栅绝缘体上形成栅电极。
3.如权利要求1所述的方法，包括：
在所述漏电极层和所述衬底之间形成第二绝缘层。
4.如权利要求1所述的方法，其中，在所述漏电极层和所述衬底之间是催化剂层。
5.如权利要求1所述的方法，其中，在形成第一碳纳米管之前，在所述沟槽的底部沉积催化剂。
6.如权利要求1所述的方法，包括：
在所述源电极层和漏电极层之间形成侧栅电极层。
7.如权利要求6所述的方法，包括：
在所述沟槽中、所述碳纳米管上形成顶部栅绝缘体；以及
在所述顶部栅绝缘体上形成顶部栅电极。
8.如权利要求1所述的方法，其中所述第一碳纳米管被定位成在所述沟槽的第一侧与所述第一电极层和第二电极层接触，并且所述方法还包括：
在所述沟槽的第一侧形成从所述第一电极延伸到所述第二电极的第二碳纳米管，其中所述第一碳纳米管在所述第一侧与所述第一电极和第二电极电接触。
9.如权利要求8所述的方法，包括：
在所述沟槽的第二侧形成从所述第一电极延伸到所述第二电极的第三碳纳米管，其中所述第三碳纳米管在所述第二侧与所述第一电极和第二电极电接触。
10.如权利要求1所述的方法，其中所述第一碳纳米管被定位成在所述沟槽的第一侧与所述第一电极层和第二电极层接触，并且所述方法还包括：
在所述沟槽的第二侧形成从所述第一电极延伸到所述第二电极的第二碳纳米管，其中所述第二碳纳米管在所述第二侧与所述第一电极和第二电极电接触。
11.如权利要求10所述的方法，包括：
在所述沟槽中、所述第一碳纳米管和第二碳纳米管上形成栅绝缘体；以及
在所述栅绝缘体上为所述第一碳纳米管和第二碳纳米管形成第一栅电极。
12.如权利要求8所述的方法，其中所述栅电极覆盖所述第一碳纳米管和第二碳纳米管并且从所述沟槽的第一侧连续延伸到第二侧。
13.如权利要求1所述的方法，其中，相对于所述衬底的表面，所述沟槽的第一侧的斜面是从大约38度到大约60度。
14.如权利要求11所述的方法，包括：
在所述源电极层和漏电极层之间形成第二栅电极层。
15.如权利要求1所述的方法，包括：
在所述第二电极层上形成第三电极层，其中所述第三电极层电耦合到所述第一碳纳米管。
16.一种器件，包括：
沟槽，该沟槽包括第一侧壁和第二侧壁，其中所述第一侧壁包括：
第一电极层；
所述第一电极层上的第二电极层；以及
分隔所述第一电极层和第二电极层的第一绝缘层，其中所述第二侧壁包括：
第三电极层；
所述第三电极层上的第四电极层；以及
分隔所述第三电极层和第四电极层的第二绝缘层；
所述沟槽中的第一纳米管，耦合到所述第一电极层和第二电极层；
所述沟槽中的第二纳米管，耦合到所述第三电极层和第四电极层；
覆盖所述第一纳米管和第二纳米管的栅绝缘层；以及
覆盖所述栅绝缘层与所述第一纳米管和第二纳米管的栅电极层。
17.如权利要求16所述的器件，其中，相对于所述器件被形成在其上的衬底的表面，所述沟槽的第一侧壁的斜面是从大约38度到大约60度。
18.如权利要求16所述的器件，其中，相对于所述器件被形成在其上的衬底的表面，所述沟槽的第一侧壁的斜面是从大约80度到大约90度。
19.如权利要求16所述的器件，其中所述第一纳米管和第二纳米管是单壁碳纳米管。
20.如权利要求16所述的器件，其中所述沟槽的宽度至少为约500埃。
21.如权利要求16所述的器件，其中所述沟槽的深度至少为约0.2微米。
22.如权利要求16所述的器件，其中所述栅电极层具有用于覆盖所述第一侧壁的第一斜面、用于覆盖所述第二侧壁的第二斜面、以及用于覆盖所述沟槽的底部的第三斜面，所述第三斜面不同于所述第一斜面和第二斜面。
23.如权利要求22所述的器件，其中所述第三斜面与所述第一斜面基本垂直。
24.如权利要求16所述的器件，其中所述第一侧壁还包括在所述第一电极层和第二电极层之间的第一侧栅电极层，并且所述第二侧壁还包括在所述第三电极层和第四电极层之间的第二侧栅电极层，并且在所述第一侧栅电极层和所述第一纳米管之间是第一侧栅绝缘体，在所述第二侧栅电极层和所述第二纳米管是第二侧栅绝缘体。
25.一种电子系统，包括如权利要求16所述的器件。
26.一种器件，包括：
第一电极；
第二电极；
第一栅电极，该第一栅电极在所述第一电极和第二电极之间，通过第一绝缘体与所述第一电极相分隔，并且通过第二绝缘体与所述第二电极相分隔；以及
纳米管，该纳米管耦合到所述第一电极和第二电极并从所述第一电极和第二电极延伸，其中所述纳米管通过第一栅绝缘体与所述第一栅电极相分隔。
27.如权利要求26所述的器件，包括：
第二栅绝缘体，该第二栅绝缘体覆盖所述纳米管并且从所述第一电极延伸到所述第二电极；以及
第二栅电极，该第二栅电极覆盖所述第二栅绝缘体和纳米管，并且从所述第一电极延伸到所述第二电极。
28.如权利要求26所述的器件，其中所述第一栅电极和第二电极在所述第一电极之上，并且所述纳米管的取向与所述器件被形成在其上的衬底大致垂直。
29.如权利要求26所述的器件，其中所述第一电极、第二电极和第一栅电极沿着沟槽的侧壁。
30.如权利要求26所述的器件，其中所述纳米管是单壁碳纳米管。
31.一种电子系统，包括如权利要求26所述的器件。
CN200880123544XA 2007-12-31 2008-12-30 边缘接触型垂直碳纳米管晶体管 Pending CN101933125A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US1842607P 2007-12-31 2007-12-31
US61/018,426 2007-12-31
PCT/US2008/088572 WO2009088882A2 (en) 2007-12-31 2008-12-30 Edge-contacted vertical carbon nanotube transistor

Publications (1)

Publication Number Publication Date
CN101933125A true CN101933125A (zh) 2010-12-29

Family

ID=40797039

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880123544XA Pending CN101933125A (zh) 2007-12-31 2008-12-30 边缘接触型垂直碳纳米管晶体管

Country Status (6)

Country Link
US (2) US7960713B2 (zh)
EP (1) EP2238611A2 (zh)
JP (1) JP2011522394A (zh)
KR (1) KR20100110853A (zh)
CN (1) CN101933125A (zh)
WO (1) WO2009088882A2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104838499A (zh) * 2011-12-13 2015-08-12 国际商业机器公司 石墨烯场效应晶体管
JP2017139389A (ja) * 2016-02-04 2017-08-10 富士通株式会社 半導体装置及び半導体装置の製造方法
CN109103223A (zh) * 2018-08-17 2018-12-28 京东方科技集团股份有限公司 一种oled发光器件及其制备方法

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7608905B2 (en) * 2006-10-17 2009-10-27 Hewlett-Packard Development Company, L.P. Independently addressable interdigitated nanowires
CN101587839B (zh) * 2008-05-23 2011-12-21 清华大学 薄膜晶体管的制备方法
US7858506B2 (en) 2008-06-18 2010-12-28 Micron Technology, Inc. Diodes, and methods of forming diodes
US7993986B2 (en) * 2008-08-29 2011-08-09 Advanced Micro Devices, Inc. Sidewall graphene devices for 3-D electronics
US8354291B2 (en) 2008-11-24 2013-01-15 University Of Southern California Integrated circuits based on aligned nanotubes
US20100297435A1 (en) * 2009-01-28 2010-11-25 Kaul Anupama B Nanotubes and related manufacturing processes
DE102009012302A1 (de) * 2009-03-11 2010-09-23 Polyic Gmbh & Co. Kg Elektronisches Bauelement
US20110056812A1 (en) * 2009-09-08 2011-03-10 Kaul Anupama B Nano-electro-mechanical switches using three-dimensional sidewall-conductive carbon nanofibers and method for making the same
US8124463B2 (en) 2009-09-21 2012-02-28 International Business Machines Corporation Local bottom gates for graphene and carbon nanotube devices
MY165691A (en) * 2010-05-06 2018-04-20 Mimos Berhad Device with carbon nanotube
US20130240847A1 (en) * 2010-05-21 2013-09-19 Solarno, Inc. Monolithic parallel multijunction oled with independent tunable color emission
US8288759B2 (en) 2010-08-04 2012-10-16 Zhihong Chen Vertical stacking of carbon nanotube arrays for current enhancement and control
JP5652064B2 (ja) * 2010-09-02 2015-01-14 アイシン精機株式会社 乗員検知システムの記憶装置
US8692230B2 (en) * 2011-03-29 2014-04-08 University Of Southern California High performance field-effect transistors
US8471249B2 (en) * 2011-05-10 2013-06-25 International Business Machines Corporation Carbon field effect transistors having charged monolayers to reduce parasitic resistance
CN102222764B (zh) * 2011-06-24 2013-11-20 清华大学 相变存储器的制备方法
US8629010B2 (en) 2011-10-21 2014-01-14 International Business Machines Corporation Carbon nanotube transistor employing embedded electrodes
US8766330B2 (en) 2011-10-28 2014-07-01 Georgetown University Method and system for generating a photo-response from MoS2 Schottky junctions
JP5591784B2 (ja) * 2011-11-25 2014-09-17 株式会社東芝 配線及び半導体装置
MY156986A (en) * 2011-12-13 2016-04-15 Mimos Berhad A method of forming a device with nanostructures
US9064842B2 (en) 2012-03-20 2015-06-23 International Business Machines Corporation Semiconductor device including graphene layer and method of making the semiconductor device
DE102012204539B4 (de) 2012-03-21 2023-12-07 Robert Bosch Gmbh Leistungstransistor und Verfahren zur Herstellung eines Leistungstransistors
GB201207766D0 (en) * 2012-05-03 2012-06-13 Dyson Technology Ltd Dielectric capacitor
US8741751B2 (en) 2012-08-10 2014-06-03 International Business Machines Corporation Double contacts for carbon nanotubes thin film devices
TWI520337B (zh) * 2012-12-19 2016-02-01 財團法人工業技術研究院 階梯溝渠式金氧半場效電晶體及其製造方法
WO2014100723A1 (en) * 2012-12-21 2014-06-26 The Regents Of The University Of California Vertically stacked heterostructures including graphene
WO2014152509A1 (en) * 2013-03-15 2014-09-25 Solan, LLC Plasmonic device enhancements
US8859439B1 (en) 2013-03-28 2014-10-14 International Business Machines Corporation Solution-assisted carbon nanotube placement with graphene electrodes
US9406888B2 (en) * 2013-08-07 2016-08-02 GlobalFoundries, Inc. Carbon nanotube device
KR102256017B1 (ko) * 2014-01-28 2021-05-24 삼성전자주식회사 2차원 반도체의 도핑방법 및 스위칭 소자
US9203041B2 (en) 2014-01-31 2015-12-01 International Business Machines Corporation Carbon nanotube transistor having extended contacts
US9240478B2 (en) * 2014-04-16 2016-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. 3D UTB transistor using 2D material channels
US9318718B2 (en) * 2014-05-13 2016-04-19 King Abdullah University Of Science And Technology Methods and devices for silicon integrated vertically aligned field effect transistors
US9379327B1 (en) 2014-12-16 2016-06-28 Carbonics Inc. Photolithography based fabrication of 3D structures
US9401488B2 (en) 2014-12-18 2016-07-26 Northrop Grumman Systems Corporation Cobalt-carbon eutectic metal alloy ohmic contact for carbon nanotube field effect transistors
US9553199B2 (en) * 2014-12-30 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. FET device having a vertical channel in a 2D material layer
US9640391B2 (en) * 2015-06-23 2017-05-02 The Trustees Of The Stevens Institute Of Technology Direct and pre-patterned synthesis of two-dimensional heterostructures
EP3273495A1 (en) 2016-07-22 2018-01-24 Université de Strasbourg Device comprising nanowires
US9954176B1 (en) 2016-10-06 2018-04-24 International Business Machines Corporation Dielectric treatments for carbon nanotube devices
US10763357B2 (en) 2017-10-03 2020-09-01 United Microelectronics Corp. Semiconductor device
US10312364B2 (en) 2017-10-03 2019-06-04 United Microelectronics Corp. Semiconductor device and fabrication method thereof
US11121258B2 (en) * 2018-08-27 2021-09-14 Micron Technology, Inc. Transistors comprising two-dimensional materials and related semiconductor devices, systems, and methods
US10629752B1 (en) 2018-10-11 2020-04-21 Applied Materials, Inc. Gate all-around device
CN111048664A (zh) * 2019-12-07 2020-04-21 福州大学 一种垂直结构的有机电化学晶体管及其制备方法
US11189622B1 (en) * 2020-07-21 2021-11-30 Nanya Technology Corporation Semiconductor device with graphene layer and method for forming the same
WO2023093967A1 (en) * 2021-11-27 2023-06-01 Alex Kleiner Transistor and nanopore based on kinks in nanotubes and method of making the same

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6129901A (en) * 1997-11-18 2000-10-10 Martin Moskovits Controlled synthesis and metal-filling of aligned carbon nanotubes
KR100277881B1 (ko) * 1998-06-16 2001-02-01 김영환 트랜지스터
DE10006964C2 (de) * 2000-02-16 2002-01-31 Infineon Technologies Ag Elektronisches Bauelement mit einer leitenden Verbindung zwischen zwei leitenden Schichten und Verfahren zum Herstellen eines elektronischen Bauelements
DE10023871C1 (de) * 2000-05-16 2001-09-27 Infineon Technologies Ag Feldeffekttransistor und Verfahren zum Herstellen eines Feldeffekttransistors
KR100360476B1 (ko) * 2000-06-27 2002-11-08 삼성전자 주식회사 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그제조방법
WO2002003482A1 (de) * 2000-07-04 2002-01-10 Infineon Technologies Ag Feldeffekttransistor
EP1170799A3 (de) * 2000-07-04 2009-04-01 Infineon Technologies AG Elektronisches Bauelement und Verfahren zum Herstellen eines elektronischen Bauelements
WO2002006195A1 (en) * 2000-07-13 2002-01-24 Merck Patent Gmbh Chiral compounds ii
US6515339B2 (en) * 2000-07-18 2003-02-04 Lg Electronics Inc. Method of horizontally growing carbon nanotubes and field effect transistor using the carbon nanotubes grown by the method
DE10036897C1 (de) * 2000-07-28 2002-01-03 Infineon Technologies Ag Feldeffekttransistor, Schaltungsanordnung und Verfahren zum Herstellen eines Feldeffekttransistors
JP4140180B2 (ja) * 2000-08-31 2008-08-27 富士ゼロックス株式会社 トランジスタ
US6423583B1 (en) * 2001-01-03 2002-07-23 International Business Machines Corporation Methodology for electrically induced selective breakdown of nanotubes
US6878958B2 (en) * 2001-03-26 2005-04-12 Gazillion Bits, Inc. Vertical cavity surface emitting laser with buried dielectric distributed Bragg reflector
DE10123876A1 (de) * 2001-05-16 2002-11-28 Infineon Technologies Ag Nanoröhren-Anordnung und Verfahren zum Herstellen einer Nanoröhren-Anordnung
DE10127351A1 (de) * 2001-06-06 2002-12-19 Infineon Technologies Ag Elektronischer Chip und elektronische Chip-Anordnung
DE10133373A1 (de) * 2001-07-10 2003-01-30 Infineon Technologies Ag Magnetische Speichereinheit und magnetisches Speicherarray
DE10144704B4 (de) * 2001-09-11 2007-10-04 Infineon Technologies Ag Verfahren zum Verbinden eines Bauelements mit einem Träger
US20040253741A1 (en) * 2003-02-06 2004-12-16 Alexander Star Analyte detection in liquids with carbon nanotube field effect transistor devices
US6891227B2 (en) * 2002-03-20 2005-05-10 International Business Machines Corporation Self-aligned nanotube field effect transistor and method of fabricating same
DE10217362B4 (de) * 2002-04-18 2004-05-13 Infineon Technologies Ag Gezielte Abscheidung von Nanoröhren
US6759693B2 (en) * 2002-06-19 2004-07-06 Nantero, Inc. Nanotube permeable base transistor
US6830981B2 (en) * 2002-07-02 2004-12-14 Industrial Technology Research Institute Vertical nanotube transistor and process for fabricating the same
DE10250830B4 (de) * 2002-10-31 2015-02-26 Qimonda Ag Verfahren zum Herstellung eines Schaltkreis-Arrays
KR100493166B1 (ko) * 2002-12-30 2005-06-02 삼성전자주식회사 수직나노튜브를 이용한 메모리
US6995046B2 (en) * 2003-04-22 2006-02-07 Nantero, Inc. Process for making byte erasable devices having elements made with nanotubes
TWI222742B (en) * 2003-05-05 2004-10-21 Ind Tech Res Inst Fabrication and structure of carbon nanotube-gate transistor
DE10324081B4 (de) * 2003-05-27 2005-11-17 Infineon Technologies Ag Speichervorrichtung zur Speicherung elektrischer Ladung und Verfahren zur Herstellung derselben
KR101015498B1 (ko) * 2003-06-14 2011-02-21 삼성전자주식회사 수직 카본나노튜브 전계효과트랜지스터 및 그 제조방법
DE10335813B4 (de) * 2003-08-05 2009-02-12 Infineon Technologies Ag IC-Chip mit Nanowires
EP1508926A1 (en) * 2003-08-19 2005-02-23 Hitachi, Ltd. Nanotube transistor device
DE10345394B4 (de) * 2003-09-30 2006-10-05 Infineon Technologies Ag Verfahren zum Herstellen von Speicherzellen
US20050145838A1 (en) * 2004-01-07 2005-07-07 International Business Machines Corporation Vertical Carbon Nanotube Field Effect Transistor
KR100601965B1 (ko) * 2004-10-02 2006-07-18 삼성전자주식회사 ｎ형 탄소 나노튜브를 구비한 ｎ형 탄소나노튜브 전계효과트랜지스터 및 그 제조방법
US7141727B1 (en) * 2005-05-16 2006-11-28 International Business Machines Corporation Method and apparatus for fabricating a carbon nanotube transistor having unipolar characteristics
US7736979B2 (en) * 2007-06-20 2010-06-15 New Jersey Institute Of Technology Method of forming nanotube vertical field effect transistor

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104838499A (zh) * 2011-12-13 2015-08-12 国际商业机器公司 石墨烯场效应晶体管
JP2017139389A (ja) * 2016-02-04 2017-08-10 富士通株式会社 半導体装置及び半導体装置の製造方法
CN109103223A (zh) * 2018-08-17 2018-12-28 京东方科技集团股份有限公司 一种oled发光器件及其制备方法
US10707286B2 (en) 2018-08-17 2020-07-07 Hefei Xinsheng Optoelectronics Technology Co., Ltd. OLED device and a method of preparing the same
CN109103223B (zh) * 2018-08-17 2021-03-02 京东方科技集团股份有限公司 一种oled发光器件及其制备方法

Also Published As

Publication number Publication date
US7960713B2 (en) 2011-06-14
JP2011522394A (ja) 2011-07-28
WO2009088882A3 (en) 2009-09-24
US20090166686A1 (en) 2009-07-02
KR20100110853A (ko) 2010-10-13
WO2009088882A2 (en) 2009-07-16
US20120138902A1 (en) 2012-06-07
EP2238611A2 (en) 2010-10-13

Similar Documents

Publication Publication Date Title
CN101933125A (zh) 边缘接触型垂直碳纳米管晶体管
US7345296B2 (en) Nanotube transistor and rectifying devices
US8168495B1 (en) Carbon nanotube high frequency transistor technology
US7776307B2 (en) Concentric gate nanotube transistor devices
US20110081770A1 (en) Removing undesirable nanotubes during nanotube device fabrication
US7462890B1 (en) Nanotube transistor integrated circuit layout
JP6694864B2 (ja) 二次電池用負極
US20080272361A1 (en) High Density Nanotube Devices
US20100065820A1 (en) Nanotube Device Having Nanotubes with Multiple Characteristics
US8168964B2 (en) Semiconductor device using graphene and method of manufacturing the same
US10026966B2 (en) Negative electrode for lithium secondary battery, lithium secondary battery, and manufacturing methods thereof
US7842955B2 (en) Carbon nanotube transistors on a silicon or SOI substrate
US20120326126A1 (en) Graphene or Carbon Nanotube Devices with Localized Bottom Gates and Gate Dielectric
US10008605B2 (en) Connecting structure and method for manufacturing the same, and semiconductor device
TW200847398A (en) Phase-change memory element
WO2018110202A1 (ja) トンネル電界効果トランジスタ
CN114068703B (zh) 晶体管及制备方法
KR101492938B1 (ko) 다층 박막형 전극을 포함하는 고체산화물 연료전지 및 이의 제조방법
JP2008016832A (ja) 電界効果トランジスタ、ｔｆｔ駆動回路、パネルおよびディスプレイ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned

Effective date of abandoning: 20101229

C20 Patent right or utility model deemed to be abandoned or is abandoned