CN101952963A - 半导体结构以及形成半导体结构的方法 - Google Patents

半导体结构以及形成半导体结构的方法 Download PDF

Info

Publication number
CN101952963A
CN101952963A CN2009801061917A CN200980106191A CN101952963A CN 101952963 A CN101952963 A CN 101952963A CN 2009801061917 A CN2009801061917 A CN 2009801061917A CN 200980106191 A CN200980106191 A CN 200980106191A CN 101952963 A CN101952963 A CN 101952963A
Authority
CN
China
Prior art keywords
silicon
silicon nitride
capacitor
nitride
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2009801061917A
Other languages
English (en)
Other versions
CN101952963B (zh
Inventor
拉塞尔·A·本森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN101952963A publication Critical patent/CN101952963A/zh
Application granted granted Critical
Publication of CN101952963B publication Critical patent/CN101952963B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Abstract

一些实施例包括形成半导体结构的方法。将氧化物形成于衬底上，且将第一材料形成于所述氧化物上。将第二材料形成于所述第一材料上。所述第二材料可为多晶硅和非晶硅中的一者或两者。将第三材料形成于所述第二材料上。将图案转移穿过所述第一材料、第二材料、第三材料和氧化物以形成开口。可将电容器形成于所述开口内。一些实施例包括半导体结构，其中氧化物在衬底上，第一材料在所述氧化物上，且含有多晶硅和非晶硅中的一者或两者的第二材料在所述第一材料上。第三、第四和第五材料在所述第二材料上。开口可延伸穿过所述氧化物，且穿过所述第一、第二、第三、第四和第五材料。

Description

半导体结构以及形成半导体结构的方法
技术领域
半导体结构以及形成半导体结构的方法。
背景技术
集成电路制造可涉及形成高纵横比开口。此类开口可用于制造各种电路装置，例如电容器。在高纵横比开口内形成电路装置的优点可为：接着可将所述装置制造成占用半导体晶片衬底的相对较小占据面积。举例来说，高纵横比开口中所形成的电容器可具有与其它电容器相同的电容容量，但可形成为极高且薄，使得个别电容器占用极少半导体占地面积(real estate)。
可能在形成高薄电容器时出现困难，此在于：电容器可易于倾倒。已开发用于避免高薄电容器倾倒的各种方法，其中此类方法中的一些包含形成辅助在所需定向上保持电容器的支撑晶格结构。一些实例晶格结构描述于第7,226,845号和第7,271,051号美国专利以及第2006/0261440号美国公开案中。
参看图1和图2来描述用于形成延伸穿过晶格结构的开口的实例现有技术工艺。
图1展示在所述工艺的早期工艺阶段的半导体结构10。结构10包含半导体衬底或基座12。衬底12可包含(例如)用本底p型掺杂剂轻微掺杂的单晶硅、基本上由其组成或由其组成。术语“半导电衬底”和“半导体衬底”表示包含半导电材料的任何结构，包括(但不限于)例如半导电晶片等块体半导电材料(其上单独地或组合地包含其它材料)和半导电材料层(单独地或组合地包含其它材料)。术语“衬底”指代包括(但不限于)以上所描述的半导电衬底的任何支撑结构。
半导体衬底12支撑一对晶体管14和16。晶体管14包含栅极18以及一对源极/漏极区20和22。源极/漏极区延伸到基座12中且可大部分n型掺杂或大部分p型掺杂。栅极18包含栅极电介质24、导电片段26和绝缘顶盖28。栅极电介质可包含(例如)二氧化硅；导电片段26可包含经导电掺杂的半导体材料、金属和含金属化合物中的一者或一者以上；且绝缘覆盖层可包含(例如)氮化硅。
一对侧壁隔片30沿着栅极18的相对侧壁延伸，且此类侧壁隔片可包含(例如)氮化硅。
晶体管16包含栅极32、源极/漏极区22和另一源极/漏极区34。源极/漏极区34延伸到基座12中且可大部分n型掺杂或大部分p型掺杂。栅极32包含先前所论述的栅极电介质24、导电片段26和绝缘顶盖28；且侧壁隔片30沿着栅极的相对侧壁。
隔离区19延伸到衬底12中邻近于源极/漏极区20和34。隔离区可对应于浅沟槽隔离区且可含有二氧化硅。隔离区可将源极/漏极区20和34与其它电路(未图示)电隔离。
电绝缘材料36延伸于晶体管14与16上以及其之间。导电底座38、40和42延伸穿过电绝缘材料36以分别与源极/漏极区20、22和34电连接。
堆叠44在绝缘材料36以及底座38、40和42上。堆叠包含第一含氧化物材料46、第一氮化硅层48、第二含氧化物材料50和第二氮化硅层52。层48和52最终变为晶格以辅助保持电容器。含氧化物材料46和50可由二氧化硅组成或可由经掺杂二氧化硅组成(例如，硼磷硅酸盐玻璃、磷硅酸盐玻璃、氟硅酸盐玻璃等)。
透明碳54在第二氮化硅层52上，经沉积抗反射涂层(DARC)56在透明碳54上，底部抗反射涂层(BARC)58在DARC上，且经光刻图案化光致抗蚀剂60在BARC上。DARC可包含(例如)氮氧化硅；且BARC可包含各种有机材料中的任一者(即，可含有碳)。
经图案化光致抗蚀剂界定一对开口62和66。
图2展示在利用多个蚀刻使开口62和66延伸穿过堆叠44之后以及在已移除透明碳54(图1)、DARC 56(图1)、BARC 58(图1)和光致抗蚀剂60(图1)之后的结构10。蚀刻可包含一个以上蚀刻以延伸穿过BARC 58和DARC 56而到达透明碳54，接着进行利用O2/SO2的干式蚀刻以穿透透明碳。此干式蚀刻还可移除光致抗蚀剂60和BARC 58。后续蚀刻可利用CH2F2、CHF3和O2以穿透上部氮化物层52且移除DARC 56。接下来，可利用C4F6、O2和Ar以穿过顶部含氧化物材料50。接着，可利用包含CHF3、O2、CH2F2和Ar的蚀刻以穿过第二氮化物层48且部分地穿到底部含氧化物材料46中。最后，可利用C4F6、O2和Ar以移除底部含氧化物材料46的剩余部分以形成所示开口。可在蚀刻已穿过顶部氮化物层52之后利用以O2进行的氧化作用或任何其它合适的条件而移除透明碳54(图1)。
可在将开口62和66转移到堆叠44中期间出现的问题为：弓形弯曲(bowing)可出现于顶部含氧化物材料50中，如由在开口62和66内沿着材料50的侧壁的弯曲区51图解说明。此弓形弯曲可由各种机制中的任一者引起，例如材料50在穿过材料46的蚀刻期间的蚀刻、层52的变薄等。
最终，电容器将通过在开口内沉积电容器存储节点材料、电容器电介质材料和电容器板材料而形成于开口62和66内。开口62和66内的弓形弯曲使此电容器制造复杂化。
将需要开发避免图2所示的问题的新的电容器制造方法。
附图说明
图1和图2是在现有技术制造工艺的各种工艺阶段半导体结构的一部分的图解横截面图。
图3到图9是根据一实施例在各种工艺阶段半导体结构的一部分的图解横截面图。
图10是根据一实施例的半导体结构的一部分的图解横截面图。
图11是根据一实施例的半导体结构的一部分的图解横截面图。
图12和图13是根据一实施例在各种工艺阶段半导体结构的一部分的图解横截面图。
图14是计算机实施例的图解视图。
图15是展示图13计算机实施例的母板的特定特征的框图。
图16是电子系统实施例的高阶框图。
图17是存储器装置实施例的简化框图。
具体实施方式
在一些实施例中，本发明包括形成高纵横比开口的方法，且在本发明的一些实施例中进一步包括在高纵横比开口内形成电容器结构的方法。参看图3到图17描述实例实施例。
参看图3，说明半导体结构70。关于结构70，适当时，将使用与上文用以描述图1和图2的现有技术结构10类似的编号。
结构70包含以上所描述的半导体基底材料或衬底12且包含成对晶体管14和16。晶体管14包含栅极18以及一对源极/漏极区20和22；且晶体管16包含栅极32，连同源极/漏极区22和34。侧壁隔片30沿着栅极的相对侧壁；且隔离区19邻近于源极/漏极区20和34。电绝缘材料36延伸于晶体管14与16上以及其之间；且导电底座38、40和42延伸穿过电绝缘材料36以分别与源极/漏极区20、22和34电连接。
堆叠74在绝缘材料36以及底座38、40和42上。堆叠74包含材料76、78、80和82。材料76和78可类似于现有技术图1和2的材料46和48。因此，材料76可为含氧化物材料且材料78可为电绝缘含氮化物材料。含氧化物材料76可包含二氧化硅或经掺杂氧化物(例如，硼磷硅酸盐玻璃、磷硅酸盐玻璃、氟硅酸盐玻璃等)、基本上由其组成或由其组成；且含氮化物材料78可包含氮化硅、基本上由其组成或由其组成。可将材料76形成为至少约10,000埃的厚度(例如，约15,000埃)；且可将材料78形成为约250埃到约500埃的厚度。
堆叠74与现有技术(图1)的堆叠44不同之处在于：堆叠74在含氮化物材料78上包含含未氧化硅材料80。含硅材料80可包含多晶硅和非晶硅中的一者或两者、基本上由其组成或由其组成。此硅在一些实施例中可经导电掺杂，且在其它实施例中可能未经导电掺杂。含硅材料可相对于含氮化物材料78为可选择性蚀刻的。含硅材料80可形成为(例如)至少约3000埃的厚度，且在一些实施例中可形成为约3000埃到约10,000埃的厚度。
堆叠74进一步包含形成于含硅材料80上的覆盖材料82。材料82在一些实施例中可为电绝缘的，且在其它实施例中可为导电的。
如果材料82为电绝缘的，那么所述材料可包含材料76和80可被选择性地蚀刻到的任何合适的组合物，且可(例如)包含氮化硅、基本上由其组成或由其组成。因此，在一些实施例中，材料82和78两者均可由氮化硅组成，且因此可为彼此相同的组合物。
如果材料82为导电的，那么所述材料可包含材料76和80可被选择性地蚀刻到的任何合适的组合物，且可(例如)包含金属(例如，钨、钛等)或含金属组合物(例如，金属氮化物、金属硅化物等)。
可将材料82形成为至少约1000埃的厚度(例如，约1300埃的厚度)。
可分别将材料78、80和82称为第一、第二和第三材料，其形成于含氧化物材料76上。在所展示的实施例中，第一材料78直接抵靠含氧化物材料76(换句话说，在第一材料78与含氧化物材料76之间无介入材料)；第二材料80直接抵靠第一材料78；且第三材料82直接抵靠第二材料80。
透明碳54、DARC 56、BARC 58和经光刻图案化光致抗蚀剂60形成于材料82上。
经图案化光致抗蚀剂界定掩模，所述掩模具有一对延伸穿过其中的开口62和66。
参看图4，开口62和66延伸穿过BARC 58和DARC 56而到达透明碳54的上表面。开口62和66到BARC 58和DARC 56中的延伸可被认为是图案从掩模60到下伏材料中的转移。
参看图5，开口62和66通过(例如)利用O2/SO2的干式蚀刻而延伸穿过透明碳54。如图所示，此干式蚀刻还可移除光致抗蚀剂60(图4)和BARC 58(图4)。
参看图6，利用蚀刻以使开口62和66延伸穿过材料82。如果材料82由氮化硅组成，那么合适的蚀刻可利用CH2F2、CHF3、Ar和O2。如图所示，穿过材料82的蚀刻还可移除DARC 56(图5)。
参看图7，开口62和66延伸穿过含硅材料80。用以使开口延伸穿过含硅材料的蚀刻可利用任何合适的硅蚀刻技术，且可(例如)利用O2与一种或一种以上碳氟化合物、Cl2和/或HBr组合。
参看图8，开口62和66延伸穿过材料78，且部分地延伸到含氧化物材料76中。穿过材料78的蚀刻可被称为第二氮化物蚀刻以将其与已用以穿透材料82的第一氮化物蚀刻区别。第二氮化物蚀刻可包含与用于第一氮化物蚀刻的条件相同的条件。在一些实施例中，穿过材料78的蚀刻可利用CHF3、Ar、O2和CH2F2。
参看图9，开口62和66延伸穿过含氧化物材料76的剩余部分。穿过含氧化物材料的剩余部分的蚀刻可利用C4F6和O2。
在图9的处理阶段移除透明碳54(图8)。可利用以O2进行的氧化作用或任何其它合适的条件而移除透明碳。
图9的结构70处于与图2的现有技术结构10类似的处理阶段，但有利地不具有参看图2所论述的现有技术弓形弯曲问题。在一些实施例中，弓形弯曲可被完全消除，且在其它实施例中，弓形弯曲尽管未被完全消除但可被减轻。无论如何，弓形弯曲问题的减轻或消除可改进在开口62和66内形成电容器或其它电路的后续工艺步骤。可通过图3到图9的处理而减轻或消除的另一现有技术问题是被称为扭转的问题，其中邻近于开口的柱状物围绕延伸穿过柱状物的轴线旋转，或其中邻近于开口的壁沿着延伸穿过壁的平面弯曲。扭转的消除或减轻也可改进在开口62和66内形成电容器或其它电路的后续工艺步骤。
如果电容器形成于开口62和66内，那么此类电容器可具有任何合适的配置，且可(例如)为柱状物型电容器或容器型电容器。图10和图11说明可形成于开口62和66内的容器型电容器的实例实施例。
参考图10，电容器存储节点材料90形成于开口62和66内，且与柱状物38和42电连接。电容器存储节点材料可包含任何合适的导电组合物或导电组合物的组合；且可(例如)包含经导电掺杂半导体材料(例如，经导电掺杂硅等)、金属(例如，钛、钨、铂等)和含金属化合物(例如，金属硅化物、金属氮化物等)中的一者或一者以上。将存储节点材料图案化，使得所述材料在开口内，但不向开口外部延伸。
在形成电容器存储节点材料90之后，可移除材料76和80(图9)中的至少一些。因此，在一些实施例中，材料76和80的至少若干部分可为牺牲性的。在移除材料76和80的若干部分之后，仅晶格材料78和82留存以横向地支撑存储节点材料。
电容器电介质材料92形成于开口62和66内以及存储材料90上。在所展示的横截面图中，电容器电介质材料可归因于已移除材料76和80的若干部分(图9)而形成于存储节点的两侧上。电容器电介质材料可包含任何合适的电绝缘组合物或电绝缘组合物的组合；且可(例如)包含二氧化硅、氮化硅和/或各种高k材料中的任一者(其中高k材料是具有大于二氧化硅的电介质常数的电介质常数的材料)。
电容器板材料94形成于电容器电介质材料上以及开口62和66内。在所展示的横截面图中，电容器板材料可归因于已移除材料76和80的若干部分(图9)而形成于存储节点的两侧上。电容器板材料可包含任何合适的导电组合物或导电组合物的组合；且可(例如)包含上文论述为适用于电容器存储节点材料90的材料中的一者或一者以上。
可认为图10的实施例包含含有电容器和晶体管的动态随机存取(DRAM)单位单元。可将中心底座40与位线95电连接。因此，图10的实施例可包含一对共享到位线的连接的DRAM单位单元。此类DRAM单位单元可代表许多被同时制造为DRAM阵列的DRAM单位单元。
图10的实施例具有延伸跨越覆盖层82的电介质材料92。在其它实施例中，电介质材料可包含于开口62和66内，使得覆盖材料直接接触电容器板材料94。如果覆盖材料82包含导电组合物，那么此可有利地变为延伸跨越结构70的电容器板的一部分。图11展示一实施例，其中覆盖材料82包含导电组合物，且物理地接触电容器板材料94。针对图11的结构利用与针对图10的结构所利用的相同的编号。与图10的结构一样，可认为图11的结构是DRAM阵列的一部分。
图3到图11的实施例具有两个晶格材料层(78和82)，和单一未氧化硅层(80)。在其它实施例中，可形成两个以上晶格材料层，且可形成一个以上未氧化硅层。举例来说，图12展示结构100，其包含三个晶格材料层和两个未氧化硅层。关于图12，适当时，将使用与上文所描述的图3到图11所利用的类似的编号。
结构100包含上文所论述的含氧化物材料76、第一材料78和含未氧化硅材料80。可将第一材料78视为第一晶格材料，且结构100进一步包含在含未氧化硅材料80上的第二晶格材料102。另外，结构100包含在第二晶格材料上的第二含未氧化硅材料104，且包含在材料104上的第三晶格材料106。
晶格材料106可包含如上文关于覆盖层82所论述的组合物中的任一者，和/或可包含与晶格材料78和102中的一者或两者共同的组合物。在一些实施例中，所有晶格材料78、102和106将为彼此相同的组合物，且均将包含氮化硅、基本上由其组成或由其组成。
在一些实施例中，可分别将材料78、80、102、104和106称为第一、第二、第三、第四和第五材料。
材料80和104可为彼此相同的组合物，且两者均可包含多晶硅和非晶硅中的一者或两者、基本上由其组成或由其组成；且可经导电掺杂或可未经导电掺杂。
在后续处理中，电容器可形成于结构100的开口62和66内，且此类电容器可(例如)类似于图10的电容器或图11的电容器。图13展示在形成类似于图10的电容器的电容器之后的结构100，且因此展示DRAM阵列的一部分。
以上所论述的各种结构可用于例如汽车、飞机、手机、计算机等电子系统中。
图14说明计算机系统400的实施例。计算机系统400包括监视器401或其它通信输出装置、键盘402或其它通信输入装置，以及母板404。母板404可承载微处理器406或其它数据处理单元，以及至少一个存储器装置408。存储器装置408可包含存储器单元阵列，且此阵列可与寻址电路耦合以用于存取阵列中的个别存储器单元。另外，存储器单元阵列可耦合到用于从存储器单元读取数据的读取电路。可利用寻址和读取电路在存储器装置408与处理器406之间传达信息。此过程说明于图15所示的母板404的框图中。在此框图中，将寻址电路说明为410且将读取电路说明为412。
处理器装置406可对应于处理器模块，且与模块一起利用的相关联存储器可包含根据本文所揭示的实施例而形成的DRAM。
存储器装置408可对应于存储器模块，且可包含根据本文所揭示的实施例而形成的DRAM。
图16说明电子系统700的高阶组织的简化框图。系统700可对应于(例如)计算机系统、过程控制系统或使用处理器和相关联存储器的任何其它系统。电子系统700具有功能元件，包括处理器702、控制单元704、存储器装置单元706和输入/输出(I/O)装置708(应理解，在各种实施例中，系统可具有多个处理器、控制单元、存储器装置单元和/或I/O装置)。通常，电子系统700将具有一组本机指令，其指定将通过处理器702而对数据所执行的操作，以及处理器702、存储器装置单元706与I/O装置708之间的其它交互。控制单元704通过连续地循环一组使指令从存储器装置706被取出且执行的操作而协调处理器702、存储器装置706和I/O装置708的所有操作。存储器装置706可包括根据本文所揭示的实施例而形成的DRAM。
图17是电子系统800的简化框图。系统800包括具有存储器单元阵列804、地址解码器806、行存取电路808、列存取电路810、用于控制操作的读取/写入控制电路812和输入/输出电路814的存储器装置802。存储器装置802进一步包括电力电路816和传感器820，例如用于确定存储器单元是处于低阈值传导状态还是高阈值非传导状态的电流传感器。所说明的电力电路816包括电源电路880、用于提供参考电压的电路882、用于向第一字线提供脉冲的电路884、用于向第二字线提供脉冲的电路886和用于向位线提供脉冲的电路888。系统800还包括处理器822或用于存储器存取的存储器控制器。
存储器装置802经由布线或金属化线而从处理器822接收控制信号。存储器装置802用以存储经由I/O线存取的数据。处理器822或存储器装置802中的至少一者可包括根据本文所揭示的实施例而形成的DRAM。
各种电子系统可制造于单一封装处理单元中，或甚至制造于单一半导体芯片上，以便缩短处理器与存储器装置之间的通信时间。
电子系统可用于存储器模块、装置驱动器、电力模块、通信调制解调器、处理器模块和专用模块中且可包括多层多芯片模块。
电子系统可为广泛范围的系统中的任一者，例如时钟、电视、手机、个人计算机、汽车、工业控制系统、飞机等。

Claims (25)

1.一种形成半导体结构的方法，其包含：
将含二氧化硅材料形成于半导体衬底上；
将第一材料形成于所述含二氧化硅材料上；
将第二材料形成于所述第一材料上，所述含二氧化硅材料和所述第一材料相对于所述第二材料为可选择性蚀刻的，所述第二材料包含多晶硅和非晶硅中的一者或两者；
将第三材料形成于所述第二材料上；
将经图案化掩模形成于所述第三材料上；以及
通过一个或一个以上合适的蚀刻将图案从所述掩模转移穿过所述第一材料、第二材料、第三材料和含二氧化硅材料以形成延伸穿过所述第一材料、第二材料、第三材料和含二氧化硅材料的开口。
2.根据权利要求1所述的方法，其中所述第一和第三材料由氮化硅组成。
3.根据权利要求1所述的方法，其中所述第一材料由氮化硅组成，且其中所述第三材料包含除了氮化硅以外的组合物。
4.根据权利要求3所述的方法，其中所述第三材料包含导电组合物。
5.根据权利要求4所述的方法，其进一步包含：
将电容器存储节点材料形成于所述开口内；
将电容器电介质材料形成于所述电容器存储节点材料上；以及
将所述导电第三材料用作包含所述电容器存储节点材料和所述电介质材料的电容器的电容器板材料。
6.根据权利要求1所述的方法，其进一步包含将第四材料形成于所述第三材料上，以及将第五材料形成于所述第四材料上；且其中：
所述第四材料在组成方面与所述第二材料相同；且
所述转移所述图案包含将所述图案转移穿过所述第一材料、第二材料、第三材料、第四材料、第五材料和含二氧化硅材料以形成所述开口以延伸穿过所述第一材料、第二材料、第三材料、第四材料、第五材料和含二氧化硅材料。
7.根据权利要求6所述的方法，其中所述第一、第三和第五材料由氮化硅组成。
8.根据权利要求1所述的方法，其进一步包含：
将电容器存储节点材料形成于所述开口内；
将电容器电介质材料形成于所述电容器存储节点材料上；以及
将电容器板材料形成于所述电容器电介质材料上。
9.一种形成半导体结构的方法，其包含：
将氧化物形成于半导体衬底上，所述氧化物具有至少约
Figure FPA00001207403300021
的厚度；
将电绝缘氮化物形成于所述氧化物上；
将含硅材料形成于所述氮化物上，所述含硅材料包含多晶硅和非晶硅中的一者或两者，所述含硅材料具有至少约
Figure FPA00001207403300022
的厚度；
将覆盖材料形成于所述含硅材料上；
将经图案化掩模形成于所述覆盖材料上；以及
通过一个或一个以上合适的蚀刻将图案从所述掩模转移穿过所述覆盖材料、含硅材料、氮化物和氧化物以形成延伸穿过所述覆盖材料、含硅材料、氮化物和氧化物的开口。
10.根据权利要求9所述的方法，其中所述覆盖材料为导电的。
11.根据权利要求9所述的方法，其中所述覆盖材料为电绝缘的。
12.根据权利要求9所述的方法，其中所述含硅材料直接抵靠所述氮化物；其中所述覆盖材料直接抵靠所述含硅材料，且其中所述覆盖材料包含电绝缘氮化物。
13.一种形成半导体结构的方法，其包含：
将含二氧化硅材料形成于半导体基底材料上；
将第一含氮化硅材料形成于所述含二氧化硅材料上；
将未氧化硅材料形成于所述第一含氮化硅材料上且直接抵靠所述第一含氮化硅材料；
将第二含氮化硅材料形成于所述未氧化硅材料上且直接抵靠所述未氧化硅材料；以及
将经图案化掩模提供于所述第二含氮化硅材料上，且将所述图案从所述掩模转移到下伏材料中以形成延伸穿过所述材料的开口，所述图案的所述转移包含：
通过第一蚀刻而蚀刻穿过所述第二含氮化硅材料；
通过第二蚀刻而蚀刻穿过所述未氧化硅材料；
通过第三蚀刻而蚀刻穿过所述第一含氮化硅材料；以及
通过第四蚀刻而蚀刻穿过所述含二氧化硅材料。
14.根据权利要求13所述的方法，其中所述第一和第三蚀刻利用彼此相同的条件。
15.根据权利要求13所述的方法，其进一步包含：
将电容器存储节点材料形成于所述开口内；
将电容器电介质材料形成于所述电容器存储节点材料上；以及
将电容器板材料形成于所述电容器电介质材料上。
16.一种形成半导体结构的方法，其包含：
将含二氧化硅材料形成于半导体衬底上；
将第一含氮化硅材料形成于所述含二氧化硅材料上；
将含硅材料形成于所述含氮化硅材料上，所述含硅材料包含多晶硅和非晶硅中的一者或两者；
将第二含氮化硅材料形成于所述含硅材料上；
将透明碳形成于所述第二含氮化硅材料上；
将氮氧化硅形成于所述透明碳上；
将含碳抗反射涂层形成于所述氮氧化硅上；
将经图案化光致抗蚀剂掩模形成于所述含碳抗反射涂层上；
将图案从所述光致抗蚀剂掩模转移到所述透明碳；
通过干式蚀刻将所述图案转移穿过所述透明碳；
通过第一氮化物蚀刻将所述图案转移穿过所述第二含氮化硅材料；
通过硅蚀刻将所述图案转移穿过所述含硅材料；
通过第二氮化物蚀刻将所述图案转移穿过所述第一含氮化硅材料且部分地转移到所述含二氧化硅材料中；以及
通过氧化物蚀刻将所述图案转移穿过所述含二氧化硅材料的剩余部分；所述含二氧化硅材料、第一含氮化硅材料、含硅材料和第二含氮化硅材料内的所述图案形成多个开口。
17.根据权利要求16所述的方法，其中所述硅蚀刻利用含氧反应物。
18.根据权利要求16所述的方法，其中：
所述含二氧化硅材料具有约
Figure FPA00001207403300031
到约
Figure FPA00001207403300032
的厚度；且
所述含硅材料具有约
Figure FPA00001207403300033
到约
Figure FPA00001207403300034
的厚度。
19.根据权利要求16所述的方法，其中：
所述含二氧化硅材料具有约
Figure FPA00001207403300035
到约
Figure FPA00001207403300036
的厚度；
所述第一含氮化硅材料具有约
Figure FPA00001207403300037
到约
Figure FPA00001207403300038
的厚度；
所述含硅材料具有约
Figure FPA00001207403300041
到约
Figure FPA00001207403300042
的厚度；且
所述第二含氮化硅材料具有约
Figure FPA00001207403300043
到约的厚度。
20.根据权利要求16所述的方法，其进一步包含：
将电容器存储节点材料形成于所述开口内；
将电容器电介质材料形成于所述电容器存储节点材料上；以及
将电容器板材料形成于所述电容器电介质材料上。
21.一种半导体结构，其包含：
含二氧化硅材料，其在半导体衬底上；
第一材料，其在所述含二氧化硅材料上；
第二材料，其在所述第一材料上，所述第二材料包含多晶硅和非晶硅中的一者或两者；
第三材料，其在所述第二材料上；
第四材料，其在所述第三材料上；
第五材料，其在所述第四材料上；
开口，其穿过所述含二氧化硅材料、第一材料、第二材料、第三材料、第四材料和第五材料而延伸到所述衬底；且
其中所述第四材料在组成方面与所述第二材料相同。
22.根据权利要求21所述的结构，其中所述第一、第三和第五材料由氮化硅组成。
23.根据权利要求22所述的结构，其进一步包含：
电容器存储节点材料，其在所述开口内；
电容器电介质材料，其在所述电容器存储节点材料上；以及
电容器板材料，其在所述电容器电介质材料上。
24.根据权利要求21所述的结构，其中所述第一和第三材料由氮化硅组成；且其中所述第五材料为导电的。
25.根据权利要求24所述的结构，其进一步包含在所述开口内的电容器存储节点材料和在所述电容器存储节点材料上的电容器电介质材料；且其中所述导电第五材料是包含所述电容器存储节点材料和所述电介质材料的电容器的电容器板材料。
CN2009801061917A 2008-02-26 2009-01-27 半导体结构以及形成半导体结构的方法 Active CN101952963B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/037,560 US7700469B2 (en) 2008-02-26 2008-02-26 Methods of forming semiconductor constructions
US12/037,560 2008-02-26
PCT/US2009/032119 WO2009108438A2 (en) 2008-02-26 2009-01-27 Semiconductor constructions, and methods of forming semiconductor constructions

Publications (2)

Publication Number Publication Date
CN101952963A true CN101952963A (zh) 2011-01-19
CN101952963B CN101952963B (zh) 2012-05-30

Family

ID=40997448

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009801061917A Active CN101952963B (zh) 2008-02-26 2009-01-27 半导体结构以及形成半导体结构的方法

Country Status (6)

Country Link
US (2) US7700469B2 (zh)
EP (1) EP2248171A4 (zh)
KR (1) KR101115180B1 (zh)
CN (1) CN101952963B (zh)
TW (1) TWI402915B (zh)
WO (1) WO2009108438A2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111490158A (zh) * 2019-01-28 2020-08-04 美光科技公司 涉及使用牺牲材料形成电容器柱的方法、设备及系统
CN112687690A (zh) * 2020-12-25 2021-04-20 福建省晋华集成电路有限公司 半导体存储器及其制作方法
CN112687690B (zh) * 2020-12-25 2024-04-30 福建省晋华集成电路有限公司 半导体存储器及其制作方法

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7666797B2 (en) * 2006-08-17 2010-02-23 Micron Technology, Inc. Methods for forming semiconductor constructions, and methods for selectively etching silicon nitride relative to conductive material
US8388851B2 (en) 2008-01-08 2013-03-05 Micron Technology, Inc. Capacitor forming methods
US7700469B2 (en) 2008-02-26 2010-04-20 Micron Technology, Inc. Methods of forming semiconductor constructions
KR100979243B1 (ko) * 2008-04-29 2010-08-31 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US7892937B2 (en) * 2008-10-16 2011-02-22 Micron Technology, Inc. Methods of forming capacitors
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
KR20120028509A (ko) * 2010-09-15 2012-03-23 삼성전자주식회사 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법
US9076680B2 (en) * 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US8946043B2 (en) 2011-12-21 2015-02-03 Micron Technology, Inc. Methods of forming capacitors
KR101873331B1 (ko) 2012-03-02 2018-07-02 삼성전자주식회사 반도체 기억 소자 및 반도체 기억 소자의 형성 방법
US8652926B1 (en) * 2012-07-26 2014-02-18 Micron Technology, Inc. Methods of forming capacitors
KR101934093B1 (ko) * 2012-08-29 2019-01-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101948818B1 (ko) * 2012-10-23 2019-04-25 삼성전자주식회사 하이브리드 구조의 커패시터를 갖는 반도체 소자 및 그 제조방법
KR101944479B1 (ko) 2012-11-01 2019-01-31 삼성전자주식회사 반도체 장치의 캐패시터 및 캐패시터의 제조 방법
KR102367394B1 (ko) 2015-06-15 2022-02-25 삼성전자주식회사 캐패시터 구조체 및 이를 포함하는 반도체 소자
WO2018044453A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Memory cells and memory arrays
WO2018044458A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Memory arrays
US10115438B2 (en) 2016-08-31 2018-10-30 Micron Technology, Inc. Sense amplifier constructions
US10355002B2 (en) * 2016-08-31 2019-07-16 Micron Technology, Inc. Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
US10153281B2 (en) 2016-08-31 2018-12-11 Micron Technology, Inc. Memory cells and memory arrays
US10079235B2 (en) 2016-08-31 2018-09-18 Micron Technology, Inc. Memory cells and memory arrays
US10157926B2 (en) 2016-08-31 2018-12-18 Micron Technology, Inc. Memory cells and memory arrays
KR20180065425A (ko) * 2016-12-07 2018-06-18 삼성전자주식회사 반도체 소자
US11211384B2 (en) 2017-01-12 2021-12-28 Micron Technology, Inc. Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
EP3676835A4 (en) 2017-08-29 2020-08-19 Micron Technology, Inc. MEMORY CIRCUIT
KR102387945B1 (ko) 2017-12-15 2022-04-18 삼성전자주식회사 집적회로 장치 및 그 제조 방법
KR102557019B1 (ko) 2018-07-02 2023-07-20 삼성전자주식회사 반도체 메모리 소자
US10964475B2 (en) * 2019-01-28 2021-03-30 Micron Technology, Inc. Formation of a capacitor using a sacrificial layer
KR20200141809A (ko) * 2019-06-11 2020-12-21 삼성전자주식회사 집적회로 장치 및 그 제조 방법
KR20210047739A (ko) * 2019-10-22 2021-04-30 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR20210103814A (ko) * 2020-02-14 2021-08-24 삼성전자주식회사 반도체 소자 및 그 제조방법
US11264389B2 (en) * 2020-06-03 2022-03-01 Nanya Technology Corporation Stack capacitor structure and method for forming the same
US11961881B2 (en) * 2020-08-13 2024-04-16 Changxin Memory Technologies, Inc. Method for forming semiconductor structure and semiconductor structure

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960006975B1 (ko) * 1993-05-21 1996-05-25 현대전자산업주식회사 반도체 소자의 필드 산화막 형성 방법
TW411591B (en) * 1999-03-05 2000-11-11 Mosel Vitelic Inc Method of manufacturing silicon oxide/silicon nitride composite alternate structure in integrated circuits
US6667502B1 (en) * 1999-08-31 2003-12-23 Micron Technology, Inc. Structurally-stabilized capacitors and method of making of same
KR100611388B1 (ko) 1999-12-30 2006-08-11 주식회사 하이닉스반도체 플래시 메모리 소자
JP2001291844A (ja) * 2000-04-06 2001-10-19 Fujitsu Ltd 半導体装置及びその製造方法
US6805614B2 (en) * 2000-11-30 2004-10-19 Texas Instruments Incorporated Multilayered CMP stop for flat planarization
US6624018B1 (en) * 2001-04-23 2003-09-23 Taiwan Semiconductor Manufacturing Company Method of fabricating a DRAM device featuring alternate fin type capacitor structures
KR100422351B1 (ko) 2001-06-28 2004-03-12 주식회사 하이닉스반도체 플래쉬메모리 소자의 유전체층 형성방법
US6794704B2 (en) * 2002-01-16 2004-09-21 Micron Technology, Inc. Method for enhancing electrode surface area in DRAM cell capacitors
KR100895822B1 (ko) 2002-07-11 2009-05-08 매그나칩 반도체 유한회사 반도체 소자의 엘디디 스페이서 형성방법
US7019351B2 (en) * 2003-03-12 2006-03-28 Micron Technology, Inc. Transistor devices, and methods of forming transistor devices and circuit devices
US6812110B1 (en) * 2003-05-09 2004-11-02 Micron Technology, Inc. Methods of forming capacitor constructions, and methods of forming constructions comprising dielectric materials
KR20040102720A (ko) 2003-05-29 2004-12-08 주식회사 하이닉스반도체 반도체소자의 제조방법
KR20050002479A (ko) 2003-06-30 2005-01-07 주식회사 하이닉스반도체 랜딩플러그 형성 방법
KR20050002034A (ko) 2003-06-30 2005-01-07 주식회사 하이닉스반도체 고집적 모스펫 소자의 제조방법
US7125781B2 (en) * 2003-09-04 2006-10-24 Micron Technology, Inc. Methods of forming capacitor devices
US7067385B2 (en) * 2003-09-04 2006-06-27 Micron Technology, Inc. Support for vertically oriented capacitors during the formation of a semiconductor device
US6959920B2 (en) * 2003-09-09 2005-11-01 Tower Semiconductor Ltd. Protection against in-process charging in silicon-oxide-nitride-oxide-silicon (SONOS) memories
US7368781B2 (en) * 2003-12-31 2008-05-06 Intel Corporation Contactless flash memory array
KR100553835B1 (ko) * 2004-01-26 2006-02-24 삼성전자주식회사 캐패시터 및 그 제조 방법
KR100634372B1 (ko) * 2004-06-04 2006-10-16 삼성전자주식회사 반도체 소자들 및 그 형성 방법들
US7439152B2 (en) * 2004-08-27 2008-10-21 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7306983B2 (en) * 2004-12-10 2007-12-11 International Business Machines Corporation Method for forming dual etch stop liner and protective layer in a semiconductor device
US8264028B2 (en) * 2005-01-03 2012-09-11 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
JP2006319058A (ja) * 2005-05-11 2006-11-24 Elpida Memory Inc 半導体装置の製造方法
US7544563B2 (en) * 2005-05-18 2009-06-09 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7226845B2 (en) * 2005-08-30 2007-06-05 Micron Technology, Inc. Semiconductor constructions, and methods of forming capacitor devices
US7399686B2 (en) * 2005-09-01 2008-07-15 International Business Machines Corporation Method and apparatus for making coplanar dielectrically-isolated regions of different semiconductor materials on a substrate
JP4799229B2 (ja) * 2006-03-14 2011-10-26 Ｏｋｉセミコンダクタ株式会社 半導体記憶装置の製造方法
US7414889B2 (en) * 2006-05-23 2008-08-19 Macronix International Co., Ltd. Structure and method of sub-gate and architectures employing bandgap engineered SONOS devices
US20070297244A1 (en) * 2006-06-21 2007-12-27 Macronix International Co., Ltd. Top Dielectric Structures in Memory Devices and Methods for Expanding a Second Bit Operation Window
US7799637B2 (en) * 2006-06-26 2010-09-21 Sandisk Corporation Scaled dielectric enabled by stack sidewall process
KR100814363B1 (ko) 2006-06-30 2008-03-18 주식회사 대우일렉트로닉스 드럼세탁기의 진드기 살균코스 제어방법
JP2008016777A (ja) * 2006-07-10 2008-01-24 Toshiba Corp 半導体装置およびその製造方法
US7364957B2 (en) * 2006-07-20 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for semiconductor device with improved source/drain junctions
US7675104B2 (en) * 2006-07-31 2010-03-09 Spansion Llc Integrated circuit memory system employing silicon rich layers
DE102007034684A1 (de) 2007-07-25 2009-01-29 Siemens Ag Verfahren zum Betrieb eines Multiprozessorsystems, insbesondere im Zusammenhang mit einem medizinischen bildgebenden System
US7700469B2 (en) 2008-02-26 2010-04-20 Micron Technology, Inc. Methods of forming semiconductor constructions

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111490158A (zh) * 2019-01-28 2020-08-04 美光科技公司 涉及使用牺牲材料形成电容器柱的方法、设备及系统
CN112687690A (zh) * 2020-12-25 2021-04-20 福建省晋华集成电路有限公司 半导体存储器及其制作方法
CN112687690B (zh) * 2020-12-25 2024-04-30 福建省晋华集成电路有限公司 半导体存储器及其制作方法

Also Published As

Publication number Publication date
TW200945442A (en) 2009-11-01
US20090212338A1 (en) 2009-08-27
TWI402915B (zh) 2013-07-21
EP2248171A2 (en) 2010-11-10
KR101115180B1 (ko) 2012-02-24
KR20100120303A (ko) 2010-11-15
CN101952963B (zh) 2012-05-30
EP2248171A4 (en) 2012-09-12
WO2009108438A2 (en) 2009-09-03
WO2009108438A3 (en) 2009-10-29
US7919863B2 (en) 2011-04-05
US7700469B2 (en) 2010-04-20
US20100155892A1 (en) 2010-06-24

Similar Documents

Publication Publication Date Title
CN101952963B (zh) 半导体结构以及形成半导体结构的方法
US8299574B2 (en) Semiconductor constructions
CN101506964B (zh) 半导体装置、组合件和构造以及形成半导体装置、组合件和构造的方法
US7226845B2 (en) Semiconductor constructions, and methods of forming capacitor devices
CN101253617B (zh) 半导体构造、存储器阵列、电子系统和形成半导体构造的方法
US8530288B2 (en) Methods of forming memory arrays and semiconductor constructions
US7109089B2 (en) Semiconductor fabrication using a collar
EP4207264A1 (en) Semiconductor structure and manufacturing method therefor
US7341951B2 (en) Methods of forming semiconductor constructions
CN117320435A (zh) 半导体结构及其制作方法、存储器
CN115988869A (zh) 半导体结构及其制备方法
KR20010061098A (ko) 반도체소자의 저장전극 형성방법
JP2003243535A (ja) 半導体記憶装置
JP2000004007A (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant