CN102210019A - 用于掩埋的导电层的硅化沟槽接触 - Google Patents

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Abstract

一种沟槽接触硅化物(78)被形成在接触沟槽的内壁上，所述接触沟槽到达半导体衬底(8)中的掩埋的导电层(30)以降低透穿件结构的寄生电阻。所述沟槽接触硅化物(78)被形成在所述沟槽的底部处、侧壁上以及所述半导体衬底(8)的顶表面的一部分上。所述沟槽随后以中段制程(MOL)电介质加以填充。接触过孔(98)被形成在所述沟槽接触硅化物(78)上。所述沟槽接触硅化物(78)可经由与金属层的单一硅化反应或经由与多个金属层的多个硅化反应而形成。

Description

用于掩埋的导电层的硅化沟槽接触
本发明为在政府资助下进行(由美国国防高级研究计划局(DARPA)授予的合同第BAA N66001-03-X-6010号、第N66001-05-C-8013号)。政府对本发明享有某些权利。
技术领域
本发明涉及半导体结构，以及具体而言，涉及具有掩埋的导电层和至该掩埋的导电层的硅化沟槽接触的半导体结构及其制造方法。
背景技术
各种半导体器件(例如，双极晶体管、正-本征-负(PIN)二极管及变容二极管)以垂直配置形成，该垂直配置需要位于半导体衬底内且在自半导体衬底的表面某深度处的掩埋的端子。至这样的掩埋的端子的接触经由位于半导体衬底内的掩埋导电层(诸如，经重掺杂的掩埋半导体层)及自半导体衬底的表面垂直延伸至掩埋导电层的透穿件(reachthrough)而形成。
通常，透穿件(或如替代地称的为“沈降注入区(sinker implant region)”)通过离子注入形成，该离子注入为注入至位于掩埋的导电层的一部分上的半导体区中使得该半导体区由掺杂剂重度掺杂。通常为约1.0×10-3Ω-cm或更小的相对较低的传导率可通过在自约3.0×1019/cm3至约5.0×1021/cm3的范围内且优选在约2.0×1020/cm3或更高的掺杂剂浓度下的重度离子注入而达成。透穿件的功能为提供至掩埋的导电层的低电阻电流路径，因此透穿件区的任何电阻皆为寄生性的，即，非希望的不利电路参数。
参看图1，示出包含双极互补金属氧化物半导体(BiCMOS)结构的示例性现有技术结构。示例性现有技术结构包含半导体衬底8，在该半导体衬底8内形成有以下各项：半导体层10、浅沟槽隔离20、掩埋导电层28(其在此实例中为次集电极)、透穿件31、双极晶体管的集电极41，以及金属氧化物半导体场效晶体管(MOSFET)的源极和漏极区35。MOSFET的诸部件(诸如，栅极电介质32、栅极导体33、栅极间隔物34以及源极及漏极硅化物39)位于半导体衬底8的顶部上。双极晶体管的诸部件(诸如，内部基极42及外部基极43、发射极基座44、发射极45、透穿件硅化物47、基极硅化物48及发射极硅化物49)亦位于半导体衬底8的顶部上。
示例性现有技术结构中的透穿件31包含经重度掺杂的半导体材料。透穿件硅化物47形成于透穿件31的顶表面上，且因此并不直接接触掩埋的导体层28。在此示例性现有技术结构中，透穿件硅化物47、透穿件31及掩埋的导电层28形成双极晶体管的电流路径。透穿件31的任何电阻因此促成双极晶体管结构的寄生电阻。虽然提供相对较低的电阻率，但透穿件中的经掺杂半导体材料的电阻率仍高于硅化物材料的电阻率。同一问题牵涉到具有掩埋的导电层及由经掺杂半导体材料形成的透穿件结构的任何半导体结构。
因此，透穿件的寄生电阻时常使具有掩埋的端子的半导体器件的性能降级或受到限制。举例而言，单位电流增益频率(unit current gain frequency)(fT)(其为电流增益变为1时的频率)及最大振荡频率(fMAX)(其为在双极晶体管中仍存在功率增益时的最大频率)可受到接触次集电极的透穿件区的电阻的限制，该次集电极为通过对掩埋的半导体区重度掺杂形成的掩埋的导电层。对于另一实例，界定调谐电路中的谐振的锐度(sharpness)的变容二极管的品质因子Q可通过至掩埋的导电层的透穿件的寄生电阻而降级，该掩埋的导电层可与掩埋的电容器电极接触或与掩埋的电容器电极整合。
另外，掩埋的导电层28的深度通常受到形成接触掩埋的导电层28的透穿件31的能力的限制。为了提供到掩埋的导电层28的低电阻电流路径，透穿件31必须接触掩埋的导电层。虽然可通过对半导体区进行注入，之后是具有显著厚度(例如，大于2微米)的半导体材料的外延而形成深的掩埋的导电层，但可通过离子注入形成的透穿件的深度受到所注入离子的投射范围(projected range)限制。因此，在深的掩埋的导电层的深度超过所注入离子的投射范围的情况下，透穿件31并不接触深的掩埋的导电层。举例而言，以1.0MeV加速且加速至硅中的硼离子的投射范围为仅约1.8微米。以1.0MeV加速且加速至硅中的磷离子及砷离子的投射范围甚至更小，且分别为仅约1.2微米与0.6微米。此外，掩埋的导电层通常需要为约2.0×1020/cm3或更高的重度掺杂浓度以实现低电阻率。这样的高能量和这样的高剂量的掺杂剂注入需要高性能离子注入器的长注入时间，且因此需要高处理成本。另外，即使使用这样的处理步骤，掩埋的导电层的深度仍不会超过2.0微米，除非离子注入能量增加得甚至更高，这难以由市售离子注入器实现。在如图1中的一种含有接触掩埋的导电层28的透穿件31的结构中，掩埋的导电层28的增大的深度还增大了透穿件31的垂直尺寸，且相应地增大了透穿件31的电阻。
因此，需要提供这样的半导体结构，其与现有技术透穿件结构相比较具有自半导体衬底的表面至掩埋的导电层的较小电阻路径。
另外，需要提供一种具有以下各项的半导体结构：位于超过常规离子注入制程的投射范围的深度处的掩埋的导电层，以及至掩埋的导电层的低电阻接触。
此外，需要提供在最少的额外处理步骤和最小的处理成本情况下制造具有以下各项的半导体结构的方法：自半导体衬底的表面至掩埋的导电层的这样的较小电阻路径，和/或位于超过常规离子注入制程的投射范围的深度处的这样的掩埋的导电层。
发明内容
本发明通过提供一种具有接触掩埋的导电层的硅化沟槽接触的半导体结构及其制造方法来满足上述需要。
具体而言，本发明通过在硅化制程之前首先在半导体衬底内形成到达掩埋的导电层的接触沟槽而形成硅化沟槽接触。沟槽接触硅化物形成在该沟槽的底部处、侧壁上及所述半导体衬底的顶表面的一部分上。随后以中段制程(MOL)电介质来填充所述沟槽。接触过孔(contact via)形成在所述沟槽接触硅化物上。可经由与金属层的单一硅化反应或经由与多个金属层的多个硅化反应而形成所述沟槽接触硅化物。
根据本发明的第一实施例，一种半导体结构包括：
半导体衬底中的掩埋的导电层；
接触所述掩埋的导电层并接触所述半导体层的顶表面的沟槽接触硅化物；以及
位于所述沟槽接触硅化物上及其内的中段制程(MOL)电介质。
所述半导体结构还包含接触所述沟槽接触硅化物且由所述MOL电介质围绕的接触过孔。所述沟槽接触硅化物可具有锥形(tapered)侧壁。优选地，所述掩埋的导体层位于浅沟槽隔离下方并与所述浅沟槽隔离分离。所述半导体结构可进一步包含，或可不包含直接在所述沟槽接触硅化物下面的经掺杂的半导体区。另外，所述经掺的杂半导体区接触，或不接触所述掩埋的导电层。可选但优选地，所述经掺杂的半导体区与环面在拓扑上异质同形(homeomorphic)，即，所述经掺杂的半导体区可通过连续拉伸及弯曲而转变为环面(torus)。
根据本发明，所述沟槽接触硅化物优选含有：
接触所述掩埋的导电层的底部沟槽接触硅化物；
邻接所述底部沟槽接触硅化物的侧壁沟槽接触硅化物；以及
位于所述半导体衬底的顶表面上并邻接所述侧壁沟槽接触硅化物的顶部沟槽接触硅化物。
根据本发明的所述第一实施例，所述底部沟槽接触硅化物、所述侧壁沟槽接触硅化物以及所述顶部沟槽接触硅化物具有基本上相同的组成，且在相同处理步骤期间形成。所述底部沟槽接触硅化物、所述侧壁沟槽接触硅化物以及所述顶部沟槽接触硅化物通过以下操作而亦可具有基本上相同的厚度：在沟槽接触硅化物随后形成于其上的接触沟槽中沉积足够量的金属，使得所述硅化物形成不受所述金属的供应限制。或者，可通过限制所述接触沟槽中的金属量，使所述底部沟槽接触硅化物的厚度和所述侧壁沟槽接触硅化物的厚度小于所述顶部沟槽接触硅化物的厚度。
根据本发明的第二实施例，所述底部沟槽接触硅化物和所述侧壁沟槽接触硅化物具有第一组成，且所述顶部沟槽接触硅化物具有第二组成。所述第一组成与所述第二组成可以相同或不同。
另外，所述底部沟槽接触硅化物和所述侧壁沟槽接触硅化物可具有第一厚度，且所述顶部沟槽接触硅化物可具有第二厚度。所述第一厚度与所述第二厚度可以不同。优选地，所述第一厚度大于所述第二厚度。
根据本发明的两个实施例，所述半导体结构还包含至少一个金属硅化物区，其中所述至少一个金属硅化物区与所述沟槽接触硅化物分离，且与所述顶部沟槽接触硅化物具有基本上相同的组成和厚度。
根据本发明的第一实施例，一种制造半导体结构的方法，包括：
在半导体衬底中形成掩埋的导电层；
形成接触沟槽，所述接触沟槽从所述半导体衬底的顶表面延伸至所述掩埋的导电层上；以及
在相同处理步骤期间形成沟槽接触硅化物和至少一个金属硅化物区，其中所述沟槽接触硅化物接触所述掩埋的导电层，延伸至所述半导体衬底的所述顶表面，且与所述至少一个金属硅化物区具有基本上相同的组成。
根据本发明的所述第一实施例的所述方法还包括：
在所述半导体衬底的所述顶表面上形成介电层；以及
在形成接触沟槽之前以光刻构图并蚀刻在所述掩埋的导电层之上的所述介电层的一部分。
优选地，在形成所述沟槽接触硅化物和所述至少一个金属硅化物区之前去除所述介电层。
可选地，根据本发明的所述第一实施例的所述方法还包括形成经掺杂的半导体区，其中所述经掺杂的半导体区直接位于所述沟槽接触硅化物下面并接触所述掩埋的导电层。
优选地，以中段制程(MOL)电介质填充所述接触沟槽，其中所述MOL电介质直接接触所述沟槽接触硅化物。
可在形成所述沟槽接触硅化物之前形成具有源极和漏极区的至少一个金属氧化物半导体场效晶体管(MOSFET)。
所述掩埋的导电层的深度可在常规掩埋的导电层的深度的范围内，即，在小于1.8微米的范围内。或者，所述掩埋的导电层的所述深度可超过1.8微米，且可在从约2.0微米至约8.0微米的范围内，其超过常规掩埋的导电层的深度。
根据本发明的第二实施例，一种制造半导体结构的方法，包括：
在半导体衬底中形成掩埋的导电层；
形成接触沟槽，所述接触沟槽从所述半导体衬底的顶表面延伸至所述掩埋的导电层上；
执行第一硅化制程以形成底部沟槽接触硅化物和侧壁沟槽接触硅化物，其中所述底部沟槽接触硅化物接触所述掩埋的导电层，以及所述侧壁沟槽接触硅化物邻接所述底部沟槽接触硅化物；以及
执行第二硅化制程以形成顶部沟槽接触硅化物，其中所述顶部沟槽接触硅化物被形成在所述半导体衬底的顶表面上。
根据本发明的所述第二实施例的所述方法还包括：
在所述半导体衬底的所述顶表面上形成介电层；以及
在形成接触沟槽之前光刻构图并蚀刻在所述掩埋的导电层上的所述介电层的一部分。
优选地，在执行所述第一硅化制程之后且在执行所述第二硅化制程之前去除所述介电层。
可选地，根据本发明的所述第二实施例的所述方法还包括形成经掺杂的半导体区，其中所述经掺杂半导体区直接位于所述沟槽接触硅化物下面并接触所述掩埋的导电层。
优选地，以中段制程(MOL)电介质填充所述接触沟槽，其中所述MOL电介质直接接触所述沟槽接触硅化物。
可在形成所述沟槽接触硅化物之前形成具有源极和漏极区的至少一个金属氧化物半导体场效晶体管(MOSFET)。
所述掩埋的导电层的深度可在常规掩埋的导电层的深度的范围内，即，在小于1.8微米的范围内。或者，所述掩埋的导电层的所述深度可超过1.8微米，且可在从约2.0微米至约8.0微米的范围内，其超过常规掩埋的导电层的深度。
附图说明
图1为现有技术示例性半导体结构的垂直横截面图。
图2至图7为根据本发明的第一及第二实施例的示例性半导体结构的顺序垂直横截面图。
图8至图11为根据本发明的第一实施例的示例性半导体结构的顺序垂直横截面图。
图12至图17为根据本发明的第二实施例的示例性半导体结构的顺序垂直横截面图。
图18至图19为根据本发明的第二实施例的替代示例性半导体结构的垂直横截面图。
具体实施方式
如上文所述，本发明涉及具有掩埋的导电层及至该掩埋的导电层的硅化沟槽接触的半导体结构及其制造方法，现通过附图详细描述该等半导体结构及其制造方法。请注意，相同和相应部件由相同参考数字来提及。
参看图2，根据本发明的示例性半导体结构包含：两个金属氧化物半导体场效晶体管(MOSFET)、浅沟槽隔离20以及形成于半导体层10内的掩埋的导电层30。两个MOSFET中的每一者包含：栅极电介质32、栅极导体33、栅极间隔物34以及源极和漏极区35。半导体层10、浅沟槽隔离20、掩埋的导电层30以及源极和漏极区35包含半导体衬底8。
两个MOSFET在本发明的描述中的使用并不以任何方式限制本发明至示例性结构的应用，而是充当本发明的实用性的示范。将形成于半导体衬底上的任何其它半导体器件和/或接触过孔电连接至本发明的结构在本领域的技术人员的知识内，且明确涵盖于本文中。
包含半导体层10的半导体材料的非限制性实例包括：硅、锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷化铟、磷化铟、III-V族化合物半导体材料、II-VI族化合物半导体材料、有机半导体材料及其它化合物半导体材料。半导体层10可为本征的，即，以小于1.0×1016/cm3的掺杂浓度以可忽略含量的掺杂剂掺杂，或可以通常在自约1.0×1016/cm3至约1.0×1019/cm3的范围内的掺杂浓度经轻度或中度掺杂。视半导体器件的类型而定，半导体层8的部分可以超过半导体层8的原始掺杂浓度的掺杂浓度加以掺杂，以形成半导体器件的部件(诸如，图2中的源极和漏极区35以及掩埋的导电层30)。
掩埋的导电层30通常为通过至半导体衬底8中的离子注入形成的经重度掺杂的半导体区。掩埋的导体层可为双极晶体管的次集电极、变容二极管或PIN二极管的底部电极，或半导体器件的任何掩埋的经掺杂部件。掩埋的导电层30可经p型掺杂或经n型掺杂。掩埋的导电层30中的掺杂浓度为在自约3.0×1019/cm3至约5.0×1021/cm3的范围内，且优选在自约1.0×1020/cm3至约5.0×1020/cm3的范围内。掩埋的导电层30的电阻率优选为约1.0×10-3Ω-cm或更小。
根据本发明，掩埋的导电层30的深度(其为掩埋的导电层30的顶表面与半导体衬底8的顶表面(例如，半导体层10与栅极电介质32之间的界面)之间的垂直距离)并不如在现有技术中般受注入至透穿件中的所注入掺杂剂的最大投射范围限制，而仅受形成于半导体衬底8中的接触沟槽的深度限制。根据现有技术，对于不超过1MeV(为市售离子注入器的限值)的离子注入能量，常规透穿件的深度对于经n型掺杂的透穿件而言被局限于不超过1.2微米的范围，且对于经p型掺杂的透穿件而言被局限于不超过1.8微米的范围。然而，本发明中接触沟槽的深度并不受这样的约束限制，而可超过2.0微米且可达到8.0微米，由此使得能够将掩埋的导电层30设置于大于2.0微米的深度处。或者，掩埋的导电层30的深度可处于小于2.0微米的深度或处于小于1.8微米的深度，该深度为在现有技术中公知的常规掩埋导电层的深度。
通过在本领域中熟知的方法在半导体衬底8中形成浅沟槽隔离20。举例而言，当在半导体衬底8上形成衬垫介电层之后，将浅沟槽光刻构图在光致抗蚀剂材料上，且通过反应性离子蚀刻(RIE)将该图形转移至半导体衬底8中。以介电材料且视需要以合适的衬里填充浅沟槽。随后利用衬垫介电层作为终止层而使填充材料平坦化。随后去除衬垫介电层中的一些。
至少一个半导体器件被形成在半导体衬底上。在图2中的示例性结构中，示出两个MOSFET。图2中的两个MOSFET仅为了说明性目的而示出，且并不限制本发明的范畴。任何双极器件和/或互补金属氧化物半导体(CMOS)器件(诸如，双极晶体管、MOSFET、二极管、电熔丝及无源部件(电阻器、电容器、电感器、变容二极管等))可根据本领域中已知的方法形成于半导体衬底8中或半导体衬底8上。
参看图3，可优选通过至半导体衬底8的在掩埋的导电层30之上的区域中的离子注入而形成所注入柱形半导体区51。通常，注入的柱形半导体区51的面积小于掩埋导电层30的面积。优选地，注入的柱形半导体区51以在自约3.0×1019/cm3至约5.0×1021/cm3的范围内且优选在自约1.0×1020/cm3至约5.0×1020/cm3的范围内的掺杂剂浓度由具有与掩埋的导电层30的导电类型相同的导电类型的掺杂剂进行掺杂。注入的柱形半导体区51的电阻率通常为约1.0×10-3Ω-cm或更小。
注入的柱形半导体区51如图3中所示可接触掩埋的导电层30，或其可不接触掩埋的导电层30。或者，在实践本发明时可不使用注入的柱形半导体区51，即，注入的柱形半导体区51为可选的。注入的柱形半导体区51可以，或可以不，接触掩埋的导电层30。若掩埋的导电层30的深度在常规离子注入中注入离子的投射范围内，则优选注入的柱形半导体区51接触掩埋的导电层30。注入的柱形半导体区51的功能为随后提供经掺杂的半导体区，该经掺杂的半导体区向同样将随后形成的沟槽接触硅化物提供并行导电路径。通过经掺杂的半导体区的使用而实现的额外电流路径为有益的，但在本发明的实践中并非为必要的。
自对准硅化物(salicide)掩蔽介电层60被形成在半导体衬底8之上和可能在此点处存在于半导体衬底8上的其它半导体器件上。自对准硅化物为指如在本领域中公知的自对准式硅化物(self-aligned silicide)。自对准硅化物掩蔽介电层60包含介电材料，该介电材料在硅化制程期间防止在安置在介电材料的一侧上的半导体材料与安置在介电材料的另一侧上的金属层之间形成硅化物。具体而言，自对准硅化物掩蔽介电层60可包含氮化硅、二氧化硅、氮氧化硅、高K介电材料或其叠层，且优选包含氮化硅。自对准硅化物掩蔽介电材料60的厚度可在自约5纳米至约100纳米的范围内，且优选系在自约30纳米至约70纳米的范围内。自对准硅化物掩蔽介电层60可，或可不，向下伏结构施加应力。亦可使用可能彼此间完全上覆或部分上覆的多个自对准硅化物掩蔽介电层60。
参看图5，光致抗蚀剂材料61被施加在自对准硅化物掩蔽介电层60的顶表面上，且被光刻构图以界定用于接触沟槽的区域。若注入的柱形半导体区51形成于半导体衬底8中，则光致抗蚀剂材料61中的开口O优选与注入的柱形半导体区51的区域的至少一部分重迭。优选地，光致抗蚀剂材料61中的界定接触沟槽的区域的开口O在此情况下位于注入的柱形半导体区51的区域中。
参看图6，通过蚀刻半导体衬底8的曝露区域(例如，通过反应性离子蚀刻(RIE))直接在光致抗蚀剂材料61中的开口O下面的半导体衬底8中形成接触沟槽63。接触沟槽63的深度可与掩埋的导电层30的深度相同，或其可超过掩埋的导电层30的深度。如在附图2的段落中的一者中所论述，接触沟槽63的深度可超过2.0微米且可达到8.0微米，或者可处于小于2.0微米的深度或处于小于1.8微米的深度，该深度为在本领域中已知的常规掩埋的导电层的深度。相应地，接触沟槽63的深度可在自约2.0微米至约8.0微米的范围内，或者可在等于或小于约2.0微米的范围内。
接触沟槽63可具有锥形(tapered)侧壁，该侧壁具有自水平表面量测的小于90°的角。圆锥角(taper angle)可在自约60°至约90°的范围内，且优选系在自约73°至约85°的范围内。
若光致抗蚀剂材料61中的开口O与注入的柱形半导体区51的区域的至少一部分重迭，则直接在开口O下面的一定体积的注入的柱形半导体区51被去除。经掺杂的半导体区52至少形成在接触沟槽63的侧壁的一部分上。若光致抗蚀剂材料61中的界定接触沟槽63的区域的开口O位于注入的柱形半导体区51的区域内，则注入的柱形半导体区51的中心部分经去除，使得注入的柱形半导体区51的形成了经掺杂的半导体区52的剩余部分在中间具有孔，该孔对应于接触沟槽63的形状。在此状况下，经掺杂半导体区52与环面(torus)在拓扑上异质同形，即，经掺杂半导体区52可通过连续拉伸及弯曲而转变为一环面。
参看图7，通过诸如灰化的常规方法去除光致抗蚀剂材料61。如必要可执行合适的表面清洁。
根据本发明的第一实施例，自半导体表面上去除自对准硅化物掩蔽介电层60，如图8中所示出需要在该半导体表面上形成硅化物。除非在半导体表面上需要未经硅化的部分(即，将作为未经硅化的半导体表面而留下的部分)，否则完全去除自对准硅化物掩蔽介电层60。若需要一些未经硅化的半导体表面，则自对准硅化物掩蔽介电层60的直接位于将保持不被硅化的半导体表面上的部分保持在半导体结构上，而去除自对准硅化物掩蔽介电层60的剩余部分。此通常通过以下操作而达成：将另一光致抗蚀剂材料(未图示)施加在自对准硅化物掩蔽介电层60上，且构图该光致抗蚀剂材料以仅去除在需要形成硅化物的半导体表面上的自对准硅化物掩蔽介电层60的部分。硅化物并不形成在绝缘体表面上(诸如，并不形成在浅沟槽隔离20上或栅极间隔物34上)而无关于在该等绝缘体表面上存在或不存在自对准硅化物掩蔽介电层60。在示出于图8中的根据本发明的示例性结构中，自两个MOSFET上去除自对准硅化物掩蔽介电层60，使得自对准硅化物可形成在源极和漏极区35上且形成于栅极导体33上。
参看图9，金属层70通过在现有技术中熟知的方法(诸如溅射)沉积于半导体衬底8上。金属层70包含可形成硅化物的金属，诸如，Ta、Ti、W、Co、Ni、Pt、其它耐火金属，及其合金。金属层70的沉积在沟槽63的侧壁上或在其它垂直表面上可具有小于100％的台阶覆盖(step coverage)。金属层70的厚度通常足够厚以提供多于在对包括接触沟槽63的侧壁的所有曝露半导体表面的后续硅化制程期间所消耗的金属的金属。或者，在金属的供应不受限制的情况下，金属层70的一些部分(诸如，接触沟槽63的侧壁)可具有少于在硅化制程期间被消耗的材料的材料。
参看图10，至少一个硅化退火被执行以使金属层70与直接在下面的半导体材料(包括掩埋的导电层30及接触沟槽63的侧壁中的材料)反应，以形成沟槽接触硅化物78和可选的至少一个金属硅化物区76。其后(例如)通过湿式蚀刻去除金属层70中的未反应的材料。沟槽接触硅化物78包含：接触掩埋的导电层30的底部沟槽接触硅化物78B、形成于接触沟槽63的侧壁上且邻接底部沟槽接触硅化物78B的侧壁沟槽接触硅化物78S、位于半导体衬底8的顶表面上且邻接侧壁沟槽接触硅化物78S的顶部沟槽接触硅化物78T。位于半导体衬底8的顶表面上且邻接侧壁沟槽接触硅化物78S(即，与侧壁沟槽接触硅化物78S毗邻)的硅化物材料包含顶部沟槽接触硅化物78T。顶部沟槽接触硅化物78T可充当另一半导体器件的部件。至少一个金属硅化物区76与沟槽接触硅化物78T分离，即，与沟槽接触硅化物78T不毗邻。然而，该至少一个金属硅化物区76与顶部沟槽接触硅化物78T具有基本上相同的组成和厚度。侧壁沟槽接触硅化物78S可如图10中所示形成于经掺杂的半导体区52上，或在并未形成经掺杂半导体区52的情况下形成于半导体层10的包含接触沟槽63的侧壁的部分上。
底部沟槽接触硅化物78B、侧壁沟槽接触硅化物78S及顶部沟槽接触硅化物78T可通过以下操作而具有基本上相同的厚度：在沟槽接触硅化物78形成于其上的接触沟槽63中沉积足够厚度的金属层70，使得硅化物形成并不受金属的供应限制。或者，可通过限制接触沟槽63中的金属量，而使底部沟槽接触硅化物78B的厚度和侧壁沟槽接触硅化物78S的厚度小于顶部沟槽接触硅化物78T的厚度。
根据本发明的第一实施例，所有硅化物(即，底部沟槽接触硅化物78B、侧壁沟槽接触硅化物78S、顶部沟槽接触硅化物78T及至少一个金属硅化物区76)具有基本上相同的组成(除下伏半导体材料中由掺杂剂类型及浓度的改变引起的微小变化外)。
参看图11，中段制程(MOL)电介质92沉积于半导体衬底8的表面及半导体衬底8上的半导体结构上，且经平坦化。MOL电介质92填充接触沟槽63。接触过孔形成于MOL电介质92中且以金属填充以形成接触过孔98，该接触过孔98接触顶部沟槽接触硅化物78T。
根据本发明的第二实施例，在图7及以上随附段落中描述的光致抗蚀剂61的去除之后并不去除硅化物掩蔽介电层60。替代地，如图12中所示，第一金属层72通过在本领域中熟知的方法(诸如溅射)沉积于半导体衬底8上。第一金属层72包含可形成硅化物的金属，诸如，Ta、Ti、W、Co、Ni、Pt、其它耐火金属，及其合金。第一金属层72的沉积在接触沟槽63的侧壁上或在其它垂直表面上可具有小于100％的台阶覆盖。第一金属层72的厚度通常足够厚以提供多于在对包括接触沟槽63的侧壁的所有曝露半导体表面的后续硅化制程期间所消耗的金属的金属。或者，若接触沟槽63的侧壁上的台阶覆盖小于100％，则在第一金属的供应不受限制的情况下，第一金属层72的一些部分(诸如，接触沟槽63的侧壁)可具有少于在第一硅化制程期间被消耗的材料的材料。
参看图13，在第一硅化制程期间执行至少一个第一硅化退火以使第一金属层72与直接在接触沟槽63下面的半导体材料反应。掩埋的导电层30中的材料与第一金属层72反应以形成第一级沟槽接触硅化物74的底部部分。接触沟槽63的侧壁上的半导体材料与第一金属层72反应以形成第一级沟槽接触硅化物74的侧壁部分。其后(例如)通过湿式蚀刻去除第一金属层72中的未反应的材料。第一级沟槽接触硅化物74的厚度或第一级厚度通过以下操作而在第一级沟槽接触硅化物74的各部分上优选基本上相同：在该至少一个硅化退火之前在接触沟槽63中沉积足够厚度的第一金属层72，使得硅化物形成不受金属的供应限制。
参看图14，自上面需要形成硅化物的半导体表面上去除自对准硅化物掩蔽介电层60。除非在半导体表面上需要未经硅化的部分(即，将作为未经硅化半导体表面而留下的部分)，否则完全去除自对准硅化物掩蔽介电层60。若需要一些未经硅化的半导体表面，则自对准硅化物掩蔽介电层60的直接位于将保持不被硅化的半导体表面上的部分保持于半导体结构上，而去除自对准硅化物掩蔽介电层60的剩余部分。在附图8的以上段落中描述的相同方法可用以构图自对准硅化物掩蔽介电层60。
参看图15，第二金属层80通过现有技术中熟知的方法(诸如溅射)沉积于半导体衬底8上和第一级沟槽接触硅化物74上。第二金属层80包含可形成硅化物的金属，诸如，Ta、Ti、W、Co、Ni、Pt、其它耐火金属，及其合金。第二金属层80可与第一金属层72包含相同材料，或者可包含不同材料。同样，第二金属层80的厚度可与第一金属层72的厚度相同或不同。第二金属层80的沉积在第一级沟槽接触硅化物74的侧壁部分上或在其它垂直表面上可具有小于100％的台阶覆盖。第二金属层80的厚度通常足够厚以提供多于在对包括接触沟槽63的侧壁的所有曝露半导体表面的后续硅化制程期间所消耗的金属的金属。或者，若第一级沟槽接触硅化物74的侧壁上的台阶覆盖小于100％，则在第二金属的供应不受限制的情况下，第二金属层80的一些部分(诸如，第一级沟槽接触硅化物74的侧壁部分上的部分)可具有少于在第二硅化制程期间被消耗的材料的材料。
参看图16，在第二硅化制程期间执行至少一个第二硅化退火以使第二金属层80与直接在下面的半导体材料(包括半导体衬底8的顶表面上、掩埋的导电层30及接触沟槽63的侧壁中的半导体材料)反应，以形成沟槽接触硅化物90和可选的至少一个金属硅化物区86。其后(例如)通过湿式蚀刻去除第二金属层80中的未反应的材料。
根据本发明的第二实施例的沟槽接触硅化物90包含：接触掩埋的导电层30的底部沟槽接触硅化物90B、形成于接触沟槽63的侧壁上且邻接底部沟槽接触硅化物90B的侧壁沟槽接触硅化物90S、位于半导体衬底8的顶表面上且邻接侧壁沟槽接触硅化物90S的顶部沟槽接触硅化物90T。位于半导体衬底8的顶表面上且邻接侧壁沟槽接触硅化物90S(即，与侧壁沟槽接触硅化物90S毗邻)的硅化物材料包含顶部沟槽接触硅化物90T。顶部沟槽接触硅化物90T可充当另一半导体器件的部件。该至少一个金属硅化物区86与沟槽接触硅化物90T分离，即，与沟槽接触硅化物90T不毗邻。然而，该至少一个金属硅化物区86与顶部沟槽接触硅化物90T具有基本上相同的组成和厚度(除了由掺杂剂类型和浓度的差异引起的变化外)。侧壁沟槽接触硅化物90S可如图16中所示形成于经掺杂的半导体区52上，或在并未形成经掺杂半导体区52的情况下形成于半导体层8的包含接触沟槽63的侧壁的部分上。
对于硅化物材料，底部沟槽接触硅化物90B与侧壁沟槽接触硅化物90S具有基本上相同的组成或如本文中所描述的“第一组成”。第一组成通过以下各项来确定：第一金属层72、第二金属层80的组成，第一硅化退火的处理参数和第二硅化退火的处理参数。
底部沟槽接触硅化物90B与侧壁沟槽接触硅化物90S可通过以下操作而具有基本上相同的厚度或第一硅化物厚度：沉积足够厚度的第一金属层72，以及在处理步骤期间沉积足够厚度的第二金属层80，使得第一硅化物厚度仅通过退火制程而并不通过任一金属沉积制程的台阶覆盖来判定。归因于第二硅化制程期间接触沟槽63的侧壁上及底部上的半导体材料的额外硅化，第一硅化物厚度通常大于在第二硅化制程之前的第一级沟槽接触硅化物74的第一级厚度。
顶部沟槽接触硅化物90T以及至少一个金属硅化物区86包含在第二硅化制程期间形成的硅化物，且具有基本上相同的组成或如本文中所描述的“第二组成”。第二组成仅通过第二金属层80的组成以及第二硅化退火的处理参数来确定。第一组成与第二组成相同或不同。若第一金属层72与第二金属层80具有不同组成，则第一组成与第二组成不同。
顶部沟槽接触硅化物90T与至少一个金属硅化物区86具有基本上相同的厚度或第二硅化物厚度。一般而言，第二硅化物厚度与第一硅化物厚度不同。通常，第一硅化物厚度大于第二硅化物厚度。若不同材料在某些退火条件下用于第一金属层72与第二金属层80，则有可能第二硅化物厚度将大于第一硅化物厚度。第一硅化物厚度和第二硅化物厚度两者可在自约5纳米至约60纳米的范围内，且更优选在自约15纳米至约40纳米的范围内。
参看图17，中段制程(MOL)电介质92沉积在半导体衬底8的表面及半导体衬底8上的半导体结构上，且经平坦化。MOL电介质92填充接触沟槽63。接触过孔孔形成于MOL电介质92中且以金属填充以形成接触过孔98，该接触过孔98接触顶部沟槽接触硅化物90T。图17中的结构具有经掺杂的半导体区52，其邻接侧壁沟槽接触硅化物90S与掩埋的导电层30。经掺杂的半导体区52与环面在拓扑上异质同形，即，经掺杂的半导体区52可通过连续拉伸及弯曲而转变为环面。
参看图18，示出根据本发明的第二实施例的第一替代示例性结构。在图18中的结构中，经掺杂的半导体区52邻接侧壁沟槽接触硅化物90S。然而，不同于图17中的结构，经掺杂的半导体区52并不邻接掩埋的导电层30。此状况下的掩埋的导电层的深度可能超过1.8微米或至基于硅的半导体衬底中的常规离子注入中注入离子的最大投射范围，且由此可以在自约2.0微米至约8.0微米的范围内。经掺杂的半导体区52亦与环面在拓扑上异质同形，即，经掺杂的半导体区52可通过连续拉伸及弯曲而转变为一环面。
参看图19，示出根据本发明的第二实施例的第二替代示例性结构。在图19的结构中，不存在经掺杂的半导体区52，且侧壁沟槽接触硅化物形成在半导体层8的位于接触沟槽63的侧壁上的部分上。
根据本发明的第一实施例的对应于图18及图19的结构及其制造方法可由本领域的技术人员从图11、图18以及图19得出，且明确地涵盖于本文中。
根据本发明的两个实施例，归因于沟槽接触硅化物78中的硅化物材料的低电阻率，自接触过孔98经由沟槽接触78至掩埋的导电层的电流路径的电阻低于根据现有技术的具有相当尺寸的自接触过孔经由常规透穿件至掩埋的导电层的电流路径的电阻。虽然经掺杂的半导体区52通过提供至侧壁沟槽接触硅化物(78S或90S)的并行电路径而进一步减小传导路径的电阻，但总电阻的减小并非为实质的，这是由于硅化物的电导率通常比经最重度掺杂的半导体材料的电导率也要高两个数量级。另外，由于本发明允许形成超过离子注入制程中所注入的离子的投射范围(即，超过2.0微米的深度)的接触沟槽63，所以根据本发明，掩埋的导电层30可相应地具有超过离子注入制程中注入离子的投射范围的深度。
虽然已关于特定实施例描述了本发明，但显然，鉴于前述描述，众多替代例、修改及变化对于本领域的技术人员将显而易见。因此，本发明意欲涵盖在本发明及以下申请专利范围的范畴及精神内的所有这样的替代例、修改及变化。

Claims (20)

1.一种半导体结构，其包含：
半导体衬底中的掩埋的导电层；
接触所述掩埋的导电层并接触所述半导体层的顶表面的沟槽接触硅化物；以及
位于所述沟槽接触硅化物上及其内的中段制程(MOL)电介质。
2.根据权利要求1的半导体结构，还包含接触所述沟槽接触硅化物并由所述MOL电介质围绕的接触过孔。
3.根据权利要求1的半导体结构，其中所述沟槽接触硅化物具有锥形侧壁。
4.根据权利要求1的半导体结构，其中所述掩埋的导体层位于在从约2.0微米至约8.0微米的范围内的深度处。
5.根据权利要求1的半导体结构，还包含直接在所述沟槽接触硅化物下面的经掺杂的半导体区。
6.根据权利要求1的半导体结构，其中所述沟槽接触硅化物包括：
接触所述掩埋的导电层的底部沟槽接触硅化物；
邻接所述底部沟槽接触硅化物的侧壁沟槽接触硅化物；以及
位于所述半导体衬底的顶表面上并邻接所述侧壁沟槽接触硅化物的顶部沟槽接触硅化物。
7.根据权利要求6的半导体结构，其中所述底部沟槽接触硅化物、所述侧壁沟槽接触硅化物以及所述顶部沟槽接触硅化物具有基本上相同的组成。
8.根据权利要求6的半导体结构，其中所述底部沟槽接触硅化物和所述侧壁沟槽接触硅化物具有第一厚度，所述顶部沟槽接触硅化物具有第二厚度，其中所述第一厚度与所述第二厚度不同。
9.根据权利要求6的半导体结构，其中所述底部沟槽接触硅化物和所述侧壁沟槽接触硅化物具有第一组成，所述顶部沟槽接触硅化物具有第二组成，以及所述第一组成与所述第二组成不同。
10.根据权利要求6的半导体结构，还包含：
接触所述沟槽接触硅化物并由所述MOL电介质围绕的接触过孔；以及
直接在所述沟槽接触硅化物下面的经掺杂的半导体区，其中所述经掺杂的半导体区接触所述掩埋的导电层并与环面在拓扑上异质同形，所述沟槽接触硅化物具有锥形侧壁，以及所述掩埋的导体层位于浅沟槽隔离下方且与所述浅沟槽隔离分离。
11.一种制造半导体结构的方法，包括：
在半导体衬底中形成掩埋的导电层；
形成接触沟槽，所述接触沟槽从所述半导体衬底的顶表面延伸至所述掩埋的导电层上；以及
在相同处理步骤期间形成沟槽接触硅化物和至少一个金属硅化物区，其中所述沟槽接触硅化物接触所述掩埋的导电层，延伸至所述半导体衬底的所述顶表面，且与所述至少一个金属硅化物区具有基本上相同的组成。
12.根据权利要求11的方法，还包含：
在所述半导体衬底的所述顶表面上形成介电层；以及
在形成接触沟槽之前光刻构图并蚀刻在所述掩埋的导电层之上的所述介电层的一部分。
13.根据权利要求12的方法，还包括在所述沟槽接触硅化物和所述至少一个金属硅化物区的所述形成之前去除所述介电层。
14.根据权利要求13的方法，还包括形成经掺杂的半导体区，其中所述经掺杂的半导体区直接位于所述沟槽接触硅化物下面并接触所述掩埋的导电层。
15.根据权利要求13的方法，其中所述掩埋的导电层的深度在从约2.0微米至约8.0微米的范围内。
16.一种制造半导体结构的方法，包括：
在半导体衬底中形成掩埋的导电层；
形成接触沟槽，所述接触沟槽从所述半导体衬底的顶表面延伸至所述掩埋的导电层上；
执行第一硅化制程以形成底部沟槽接触硅化物和侧壁沟槽接触硅化物，其中所述底部沟槽接触硅化物接触所述掩埋的导电层，以及所述侧壁沟槽接触硅化物邻接所述底部沟槽接触硅化物；以及
执行第二硅化制程以形成顶部沟槽接触硅化物，其中所述顶部沟槽接触硅化物被形成在所述半导体衬底的顶表面上。
17.根据权利要求16的方法，还包括：
在所述半导体衬底的所述顶表面上形成介电层；以及
在形成接触沟槽之前光刻构图并蚀刻在所述掩埋的导电层之上的所述介电层的一部分。
18.根据权利要求17的方法，还包括在所述第一硅化制程的所述执行之后且在所述第二硅化制程的所述执行之前去除所述介电层。
19.根据权利要求17的方法，还包括形成经掺杂的半导体区，其中所述经掺杂的半导体区直接位于所述沟槽接触硅化物下面并接触所述掩埋的导电层。
20.根据权利要求17的方法，还包括以中段制程(MOL)电介质填充所述接触沟槽，其中所述MOL电介质直接接触所述沟槽接触硅化物。
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