CN102254866A - 半导体结构的形成方法 - Google Patents

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Abstract

本发明提供一种半导体结构的形成方法，该方法包括于一半导体基板的上方形成一栅极堆叠结构；于上述半导体基板中形成一凹陷，且邻接于上述栅极堆叠结构；进行一选择性成长步骤，以于上述凹陷中成长一半导体材料，以形成一外延区；进行上述选择性成长步骤之后，对上述外延区进行一选择性回蚀刻步骤，其中使用包括用以成长上述半导体材料的一第一气体和用以蚀刻上述外延区的一第二气体的工艺气体进行上述选择性回蚀刻步骤。本发明可借由选择性回蚀刻步骤减少图案负载效应，以达到形成更均一的外延区，且改善外延区的轮廓。可减少甚至消除外延区的琢面。

Description

半导体结构的形成方法
技术领域
本发明涉及一种半导体结构的形成方法，特别涉及一种在形成金属-氧化物-半导体(MOS)元件的外延区时的选择性蚀刻法。
背景技术
为了增强金属-氧化物-半导体元件(以下简称MOS元件)的性能，可于MOS元件的沟道区中导入应力物，以改善载流子迁移率(carrier mobility)。大体而言，会想要于n型MOS元件(以下简称NMOS元件)的沟道区中，且在源极至漏极方向中导入一拉伸应力物，且于p型MOS(以下简称PMOS)元件的沟道区中，且在源极至漏极方向中导入一压缩应力物。
对PMOS元件的沟道区中应用压缩应力物的一常用方法为于源极和漏极区中成长硅锗应力物。这种方法通常包括下列步骤：于一硅基板上形成一栅极堆叠结构，于上述栅极堆叠结构的侧壁上形成栅极间隙壁，于上述硅基板中形成凹陷且邻接于栅极间隙壁，且于上述凹陷中外延成长硅锗应力物。然后进行一退火步骤。由于硅锗的晶格常数大于硅的晶格常数，在退火步骤之后硅锗会伸展，且对各别MOS元件的沟道区施加一压缩应力，上述MOS元件的沟道区位于一源极硅锗应力物和漏极硅锗应力物之间。
一芯片可具有拥有不同图案密度的不同区域。由于图案负载效应(patternloading effect)，在不同区域成长的硅锗应力物会有不同成长速率。举例来说，图1显示在逻辑元件区300和静态存取存储元件(SRAM)区400中用于PMOS元件的硅锗区的形成方式。因为在静态存取存储元件(SRAM)区400中的PMOS元件的图案密度通常会高于逻辑元件区300中的PMOS元件的图案密度，且硅锗区410的尺寸通常会小于硅锗区310的尺寸，所以硅锗区410的成长速率会快于硅锗区310的成长速率。结果，位于基板320的顶面上方的硅锗区410部分的高度H2可明显高于位于基板320的顶面上方的硅锗区310部分的高度H1。举例来说，即使硅锗区310和410为同时形成，高度H2可约为20nm，且高度H1可仅约为5nm。因为硅锗区410具有大的高度H2和小的尺寸，所以硅锗区410可具有金字塔形(pyramid)的顶部，且上述顶部的斜率会位于(111)晶格平面上。这种具有金字塔形顶部的硅锗区在例如形成源极和漏极硅化物区之后续工艺步骤会产生重大的问题。
因此，在此技术领域中，有需要一种半导体结构的形成方法，以克服公知技术的缺点。
发明内容
有鉴于此，本发明一实施例提供一种半导体结构的形成方法，包括于一半导体基板的上方形成一栅极堆叠结构；于上述半导体基板中形成一凹陷，且邻接于上述栅极堆叠结构；进行一选择性成长步骤，以于上述凹陷中成长一半导体材料，以形成一外延区；进行上述选择性成长步骤之后，对上述外延区进行一选择性回蚀刻步骤，其中使用包括用以成长上述半导体材料的一第一气体和用以蚀刻上述外延区的一第二气体的工艺气体进行上述选择性回蚀刻步骤。
本发明其他实施例揭示如下。
本发明还一种半导体结构的形成方法，包括下列步骤：提供一半导体基板，其包括位于一第一元件区的一第一部分和位于一第二元件区的一第二部分；于该第一元件区中及该半导体基板的上方形成一第一栅极堆叠结构；于该第二元件区中及该半导体基板的上方形成一第二栅极堆叠结构；于该半导体基板中形成邻接于该第一栅极堆叠结构的一第一凹陷，且于该半导体基板中形成邻接于该第二栅极堆叠结构的一第二凹陷；进行一选择性成长步骤，以同时于该第一凹陷中成长一第一外延区，并于该第二凹陷中成长一第二外延区，且该第二外延区的成长速率大于该第一外延区的成长速率；以及进行一选择性回蚀刻步骤，以回蚀刻该第二外延区，其中以原位方式进行该选择性成长步骤和进行该选择性回蚀刻步骤。
本发明又一种半导体结构的形成方法，包括下列步骤：提供一基板，其包括位于该基板的一表面的一半导体区；以及对该半导体区进行一选择性回蚀刻步骤，其进行该半择性回蚀刻步骤中使用包括用以于该半导体区上成长一半导体材料的一第一气体和用以蚀刻该半导体材料的一第二气体的工艺气体进行该选择性回蚀刻步骤，其中该第一气体和该第二气体择自由甲锗烷、氯化氢气体、二氯硅烷和上述组合所组成的族群。
本发明实施例可借由选择性回蚀刻步骤减少图案负载效应，以达到形成更均一的外延区(例如硅锗应力物)，且改善外延区的轮廓。可减少甚至消除外延区的琢面。另外，可以原位方式进行选择性成长步骤和进行选择性回蚀刻步骤，以最小化额外成本。
附图说明
图1为包括PMOS元件的公知集成电路结构的工艺剖面图，其中在不同元件区中的硅锗应力物因为图案负载效应而具有不同高度。
图2至图9为依据本发明实施例的半导体结构的形成方法的工艺剖面图，进行一选择性回蚀刻步骤以降低图案负载效应。
图10为硅锗的成长速率，其为蚀刻气体的气体分压与成长气体的气体分压重量的比值的函数。
其中，附图标记说明如下：
1～晶片；
2～基板；
2a～顶面；
4～浅沟槽隔绝区；
36～蚀刻停止层；
100、200～元件区；
101、201～有源区；
102、202～栅极堆叠结构；
104、204～栅极介电质；
106、206～栅极；
110、210～轻掺杂源/漏极区；
116、216～栅极间隙壁；
118、218～凹陷；
120、220～外延区；
130、230～含硅覆盖物；
134、234～硅化物区；
140、240～接触孔插塞；
300～逻辑元件区；
400～静态存取存储元件区；
310、410～硅锗区；
320～基板；
502～虚设栅极堆叠结构；
504～虚设栅极介电质；
506～虚设栅极；
516～虚设栅极间隙壁；
W1、W2～宽度；
D～深度；
H1、H1’、H2、H2’～高度；
A、B、C、D～范围。
具体实施方式
以下以各实施例详细说明并伴随着附图说明的范例，做为本发明的参考依据。在附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明之，值得注意的是，图中未绘示或描述的元件，为本领域技术人员所知的形式。
图2显示基板2，其为晶片1的一部分，基板2可包括位于元件区100中的一第一部分和位于元件区200中的一第二部分。在本发明一实施例中，元件区100可为一逻辑元件区，其可为例如一核心电路区、一输入/输出(I/O)电路区及/或类似的元件区。且元件区200可为一存储器电路区，其可包括例如静态存取存储器(以下简称SRAM)单元之存储器单元。因此，元件区200可为一SRAM区。在本发明其他实施例中，元件区100可为一区域，其元件(例如电晶体)密度低于元件区200的元件密度。元件区100中的有源区101的尺寸可大于元件区200中的有源区201的尺寸。举例来说，有源区101的长度(其为垂直于宽度W1的方向的有源区的尺寸)可为元件区200的各别长度的5至30倍。如果从俯视图看去，有源区101可接近于一长条物，其宽度W1小长条物的尺寸。另一方面，有源区201可为一正方形或者为具有接近的宽度(W2)和长度的一长方形。形成浅沟槽隔绝区(STI region)4以隔绝元件区100和200。基板2可包括例如硅的块状半导体材料，或例如绝缘层上覆硅(SOI)结构的一复合结构。
于元件区100和基板2的上方形成包括栅极介电质104和栅极106的栅极堆叠结构102。于元件区200和基板2的上方形成包括栅极介电质204和栅极206的栅极堆叠结构202。栅极介电质104和204可包括氧化硅或例如介电常数大于7的的高介电常数(high-k)材料。栅极106和206可包括例如掺杂多晶硅、金属、金属硅化物或上述组合的常用导电材料。此外，虚设栅极堆叠结构502包括虚设栅极介电质504和虚设栅极506，其中虚设栅极506可为电性浮接(floating)。
请参考图3，可利用例如注入p型掺质的方式形成轻掺杂源/漏极(LDD)区110和210。栅极106和206可视为掩模以使轻掺杂源/漏极(LDD)区110和210的内侧壁大体上分别与栅极106和206的边缘对齐。
请参考图4，形成栅极间隙壁116、216和虚设栅极间隙壁516。在本发明一实施例中，每一个栅极间隙壁116和216可包括一衬垫氧化层位于上述衬垫氧化层上方的一氮化物层。在本发明其他实施例中，每一个栅极间隙壁116和216可包括一层或多层，每一个栅极间隙壁116和216可包括氧化物、氮化硅、氮氧化硅/或其他介电材料，可利用等离子体增强型化学气相沉积(PECVD)法、低压化学气相沉积(LPCVD)法、次常压化学气相沉积(SACVD)法或其他类似的方法的常用方法形成每一个栅极间隙壁116、216。栅极间隙壁116和216的形成方式可包括全面性形成栅极间隙壁层，且接着进行蚀刻步骤以移除上述栅极间隙壁层的水平部分，以使上述栅极间隙壁层的剩下的垂直部分形成栅极间隙壁116和216。
请参考图5，可利用各向同性或各向异性蚀刻基板2的方式形成凹陷118和218。凹陷118和218的深度D可介于
Figure BSA00000349280000051
至
Figure BSA00000349280000052
之间，然而也可使用其他的厚度。然而，本领域技术人员当可了解，说明书中所提到的尺寸仅做为实施例，如果使用不同的工艺的话可以改变上述尺寸。在本发明一实施例中，凹陷118的剖面图可为一矛形(spare shape)。在透视图中，每一个凹陷118和218的底部的具有一上下颠倒的金字塔形(upside-down pyramid shape)。然而，也可依据用于蚀刻工艺中的方法和工艺参数，而使凹陷具有其他的形状。
图6显示外延区的形成方式。可利用选择性外延成长步骤中，于凹陷118和218中成长例如硅锗的一半导体材料，以形成外延区120和220。上述半导体材料可具有较基板2大的晶格常数。当进行外延成长步骤时，可掺杂或可不掺杂想要的掺质。在经过一退火工艺之后，硅锗会试着恢复其晶格常数，因此会对最终PMOS元件沟道区导入压缩应力。在说明书中，硅锗外延区120和220可各别视为硅锗应力物120和220。
用于成长硅锗的前驱气体可包括例如甲锗烷(GeH4，其提供锗)和二氯硅烷(DCS，其提供硅)的成长气体。另外可添加一含碳硅源气体(例如甲基硅甲烷((CH3)SiH3)或SiCxH4-x)及/或一含碳锗源气体(例如GeCH3或GeCxH4-x)。可导入择自氯化氢气体(HCl)、氢氟酸气体(HF)、氯气(Cl2)或上述组合的一蚀刻气体，用以移除成长于例如栅极间隙壁116和216和浅沟槽隔绝区(STIregion)4上的不想要的硅锗部分。在本发明其他实施例中，上述蚀刻气体可择由自CxFyHz、CxClyHz、SixFyHz和SixClyHz所组成的族群，其中x、y、z值表示各别元素的比例。上述蚀刻气体也可具有降低图案负载效应(localloading effect)的效果。因此，在外延成长步骤期间，成长和蚀刻两者会同时存在。然而，成长速率会大于蚀刻速率，因此净效应为成长。在本发明一实施例中，可于一腔体中使用低压化学气相沉积(LPCVD)法的方式进行选择性成长步骤，腔体中气体的总压力可介于约1托尔(torr)至200托尔(torr)之间，或介于约3托尔(torr)至50托尔(torr)之间。在选择性成长步骤期间，晶片1的温度例如可介于500℃至800℃之间。
如图5所示，因为图案负载效应会分别导致凹陷118和218的不同宽度W3和W4，W3大于W4。硅锗应力物220的(111)方向的晶格面(facet)会钉扎(pin)于外延区218中(如图6所示)。因此，硅锗应力物220会具有(111)方向的平面。此外，硅锗应力物220的成长速率低于硅锗应力物120。因此，如图6所示，位于基板2的顶面2a上方的硅锗应力物120的高度H1’会小于位于基板2的顶面2a上方的硅锗应力物220的高度H2’。位于基板2的顶面2a上方的硅锗应力物220可为一金字塔形或接近于一金字塔形，且上述的斜面具有(111)晶格的表面。高度H1’、高度H2’和非平面顶面轮廓的高度差，特别是硅锗应力物220，会导致后续元件工艺的复杂度，且会不利于元件性能表现。
如图7所示，在本发明一实施例中，在硅锗应力物220的顶端高于基板2的顶面2a之后，可进行一选择性回蚀刻步骤，以回蚀刻硅锗应力物220。在本发明其他实施例中，当上述选择性回蚀刻步骤时间开始时，硅锗应力物220的顶端(参考图6)可对齐于基板2的顶面2a或低于基板2的顶面2a。在本发明一实施例中，当硅锗应力物220的顶部为近似金字塔形时，且其中上述硅锗应力物220的顶部高于基板2的顶面2a时，则开始进行上述选择性回蚀刻步骤。
可以原位(in-situ)方式进行硅锗应力物120和220的选择性成长步骤和选择性回蚀刻步骤，意即在选择性成长工艺和选择性回蚀刻工艺之间不会破真空。此外，于腔体中的晶片1在选择性成长步骤完成时不会被取出腔体。此外，可利用进行调整例如工艺气体的成分和压力、晶片1的温度或类似方法等工艺条件，从进行选择性成长步骤转换至进行选择性回蚀刻步骤。
在本发明一实施例中，为了达到从进行该选择性成长步骤转换至进行选择性回蚀刻步骤，可增加例如氯化氢气体(HCl)的蚀刻气体的分压或流速，以增加蚀刻效应。同时，可持续导入用以成为硅锗的例如甲锗烷(GeH4)或二氯硅烷(DCS)的成长气体。另外，在选择性回蚀刻步骤期间，成长和蚀刻两者会同时存在。然而，蚀刻速率会大于成长速率，因此至少对于硅锗应力物220来说，净效应为蚀刻。再者，因为图案负载效应，对硅锗应力物120的蚀刻会弱于对硅锗应力物220的蚀刻，且因此对硅锗应力物120的净效应可为持续成长、回蚀刻或不成长也不回蚀刻，上述硅锗应力物120的净效应依据选择性回蚀刻步骤中的工艺条件而定。
为了决定上述选择性回蚀刻步骤的最理想条件，可用一回蚀刻/成长比值(E/G ratio)来判断工艺条件。上述回蚀刻/成长比值(E/G ratio)为回蚀刻气体(例如氯化氢气体(HCl))的分压(partial pressure)对成长气体(例如甲锗烷(GeH4)和二氯硅烷(DCS))的重量分压(weighted partial pressure)的比值。在本发明一实施例中，上述回蚀刻/成长比值可显示为：回蚀刻/成长比值(E/G ratio)＝PHCl/(PDCS+100xPGeH4)，其中、PHCl、PDCS和PGeH4分别为氯化氢气体(HCl)、甲锗烷(GeH4)和二氯硅烷(DCS)的分压。数值100表示甲锗烷(GeH4)的重量。可了解的是甲锗烷(GeH4)的成长效应远高于二氯硅烷(DCS)。换句话说，为了增加成长速率，导入更多的甲锗烷(GeH4)会比导入更多的二氯硅烷(DCS)更为有效。虽然可具有不同的最理想的重量，但是数值100表示甲锗烷(GeH4)的效应较二氯硅烷(DCS)更为明显。在本发明一实施例的回蚀刻/成长比值(E/G ratio)可介于约0.4至2.0之间。可以经过实验得知上述选择性回蚀刻步骤的最理想的回蚀刻/成长比值(E/G ratio)。
图10为回蚀刻/成长比值(E/G ratio)对硅锗的成长/蚀刻速率(growth/etchrate)的效应，其中X轴表示回蚀刻/成长比值(E/G ratio)，Y轴表示硅锗的成长/蚀刻速率(growth/etch rate)。正值(Y轴)表示净效应为成长，其可包括范围A的带缺陷的外延成长范围(Epi growth with defect)、范围B的标准外延成长范围(Normal Epi growth)以及范围C的平衡外延成长范围(Balanced Epigrowth)，而负值(Y轴)表示净效应为回蚀刻，其可包括范围D的选择性外延成长范围(Selective Epi growth)。可了解的是当增加氯化氢气体(HCl)使回蚀刻/成长比值(E/G ratio)低的时候，相反的，可能会发生硅锗的成长速率增加而不是降低的情形。当回蚀刻/成长比值(E/G ratio)更为增加的时候，虽然净效应仍为成长，但是硅锗的成长速率会降低。当回蚀刻/成长比值(E/G ratio)更为增加的时候，回蚀刻的效应会胜过成长的效应，且净效应会变成回蚀刻。
可利用增加二氯硅烷(DCS)分压及/或降低甲锗烷(GeH4)、增加工艺气体的总压力或增加晶片1的温度等方式，从进行选择性成长步骤转换至进行选择性回蚀刻步骤，且达到最理想的回蚀刻条件。在本发明一实施例中，在选择性回蚀刻步骤期间，晶片1的温度可介于500℃至800℃之间，或可介于600℃至700℃之间。选择性回蚀刻步骤的持续时间可介于3秒至600秒之间，或可介于3秒至50秒之间。工艺气体的总压力可介于1托尔(torr)至200托尔(torr)之间。
在选择性回蚀刻步骤期间，会发生想要的反向图案负载效应，其中硅锗应力物120的蚀刻速率会至少低于硅锗应力物220的蚀刻速率。因此，可消除不想要的金字塔形状的硅锗应力物220。最终形成的硅锗应力物220可具有较佳的轮廓，其可包括如图7所示的大体上平坦的顶面。因此，可以至少减少或可甚至于消除硅锗应力物120及/或硅锗应力物220的晶格面(facet)。在本发明一实施例的回蚀刻/成长比值(E/G ratio)可介于约0.4至2.0之间。可以经过实验得知上述选择性回蚀刻步骤的最理想的回蚀刻/成长比值(E/Gratio)。
在本发明一实施例中，硅锗应力物120和220可以在一道成长-蚀刻循环(growth-etch cycle)中，先过成长(overgrown)再回蚀刻至想要的厚度，或利用渐进式改变(gradient changing)气体组成达到所欲的反应气体浓度。在本发明其他实施例中，硅锗应力物120和220的形成方式可包括多道成长-蚀刻循环，以达到较佳的硅锗表面轮廓。上述额外的成长-蚀刻循环可实质上类似于第6、7图所示的成长-蚀刻循环，因而在此不做显示。
图8显示硅覆盖物或硅锗覆盖物130和230(此后也可视为硅/硅锗覆盖物或含硅覆盖物)的形成方式，可利用选择性外延成长步骤形成上述硅锗覆盖物130和230。当含硅覆盖物中包含锗时，在含硅覆盖物130和230中的锗原子百分比，会低于位于含硅覆盖物130和230各别下方的硅锗应力物120和220中的锗原子百分比。此外，在含硅覆盖物130和230中的锗原子百分比会低于百分之20。因为低电阻的硅化物会形成于硅上而不会形成于硅锗上，所以含硅覆盖物130和230有益于后续形成的源极和漏极硅化物区。用以形成的工艺气体可包括硅烷(SiH4)或氯化氢气体(HCl)。再者，在选择性外延成长含硅覆盖物130和230中，成长和蚀刻两者会同时存在，而净效应为成长。也会于含硅覆盖物130和230上形成琢面(facet)。因此，类似于硅锗应力物120和220的形成方式，在选择性外延成长含硅覆盖物130和230之后，可选择性进行一选择性回蚀刻，以降低图案负载效应，且改善含硅覆盖物130和230的轮廓。附图中绘示的虚线显示含硅覆盖物130和230的在选择性回蚀刻步骤开始时的轮廓，且使用实线显示含硅覆盖物130和230的在选择性回蚀刻步骤之后的轮廓。再者，可以原位(in-situ)方式进行选择性成长和选择性回蚀刻含硅覆盖物130和230。在选择性回蚀刻含硅覆盖物130和230中，成长和回蚀刻两者会同时存在，而净效应为回蚀刻。可利用例如增加氯化氢气体(HCl)分压及/或降低硅烷(SiH4)分压等调整工艺条件的方式，从选择性成长步骤转换至选择性回蚀刻步骤。
图9显示硅化物区134、234、蚀刻停止层(ESL)36和接触孔插塞140、240的形成方式。可利用于元件且包括含硅覆盖物130、和230和栅极106、206暴露出来的表面上方沉积例如钛、钴、镍或类似材料的薄金属层。然后加热晶片1，其可导致与硅接触的金属发生硅化反应。在硅化反应发生之后，会于硅和金属之间形成一金属硅化物层。借由使用一蚀刻剂选择性移除未反应的金属，上述蚀刻剂会攻击金属但不会攻击硅化物。此外，不会形成与虚设栅极堆叠结构502连接的接触孔插塞。
可全面性沉积蚀刻停止层(ESL)36。可利用等离子体增强型化学气相沉积(PECVD)法形成蚀刻停止层(ESL)36。然而，也可以使用例如低压化学气相沉积(LPCVD)法或热化学气相沉积(thermal CVD)法的其他化学气相沉积(CVD)法形成蚀刻停止层(ESL)36。接着，沉积层间介电层(ILD)38。上述层间介电层(ILD)38可包括硼磷硅玻璃(BPSG)或其他适当的材料。上述层间介电层(ILD)38提供MOS元件和其上方金属导线之间的隔绝物。之后，形成接触孔插塞140、240，上述接触孔插塞140、240提供穿过硅化物区134、234至源/漏极区和栅极的沟道。
上述实施例中显示用于平面元件的硅锗应力物的成长方式。然而，上述实施例的教导也可应用在用于鳍状场效电晶体(FinFET)的硅锗应力物的成长方式。上述工艺可包括于一半导体鳍状物(图未显示)上形成一栅极堆叠结构，蚀刻未被栅极堆叠结构覆盖的半导体鳍状物的暴露部分，且进行一选择性成长步骤，之后进行一选择性回蚀刻步骤，以形成硅锗应力物。可从实施例的教导了解工艺的详细内容，因而在此不做叙述。另外，上述实施例的教导也可应用在用于MOS元件的应力物(例如碳化硅应力物)的成长方式。在实施例中讨论的选择性回蚀刻步骤，除了可用于CMOS元件的形成方式，也可用于例如太阳能电池、微机电系统(MEMS)元件的其他元件的形成方式。
在本发明实施例中，可借由选择性回蚀刻步骤减少图案负载效应，以达到形成更均一的外延区(例如硅锗应力物)，且改善外延区的轮廓。可减少甚至消除外延区的琢面。另外，可以原位(in-situ)方式进行选择性成长步骤和进行选择性回蚀刻步骤，以最小化额外成本。
虽然本发明已以实施例揭示如上，然而其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (14)

1.一种半导体结构的形成方法，包括下列步骤：
提供一半导体基板；
于该半导体基板的上方形成一栅极堆叠结构；
于该半导体基板中形成一凹陷，且邻接于该栅极堆叠结构；
进行一选择性成长步骤，以于该凹陷中成长一半导体材料，以形成一外延区；以及
进行该选择性成长步骤之后，对该外延区进行一选择性回蚀刻步骤，其中使用包括用以成长该半导体材料的一第一气体和用以蚀刻该外延区的一第二气体的工艺气体进行该选择性回蚀刻步骤。
2.如权利要求1所述的半导体结构的形成方法，其中该第一气体包括甲锗烷GeH4和二氯硅烷DCS，且该第二气体包括氯化氢气体HCl、氢氟酸气体HF、氯气Cl2、CxFyHz、CxClyHz、SixFyHz或SixClyHz。
3.如权利要求2所述的半导体结构的形成方法，更包括一含碳硅源气体或一含碳锗源气体其中该含碳硅源气体包括甲基硅甲烷(CH3)SiH3或SiCxH4-x，且该含碳锗源气体包括GeCH3或GeCxH4-x。
4.如权利要求1所述的半导体结构的形成方法，其中以原位方式进行该选择性成长步骤和进行该选择性回蚀刻步骤。
5.如权利要求1所述的半导体结构的形成方法，进行该选择性回蚀刻步骤之后更包括于该外延区上方形成一含硅覆盖物，且该含硅覆盖物与该外延区具有不同的成分，其中形成该含硅覆盖物包括：
进行一额外选择性成长步骤，以成长该含硅覆盖物；以及
进行该额外选择性成长步骤之后，进行一额外选择性回蚀刻步骤，以回蚀刻该含硅覆盖物。
6.如权利要求1所述的半导体结构的形成方法，进行该选择性回蚀刻步骤之后，进行一工艺循环，包括下列步骤：
进行一额外选择性成长步骤，以增加该外延区的一厚度；以及
进行该额外选择性成长步骤之后，进行一额外选择性回蚀刻步骤，以进一步降低该外延区的该厚度。
7.一种半导体结构的形成方法，包括下列步骤：
提供一半导体基板，其包括位于一第一元件区的一第一部分和位于一第二元件区的一第二部分；
于该第一元件区中及该半导体基板的上方形成一第一栅极堆叠结构；
于该第二元件区中及该半导体基板的上方形成一第二栅极堆叠结构；
于该半导体基板中形成邻接于该第一栅极堆叠结构的一第一凹陷，且于该半导体基板中形成邻接于该第二栅极堆叠结构的一第二凹陷；
进行一选择性成长步骤，以同时于该第一凹陷中成长一第一外延区，并于该第二凹陷中成长一第二外延区，且该第二外延区的成长速率大于该第一外延区的成长速率；以及
进行一选择性回蚀刻步骤，以回蚀刻该第二外延区，其中以原位方式进行该选择性成长步骤和进行该选择性回蚀刻步骤。
8.如权利要求7所述的半导体结构的形成方法，其中进行该选择性成长步骤和进行该选择性回蚀刻步骤的每一个使用包括甲锗烷GeH4和二氯硅烷DCS的一成长气体，和包括氯化氢气体HCl、氢氟酸气体HF或氯气Cl2的一蚀刻气体，且进行该选择性成长步骤中的该成长气体和该蚀刻气体的分压分别不同于进行该选择性回蚀刻步骤中的该成长气体和该蚀刻气体的分压。
9.如权利要求8所述的半导体结构的形成方法，其中从进行该选择性成长步骤转换至进行该选择性回蚀刻步骤包括增加氯化氢气体HCl、氢氟酸气体HF或氯气Cl2的一分压。
10.如权利要求8所述的半导体结构的形成方法，其中从进行该选择性成长步骤转换至进行该选择性回蚀刻步骤包括降低二氯硅烷DCS或甲锗烷GeH4的一分压至一非零值。
11.如权利要求7所述的半导体结构的形成方法，其中在进行该选择性回蚀刻步骤期间，增加该第一外延区的一厚度。
12.如权利要求7所述的半导体结构的形成方法，其中在进行该选择性回蚀刻步骤期间，不改变该第一外延区的一厚度。
13.如权利要求7所述的半导体结构的形成方法，其中在进行该选择性回蚀刻步骤期间，降低该第一外延区的一厚度。
14.一种半导体结构的形成方法，包括下列步骤：
提供一基板，其包括位于该基板的一表面的一半导体区；以及
对该半导体区进行一选择性回蚀刻步骤，其进行该半择性回蚀刻步骤中使用包括用以于该半导体区上成长一半导体材料的一第一气体和用以蚀刻该半导体材料的一第二气体的工艺气体进行该选择性回蚀刻步骤，其中该第一气体和该第二气体择自由甲锗烷GeH4、氯化氢气体HCl、二氯硅烷DCS和上述组合所组成的族群。
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