CN102265497B - 可变pfc和并网总线电压控制 - Google Patents

可变pfc和并网总线电压控制 Download PDF

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Abstract

一种用于生成针对功率转换器的补偿信号的装置。该装置包括锁频时钟生成器、总线电压数据生成器、堆栈和补偿信号生成器。锁频时钟耦合到功率转换器电压总线，该功率转换器电压总线包含AC线路频率的谐波。时钟生成器频率锁定到AC线路频率的二次谐波并且创建用于在装置中的同步操作的系统时钟。总线电压数据生成器输入1功率转换器定标总线电压、以由耦合的系统时钟确定的采样速率来生成总线电压数据。总线电压生成器的输出是向堆栈的输入。堆栈的输出耦合到加法器以移除二次谐波波纹，并且由经修改的PID’滤波器用来生成补偿信号。

Description

可变PFC和并网总线电压控制
技术领域
本发明涉及生成针对功率转换器的补偿信号，该功率转换器包括但不限于功率因数校正(PFC)转换器和并网逆变器。更具体地，本发明涉及用于生成快速环路响应补偿信号的方法和装置，该快速环路响应补偿信号基本上没有二次谐波AC线路频率波纹(通常为100赫兹或120Hz)。
背景技术
图5是用于生成针对功率转换器的补偿信号的示例性现有技术器件。在所示示例中，补偿信号用于功率因数校正(PFC)转换器。PFC转换器使得功率转换器表现为向该功率转换器提供功率的网络的电阻负载。通过让转换器件表现为电阻负载，网络所需的功率对生成的功率被优化，因此系统会比向网络表现出低功率因数负载的功率转换器更加有效并且汲取更少的电流。现有技术PFC调节环路生成针对PFC转换器的缓慢(通常为10Hz-20Hz)补偿信号，用于防止在输出总线上对二次谐波波纹(例如，100Hz或120Hz)的补偿。对二次谐波波纹的补偿减小了PFC转换器的功率因数，所以现有技术PFC调节环路通过将补偿环路减慢至忽略总线上100Hz或120Hz波纹的程度来避开该问题。
图5示出了用于生成针对PFC转换器540的补偿信号536的现有技术电路500。向分压器520、520’提供总线电压542，从而生成定标总线电压521。定标总线电压521输入至误差放大器533的反相输入531中。参考电压源534向误差放大器533的非反相输入532提供参考电压。参考电压源534通常是针对期望总线电压542定标的恒定值。100ms的滤波器补偿网络535响应时间通常足以将二次谐波波纹从定标总线电压521移除，并且产生针对PFC转换器控制器540的误差参考信号536。
从向PFC转换器控制器540输入的补偿信号536移除100Hz/120Hz线路波纹防止了PFC转换器541响应定标总线电压521上的谐波线路波纹。虽然缓慢环路响应允许从参考总线信号中滤除基本上所有的线路频率波纹，但是现有技术设计并不善于限制在向PFC转换器541应用大负载瞬变时引起的瞬变电压偏移(excursion)。图6示出了经受大负载瞬变的常规现有技术PFC转换器系统的各种波形。波形6A示出了作为时间之函数的负载电流的曲线，该曲线包括输出负载中的阶跃。负载电流波形6A对应于在时间400ms向上阶跃并且在时间600ms向下阶跃的恒定功率负载。负载电流中的波纹是总线电压中的变化以及负载以恒定功率操作的这一事实的直接结果。由于PFC转换器通常连接到作为DC到DC转换器的第二级转换器，并且DC到DC转换器起到恒定功率负载的作用，因此图6中所示的曲线对应于典型的设计情况。
波形6B是输入常规现有技术PFC转换器中的AC输入电流的曲线。该AC输入电流的包络线在400ms与大约450ms之间上升。当在600ms处移除AC负载之后，AC输入电流在大约50ms之后回落到负载前水平。
波形6C是耦合到常规现有技术PFC转换器的PFC输出总线电压的曲线。在时刻400ms处，在应用增加的负载时，总线电压在时刻400ms与430ms之间下降大约50伏。该电压降可以导致使得常规现有技术PFC转换器失步的不良副作用。总线电压如图所示在时刻500ms左右伴随一些过冲而得到恢复。在增加的总线负载被移除(t＝600ms)之后，总线电压在时刻600ms与时刻630ms之间过冲30伏左右。总线电压被显示为在大约700ms处恢复回到先前的值。此外，负向电压偏移(图6，曲线6C，400ms至460ms)使得第二级转换器在更大的电压范围上进行操作，因此减少电源在紧随负载瞬变之后的保持时间，以及增加转换器成本并且降低整体转换器效率。为了限制大电压瞬变的效应，在PFC级的输出上安置了大电解电容器，从而导致PFC转换器的成本和大小方面的增加。
由负载瞬变造成的总线电压瞬变可以导致对临时关闭电源的过电压保护。由于缓慢补偿误差信号响应(图6中6D)而产生的不受控制的瞬变的另一结果为电子器件需要第二级转换器(电源)中更大的电压操作范围。
波形6D示出了现有技术系统的补偿信号(图5中的536)，该系统配置用于生成针对PFC转换器的补偿信号。由于补偿误差信号536的缓慢响应时间，PFC转换器540不能快速响应负载瞬变(图6，曲线6A)，这是因为需要不对线路电压二次谐波作出响应。图6中的曲线6D清楚地示出了补偿信号。需要大约60ms的响应时间来响应负载瞬变。
因此，现有技术PFC转换器设计存在若干设计缺陷。首先，由于电压瞬变而需要额定电压较高的半导体，并且因此PFC转换器会带来较高的制造成本。其次，第二级转换器要求更大的变压器来处理较高的电压范围，并因此对PFC转换器产生影响使得其具有较低的效率和较高的成本。另外，负载瞬变之后的保持时间被减少，由此引起性能问题。由于未经调节的转换器级无法同PFC级串联使用，所以系统设计选项同样受到限制，并因而限制了潜在可能增加的性能和成本节约。
并网逆变器是下述功率转换器的另一示例，该功率转换器必须调节DC总线同时忽略总线上包含电网频率二次谐波在内的电压变化。并网逆变器(诸如某些光伏逆变器)具有与PFC转换器相同的控制和补偿问题。图9示出了典型并网逆变器900的示意图。光伏阵列920或其他电源通过DC到DC转换器910以依赖于当前可用功率的恒定速率(例如，就光伏逆变器而言作为光照水平的函数)对高压大容量电容器940进行充电。全桥逆变器由开关(Q9-Q12)951-954和电感器(L6)955形成，继而产生与电网电压同相的接近正弦的电流。由于DC输入功率而正弦输出电流，跨大容量电容器C3的电压包含大量二次谐波(例如，100/120Hz)波纹。逆变器必须调整其推入电网的正弦电流的振幅，以便将跨大容量电容器C3940的电压调节到期望的电平。用于完成该调节的控制环路具有与已经针对生成PFC补偿信号进行了描述的问题完全相同的问题。
所需的是产生代表总线电压的补偿信号的电路，或者基本上不存在100/120Hz波纹但对PFC转换器(或并网逆变器)总线电压上的瞬变具有快速响应的电路。
发明内容
本发明提供了用于生成基本上无电源AC线路频率谐波波纹的补偿信号的装置和方法。补偿信号代表总线电压与基本上无电源AC线路频率谐波波纹的目标值的偏离，并且可以是数字信号或者模拟信号。误差信号提供了对总线电压瞬变的快速环路响应。虽然这里主要通过误差信息的数字处理描述了示例实施方式，但是也可以考虑包括模拟滤波器的其他实现方式。所考虑的另一实现方式是经滤波的总线信息的数字表示。该信息可以是定标总线电压或误差电压信息。此外，PLL可以用模拟电路或数字电路来实现，包含总线电压数据的堆栈可以用模拟电荷耦合器件来实现，并且同样地，补偿模块滤波器可以用模拟电路来实现。
本发明的一个方面是用于生成针对功率转换器的补偿信号的器件。该器件包括锁频系统时钟、总线电压数据生成器、总线电压数据堆栈和补偿模块。锁频系统时钟具有多倍于AC线路电压频率的频率。总线电压采样器以系统时钟频率向堆栈输入提供总线电压数据。总线电压数据可以是模拟式或数字式，并且可以表示总线电压数据或者表示总线电压数据与目标总线电压之间差异的误差数据。堆栈具有一个或更多个输出，其中向补偿模块输出电压总线数据。堆栈具有堆栈长度，该堆栈长度表示AC线路频率的二次谐波的一个或更多个完整周期。补偿模块处理来自形成补偿信号输出的堆栈的数据。形成补偿信号用于通过对以锁定至AC线路频率的频率取得的堆栈数据进行处理来最小化两倍于电源AC线路频率的频率，同时提供对总线电压上瞬变的快速响应。
在一个实施方式中，锁频时钟是配置用于选择性地锁定至两倍于AC线路电压频率的锁相环。锁频时钟可以配置用于仅锁定至介于64Hz与140Hz之间的频率。
在另一实施方式中，堆栈可以具有数字或模拟实现方式。模拟堆栈包括对总线电压数据进行采样的电荷耦合阵列。锁频系统时钟是模拟器件并且总线误差数据是模拟式。通过将定标总线电压与参考信号进行比较形成了模拟总线误差数据。向堆栈输出该模拟总线误差数据。
在一个实施方式中，补偿模块包括用于对耦合到产生加法器输出的堆栈的AC线路电压的一半周期中的总线电压数据求和的装置；耦合到具有定标比例输出和定标积分输出的加法器输出的定标比例组件和定标积分组件；耦合到堆栈并且配置用于对由具有定标比例输出的AC线路电压的一半周期分隔开的两个总线电压数据采样进行处理的定标微分组件；以及PID加法器配置用于将定标比例输出、定标积分输出和定标微分输出求和从而形成补偿信号。正如任何PID控制器一样，不是所有P、I和D信号都用于每种情况。P、I和D信号的不同组合将提供不同的控制器环路响应。补偿信号可以进一步包括具有耦合到功率转换器总线的输入、具有耦合到PID加法器的前馈输出的定标前馈分量，其中补偿信号进一步包括定标前馈信号分量。补偿模块可以通过数字组件、模拟组件或其组合来实施。
在又一实施方式中，器件进一步包括转换器模块，该转换器模块具有配置用于接收补偿信号的转换器输入。转换器模块配置用于将数字补偿信号转换成在转换器输出上的模拟补偿信号。该转换器输出配置用于与功率转换器对接。
在另一实施方式中，总线电压采样器可以生成表示总线电压值与目标电压值之间差异的总线电压数据或误差数据。数据可以是模拟式或数字式。
在又一实施方式中，器件可以在ASIC(专用集成电路)中实现。PLL的某些较大滤波器组件可以在ASIC外部实现。此外，ASIC可以包括功率转换器控制器作为器件的一部分。
本发明的另一方面公开了一种用于生成针对功率转换器的补偿信号的方法，该补偿信号基本上无AC电源谐波(尤其是二次谐波)。方法包括以下步骤：生成具有锁定到整数倍AC线路电压频率的频率的锁频系统时钟，以该频率生成总线电压数据，将总线电压数据排队，以及补偿总线电压数据从而形成补偿信号，其中补偿最小化了处于AC线路电压频率的偶数倍的补偿信号频率分量。锁频系统时钟以多倍的总线电压线路频率生成。总线电压数据可以以定标的多倍的系统时钟速率生成。总线电压数据以系统时钟速率在堆栈中排队。堆栈输出可以配置用于以任何方式输出数据，但是优选地配置用于输出最新的和最旧的总线电压数据。优选地，选择堆栈长度来保持代表一半AC线路周期的总线电压数据，但是可以替代地选择堆栈长度来保持代表整数个半周期的总线电压数据。在另一步骤中，该方法包括补偿总线电压数据以及形成补偿信号。
在一个实施方式中，用于生成锁频时钟的方法是配置用于选择性地锁定到两倍的AC线路电压频率的锁相环。用于生成锁频时钟的方法可以配置用于只锁定到64Hz至140Hz内的频率。
在另一实施方式中，排队可以是数字式或模拟式。排队可以利用包括对总线电压数据进行采样的电荷耦合阵列的堆栈来实现。此外，生成电压总线数据可以是模拟式或数字式，并且提供采样数据或误差数据。
在一个实施方式中，补偿包括补偿模块，该补偿模块包括：用于对耦合到产生加法器输出的堆栈的AC线路电压频率的一半周期中的总线电压数据求和的装置；耦合到具有定标比例输出和定标积分输出的加法器输出的定标比例组件和定标积分组件；定标微分组件，耦合到堆栈并且配置用于处理由具有定标比例输出的AC线路电压的一半周期分隔开的两个总线电压数据采样；以及PID加法器，配置用于对定标比例输出、定标积分输出和定标微分输出求和，从而形成补偿信号。正如任何PID控制器一样，不是所有P信号、I信号和D信号在任何情况下都使用。补偿信号可以进一步包括具有耦合到功率转换器总线的输入、具有耦合到PID加法器的前馈输出的定标前馈组件，其中补偿信号进一步包括定标前馈信号分量。补偿模块可以利用数字组件或模拟组件来实施。
在又一实施方式中，器件进一步包括具有配置用于接收补偿信号的转换器输入的转换器模块。转换器模块配置用于将数字补偿信号转换成在转换器输出上的模拟补偿信号。转换器输出配置用于与功率转换器控制器对接。
在另一实施方式中，生成总线电压数据可以生成表示总线电压值与目标电压值之间差异的总线电压数据或误差数据。该数据可以是模拟式或数字式。
在一个实施方式中，可以利用模拟组件和技术来实现某些或所有步骤或者步骤的组合。锁频系统时钟可以是模拟式，并且总线误差数据可以是模拟式。总线误差数据的堆栈可以是模拟电荷耦合器件，其中延迟线长度是总线电压波纹的一个或多个周期。模拟滤波可以形成总线误差数据的定标微分分量和定标比例分量作为目标电压补偿信号的分量。在又一实施方式中，滤波器包括总线误差数据的定标积分分量作为目标电压补偿信号的组成部分。在另一实施方式中，定标前馈分量被添加到目标电压补偿信号。
本发明的第三方面公开了制造用于生成针对功率转换器的补偿信号的器件的方法。该方法包括以下步骤：提供耦合到具有AC线路电压频率的AC线路的锁频时钟，其中该时钟配置用于生成频率锁定到整数倍的AC线路电压频率的频率；提供耦合到锁频时钟并且耦合到具有总线电压的功率转换器总线的总线电压采样器并且以该频率生成总线电压数据；提供耦合到总线电压采样器的堆栈，其中堆栈的大小定为用于包含跨AC线路电压的一半周期的时间间隔的总线数据采样；以及提供补偿模块，其操作地耦合到堆栈，并且配置用于从总线电压数据生成补偿信号，并且其中补偿信号模块配置用于产生补偿信号，在该补偿信号中处于AC线路电压频率的偶数倍的频率分量得以最小化。
在一个实施方式中，所提供的锁频时钟是配置用于选择性地锁定到两倍的AC线路电压频率的锁相环。所提供的频率锁定时钟可以配置用于仅锁定到64Hz至140Hz内的频率。
在另一实施方式中，可以利用数字组件或模拟组件来提供堆栈。堆栈可以利用对总线电压数据进行采样的电荷耦合阵列来实现。此外，生成电压总线数据可以是模拟式或数字式，并且提供采样数据或误差数据。
在一个实施方式中，提供补偿模块包括：用于对耦合到产生加法器输出的堆栈的AC线路电压的一半周期中的总线电压数据进行求和的装置；耦合到具有定标比例输出和定标积分输出的加法器输出的定标比例组件和定标积分组件；定标微分组件，耦合到堆栈并且配置用于处理由具有定标比例输出的AC线路电压的一半周期分隔开的两个总线电压数据采样；以及PID加法器，配置用于对定标比例输出、定标积分输出和定标微分输出求和，从而形成补偿信号。正如任何PID控制器一样，不是所有P信号、I信号和D信号在任何情况下都使用。补偿信号可以进一步包括具有耦合到功率转换器总线的输入、具有耦合到PID加法器的前馈输出的定标前馈组件，其中补偿信号进一步包括定标前馈信号分量。补偿模块可以利用数字组件或模拟组件来实施。
在又一实施方式中，该方法进一步包括提供具有配置用于接收补偿信号的转换器输入的转换器模块。该转换器模块配置用于将数字补偿信号转换成在转换器输出上的模拟补偿信号。该转换器输出配置用于与功率转换器对接。
在另一实施方式中，提供总线电压采样器数据可以生成表示总线电压值与目标电压值之间差异的总线电压数据或误差数据。数据可以是模拟式或数字式。
在一个实施方式中，可以利用模拟组件和技术来执行某些或所有步骤或者步骤的组合。锁频系统时钟可以是模拟式，并且总线误差数据可以是模拟式。总线误差数据的堆栈可以是模拟电荷耦合器件，其中延迟线长度是总线电压波纹的一个或多个周期。模拟滤波可以形成总线误差数据的定标微分分量和定标比例分量作为目标电压补偿信号的分量。在又一实施方式中，滤波器包括总线误差数据的定标积分分量作为目标电压补偿信号的组成部分。在又一实施方式中，向目标电压补偿信号中添加定标前馈分量。
参考附图以及本文的详细描述可以理解本发明的这些方面、特征和优势以及其他方面、特征和优势，并且可以通过在所附权利要求书中特别指出的各种元件和组合来实现这些方面、特征和优势。应当理解，前文总体描述以及下文附图的简要描述和本发明的详细描述两者都是本发明优选实施方式的示例和说明，而不是对所述本发明的约束。
附图说明
图1示出了根据本发明的一个实施方式、用于生成针对功率转换器的、基本上无二次谐波AC线路频率波纹的快速环路响应补偿信号的电路的框图。
图2示出了图1的PLL的框图的一个实施方式。
图3示出了用于根据具有二次谐波AC线路频率波纹的功率转换器总线电压来生成基本上不具有二次谐波AC线路频率波纹的补偿信号的方法。
图4示出了用于制造用以生成针对功率转换器总线的、基本上无二次谐波AC线路频率波纹的快速环路响应补偿信号的装置的方法。
图5示出了用于生成针对功率转换器的缓慢响应补偿信号的现有技术。
图6给出了响应于对于现有技术系统的瞬变负载变化的总线电压、输入电流和补偿信号的曲线图。
图7给出了响应于对于具有快速环路响应补偿信号的系统的瞬变负载变化的总线电压、输入电流和补偿信号的曲线图。
图8给出了示出响应于输入变化的标准PID滤波器与修改的PID滤波器之间信号差异的曲线图。
图9示出了现有技术光伏并网逆变器的框图。
具体实施方式
本发明的某些实施方式涉及用于生成针对功率转换器(包括但不限于PFC转换器或并网逆变器)的快速环路补偿信号的装置和方法。补偿信号被设计成对功率转换器负载中的变化具有快速响应，但不响应于AC电源频率的二次谐波(通常为100/120Hz)。提供本发明的以下描述作为本发明的教导，其包括其最佳的、目前已知的实施方式。相关领域中的技术人员将会意识到，可以对所描述的实施方式作出各种修改，而同时仍获得本发明的有益结果。同样容易理解，本发明某些期望的益处可以通过选择本发明的某些特征而不利用其他特征而获得。因此，本领域技术人员将认识到，可以对本发明作出许多修改和更改，并且这在某些情况下甚至是更期望的，并且是本发明的一部分。因此，以下描述提供作为对本发明原理的说明而不是对其的限制，因为本发明的范围由权利要求书限定。
以下描述使用通用功率转换器进行说明；然而，所有描述的原理等同地适用于生成用于但并不仅限用于PFC转换器或并网转换器的补偿信号。
在本发明的优选实施方式中，PLL向功率转换器的AC电源的二次谐波(通常为100Hz或120Hz)提供频率锁定时钟。PLL提供以下时钟，该时钟被频率锁定到经整流AC电源线路频率或者处于AC电源线路频率的整数倍。锁频系统时钟的锁频时钟，或者锁频系统时钟的锁频时钟的整数倍或整数分数或其组合，被分发到其他电路模块。总线电压采样器提供关于总线电压的信息。优选地，总线电压采样器提供表示与总线电压值和目标值之间的差异成比例的误差值的总线电压数据；然而，总线电压数据可以替代地表示总线电压值的采样而不是误差值。堆栈包含在等于AC线路的半周期的整数倍的期间中采样的总线电压数据。
通过模拟方法或数字方法对三个值求和来生成PID’信号。经修改的成比例(P’)的信号是堆栈总和的定标值。经修改的积分(I’)信号是由第二值定标的堆栈总和的积分值。经修改的微分(D’)信号是最旧堆栈总线电压误差数据与由第三值定标的当前总线电压数据之间的差异。选择该三个定标值来基于由电源设计领域技术人员通常实践的技术产生快速但稳定的补偿环路。P’、I’和D’信号基本上无二次谐波线路频率成分。P’信号已经被示为不包含二次谐波线路频率成分，这是因为堆栈包含由于锁频时钟而精确表示一个线路频率半周期的等间隔总线电压数据。I’信号是P’信号的积分，因此I’信号也基本上无任何二次谐波线路频率成分。D’信号是两个采样(最旧堆栈采样与当前误差)之间的差异，这两个采样在时间上精确地间隔开半个线路周期。在稳态转换器操作的情况下，最旧和最新总线电压误差数据是相同的所以D’信号为0，因此基本上无二次谐波线路频率成分。所得的PID’控制器因此忽略100/120Hz谐波，但以受控的方式响应总线电压上的瞬变。数字PID’目标电压补偿信号可以直接耦合到数字化实现的PFC转换器控制上的数字输入，或者可以被转换成模拟信号并且与模拟PFC转换器控制一起使用。
图1示出了用于生成针对功率转换器控制器200的快速环路响应补偿信号197的系统的一个实施方式的框图100。该系统包括二次谐波线路频率检测器113、锁相环(PLL)110、总线电压采样器或数据生成器120、堆栈140、经修改的微分数据D’生成器130、电压定标器170、加法器180、比例数据定标器192、以及积分器191、积分器数据定标器193、微分定标器194、前馈定标器195、补偿信号分量加法器196和可选的信号转换器160。
二次谐波线路频率检测器113可以是任何本领域中已知的、用于产生频率为AC线路输入频率的两倍的强信号分量的装置。实践中，二次谐波线路频率检测器113通常通过将全波整流AC线路电压与固定参考电平进行比较来创建；然而，存在许多其他方法用于以等于输入线路频率的二次谐波的频率产生脉冲。PLL 110是一种用于产生锁频时钟的装置，但也可以考虑其他装置。PLL 110锁定到AC线路频率的二次谐波(通常在100Hz或120Hz)，并且生成多倍于二次谐波线路频率的锁相系统时钟112。频率倍增通过在PLL110的反馈路径中安置分频器来完成。因此，举例而言，如果分频器以因子64来对频率进行分频并且AC线路频率为50Hz，则二次谐波线路频率检测器将以100Hz的速率产生脉冲，并且PLL 110将产生频率为6.4kHz的锁频系统时钟。可以通过使PLL 110时钟锁定至AC线路频率(而不是线路频率的二次谐波)然后将输入频率倍增额外的2倍来达到相同的结果。PLL 110可以是模拟式、数字式或两者的组合。可以使用PLL 110的集成ASIC型式。某些模拟滤波器组件对于在ASIC中经济实现而言可能过大，因此保持在PLL ASIC设计之外。
锁频系统时钟输出112耦合到要求与锁频系统时钟同步的系统组件，该系统组件包括堆栈140，并且在实践中还将包括数字化实现的系统的所有元件。
电压定标器170(通常为包括电阻器的分压器)对总线电压171进行定标，以产生输入至总线电压数据生成器120的定标总线输入124。定标器170的用途在于将总线电压数据采样降低到可与其他电子器件兼容的电平。总线电压171可以是数百伏。
总线电压采样器120可以通过多种不同的方式生成数据。总线电压数据输出121可以是数字式或模拟式。此外，总线电压数据可以表示定标总线电压或者与目标电压的定标误差。如图1中所示，生成表示定标总线电压124与参考信号生成器122之间的差异的误差信号。参考电压122耦合到进入总线电压采样器120的另一输入123。选择参考电压123和定标总线电压124，使得差异(即，误差)在总线电压171处于目标电平时为0。在操作中，总线电压并且因此经定标的总线电压输入124在信号上具有100/120Hz波纹，因此参考电压122与经定标总线电压124之间的差异将反映该波纹。在生成总线电压采样而不是误差总线电压采样的配置中，加法器180、堆栈140中或其他电子器件(未示出)中的其他电子器件可以从数据中减去DC偏置；然而，使用误差采样而不是总线电压采样以便减少计算硬件的所需动态范围是占有优势的。本领域技术人员容易理解，通过改变参考电压122或者电压定标器170中的定标因子，可以选择不同的目标总线电压171。电压参考122的典型值约为2.5伏或1.25伏。总线电压采样器120向堆栈140提供总线电压数据121。
总线电压数据121在输入142上被输入至堆栈140中。从PLL 110向堆栈140提供锁频系统时钟112，用于控制输入、输出以及在堆栈140中存储总线电压数据的速率和位置。调整堆栈140的大小定为用于保持表示AC线路电压的半周期的时间间隔的采样。本公开还考虑了多倍于该堆栈大小的情况。优选地，堆栈为数字式并且接收数字总线电压数据，但是同样考虑了模拟实现方式。堆栈140的模拟型式可以利用被称作电荷耦合阵列的电荷耦合器件链来实现。总线电压数据的采样作为电压电荷存储在电荷耦合阵列内。
加法器180在与AC线路的二次谐波的一个周期相当的AC线路的一半周期中对来自堆栈140的总线电压数据121求平均。由于总线电压数据121被频率锁定到AC线路频率的二次谐波，因此当转换器具有恒定负载时二次谐波分量的总和将基本上平均到0。噪声和分辨率限制通常会在二次谐波上提供某些残留数据。加法180可以通过模拟装置或数字装置进行计算。如果总线电压数据121不表示误差值，则优选地从每个总线电压数据121采样中减去DC偏移。优选地，通过减去最旧的采样并添加最新的采样从而保持采样的当前和来计算总和。
在所示实施方式中，堆栈140提供针对最近值的输出(误差(n))，以及被延迟了AC线路的半周期或者AC线路二次谐波的完整周期的误差值误差(n-64)。微分生成器130生成差值D’，其可以是模拟式或数字式。最旧总线电压数据输出145上的总线电压数据采样被延迟了图中示为64个总线电压数据采样的堆栈长度。堆栈长度的大小被定为用于覆盖AC线路的半个周期或者AC线路二次谐波波纹的完整周期。因此，通过选择锁定到二次谐波波纹的一个周期的时间的堆栈深度，差分信号分量D’无AC二次谐波。这示出了系统时钟112与堆栈深度之间的关系。双倍系统时钟112将要求双倍堆栈深度。
图1示出了利用经修改的PID’滤波器的补偿信号生成器的实现方式。所示实施方式包括经修改的PID’(比例、积分、微分)滤波器并且可以可选地包括前馈信号。前馈信号耦合到总线电压171。所公开的系统生成与现有技术补偿信号不同的补偿信号。经修改的PID’滤波器利用AC线路锁频总线电压数据，该AC线路锁频总线电压数据提供了能够从所生成补偿信号197中移除AC线路二次谐波的优势。生成总线电压数据121的半周期总和180并将其用于生成经修改的比例信号P’，根据该比例信号P’生成经修改的积分信号I’。加法器180可以由任何标准方式生成，这些方式包括但不限于从堆栈140输入堆栈总线电压数据121的整个AC线路半周期，或者通过减去被“推”出堆栈的最旧的堆栈值(数据(n-64))并且添加最新的堆栈值(数据(n))来计算当前和。经修改的积分器191使用经修改的P’值生成经修改的I’补偿信号分量。通过向输出D’的差分生成器130输入当前总线电压数据(数据(n))和半周期延迟总线电压数据(数据(n-64))生成经修改的微分值D’。差分生成器130可以是模拟式或数字式。P’数据由KP 192定标，I’数据由KI 193定标，而D’数据由KD 194定标。经定标的P’、I’和D’值被输入至产生复合补偿信号197的加法器件196。功率控制器设计领域中的技术人员能够确定KP 192、KI 193、KD 194的定标值以提供PID’滤波器的期望响应。另外，补偿信号可以包括由KF 195定标的前馈信号Vfeedfwd。经定标的前馈信号还可以输入至形成补偿信号197的分量的加法器196。补偿信号197可以输入至将补偿信号转换成可与功率转换器控制器200兼容的信号的可选转换器160。转换器160可以将数字目标总线电压补偿信号转换成模拟信号。补偿信号197向响应总线电压171中变化的功率转换器控制器200提供定标的快速响应控制信号。此外，补偿信号197基本上无AC 100/120Hz线路波纹，因此功率转换器201总线电压通过不响应该波纹而具有更好的瞬变响应特性。
框图内的虚线表示了优选在单个集成电路(诸如ASIC(专用集成电路))中实现的组件。PLL的滤波器组件由于组件大小的原因通常不包括在ASIC中。
图2示出了包括滤波器组件的图1PLL 110的框图。PLL时钟生成电路包括相位检测器114、陷波滤波器组件115、陷波滤波器116、VOC(压控振荡器)117和时钟分频器118。到PLL电路110的输入是两倍于AC线路频率的二次谐波输入。相位检测器114基于二次谐波脉冲113与分频器118的输出之间的相位差来生成输出信号。相位检测器114的输出被输入至具有在64Hz与140Hz之间的通带的陷波滤波器116。滤波器组件115耦合到陷波滤波器116。陷波滤波器116的输出耦合到VCO 117。VCO 117的输出是锁频系统时钟112。锁频系统时钟输出112耦合到分频器118。虚线表示可以在单个集成电路内形成的组件。
在本图示中，VCO具有64倍于来自二次谐波生成器的输出的频率，或者128倍于AC线路频率的频率。分频器118将VCO 117时钟频率划分频降至于二次谐波生成器的输出相等的频率。陷波滤波器116将PLL 110约束到只在对应于AC线路频率的预期范围的窄频带中响应。
在操作中，PLL 110移频VCO时钟频率，使得系统时钟112与AC线路频率锁频，并且因而与总线电压171上的波纹分量锁频。PLL110提供系统时钟输出112。
图8示出了对于50Hz输入AC线路，在真实PID(比例、积分、微分)控制器与本发明PID’控制器生成的信号之间信号中的差异。图8E中的波形8E(Vbus)示出了正经历正向阶跃和负向阶跃的总线电压。从左至右：Vbus开始于385V。在t＝400ms处，Vbus在1ms中上升到425V。Vbus继而保持在425V，直到t＝501ms。在t＝501ms处，Vbus在1ms中下降到385V。Vbus偏移不表示任何特定的闭环转换器操作。为了图示PID与PID’信号之间的差异，100Hz波纹不包括在图8E中的Vbus信号上。如果使用无波纹总线上的真实PID控制器，则比例信号P遵循Vbus的波形。注意，在波形8D中，P’落后于P，这是因为整个寄存器堆栈要求填充Vbus的更高电压值，以便使堆栈平均等于真实比例信号P，并且寄存器堆栈要花费10ms(以50Hz操作的转换器的半个周期)来填充对应于新Vbus值的误差信号。要求由锁频时钟所驱动的堆栈和加法器移除二次谐波波纹，从而提供经修改的响应PID’滤波器。P’的阶梯瞬变响应是对寄存器堆栈值的离散变化的结果。
波形8A示出了对时刻400ms处在总线电压中阶跃增加以及在大约时刻500ms处在总线电压中阶跃减小的微分响应“D”。波形8B示出了本发明的总线电压中的阶跃增加对D’(经修改的微分响应信号)的影响。微分信号D和D’对瞬变的开始具有类似的快速响应；然而，虽然D在对应于Vbus瞬变结束的时刻立即降低到0伏，但D’并不降低至0，直到瞬变开始之后10ms(以50Hz操作的转换器的半个周期)。
波形8C示出了经修改的积分信号I’。该经修改的积分信号I’类似于略微延迟大约4ms的真实积分信号I。该延迟是由在瞬变时P’下的区域与P下的区域之间的差异所引起。
可以看出，经修改的PID’信号背离真实PID信号；然而，还可以看出，瞬变信息出现在紧随逆变发生之后的P’、I’和D’中。在实践中，可以使用经修改的信号P’、I’和D’制成PID’控制器。使用经修改控制信号的响应不同于用PID信号实现的控制的响应，但该结果适于利用经修改的信号来实现快速响应和稳定的控制。
图7示出了利用根据电压总线数据生成的补偿信号的功率转换器的益处，该电源总线数据，其中在补偿信号的生成中已移除了二次谐波波纹。波形7A示出了负载中的阶跃提高。负载增大在时刻400ms开始并且在600ms减小。波形7B示出了对应的AC电流消耗。正如所期望的那样，AC电流消耗在400ms与600ms之间增加以满足增大的负载。由于转换器快速响应于瞬变，因此在电流消耗中存在轻微过冲。波形7C示出了具有本发明的目标总线电压补偿信号的功率转换器的总线电压输出。注意，总线电压中的变化相比图6的现有技术较小。相比于图6的现有技术波形6C中所示的50V偏离，总线电压仅从其稳态值偏离了大约2V。波形7D表示由本发明生成的补偿信号波形。可以看出，相比于图6的现有技术波形6D，补偿波形示出了对瞬变的非常快的响应。
图3示出了用于生成针对功率转换器的(数字或模拟)补偿信号的方法的流程图300，其中补偿信号基本上无100/120Hz线路频率波纹。在步骤310中，生成锁相到AC线路频率的锁频系统时钟。该系统时钟可以由包括PLL在内的多种装置生成，该PLL包括模拟组件、数字组件或其组合。PLL锁定到的AC线路频率可以设计成只锁定至64Hz到140Hz之间的频率。限制PLL将锁定到的频率范围减少了意外锁定100/120Hz二次谐波AC线路频率波纹之外的频率的可能性。向系统的其他部分提供该锁频系统时钟用于同步的总线电压数据生成、对数据进行排队以及形成补偿信号。锁频系统时钟的生成可以通过分立组件实现或者可以是集成组件。此外，锁频系统时钟可以是更大的系统集成电路的组成部分。
在步骤320中，以锁频系统时钟速率生成总线电压数据。数字采样可以由A/D(模数)转换器生成，并且可以被缓冲。可以使用任何A/D转换器来生成总线电压数据，只要该转换器可以以期望的系统时钟速率进行采样。可以选择采样的分辨率(位数)来提供足够的灵敏度，以处理存在于总线电压之上的AC线路波纹。A/D具有的分辨率位越少，总线采样中的量化噪声就越大，并且在生成不包含AC波纹分量的控制信号中的灵敏度越低。此外，总线电压越大，A/D所需的范围就越大。具有12位分辨率的A/D向400V总线提供大约100mV分辨率，而向80V总线提供大约20mV分辨率。10位A/D为具有100V总线电压或20V误差范围的系统提供基本上相同的分辨率。因此，可以选择A/D上分辨率的位数来匹配控制信号上最小期望水平的AC波纹。经缓冲的采样被输出用于排队。如果总线电压数据以模拟形式排队，则可以在总线电压数据输入到堆栈中之前对总线电压数据进行电平移位、定标和缓冲。
在步骤330中，总线电压数据存储在堆栈中。优选地，该堆栈提供用于输出延迟了堆栈大小的数据的方式，并且还提供最近采样值的输出。然而，可以使用其他堆栈配置。总线电压数据以锁频系统时钟速率移入堆栈和从堆栈输出。堆栈的大小被定为用于在最后进入的总线电压数据值与最旧总线电压数据值之间提供AC线路半周期的总线电压数据延迟。堆栈大小等于经整流的总线输入信号的一个周期。适宜的堆栈深度为64个采样，但是其他堆栈大小同样在本发明的范围内。优选地，堆栈通过数字组件领域中的技术人员已知的数字技术来实现。此外，考虑了堆栈的模拟型式。可以使用电荷耦合器件来存储模拟总线电压数据采样。
在步骤340中，根据总线电压数据生成补偿信号，该总线电压数据基本上不带有来自AC输入电压的二次谐波波纹。针对比例补偿信号分量和积分信号分量的无波纹数据由保持堆栈值的当前和的加法器生成。由于堆栈中的数据与AC线路电压波纹频率锁定并且精确地表示二次谐波AC线路波纹的一个周期，堆栈值的总和将共计为0。因此，比例和积分补偿信号生成分量不带有二次AC线路电压谐波。差分补偿信号分量生成自总线电压数据，该总线电压数据在时间上由AC线路电压的二次谐波的一个周期分离。因此，该差分分量无二次谐波波纹。这三个分量(每个都被定标)形成经修改的PID’(比例、积分、差分)补偿信号。补偿信号生成器可以是模拟式或数字式。信号优选地是数字式。
在操作步骤350中，将补偿信号转换成与功率转换器控制器(200-图1)兼容的格式。如果补偿信号是数字式并且功率转换器控制器采用模拟补偿信号，则将补偿信号被从数字式转换成模拟式。
图4示出了制造用于生成无线路频率波纹的补偿信号的装置的方法的流程图400。在步骤410中，提供可以频率锁定到AC线路频率的锁频系统时钟生成器。所提供的系统时钟生成器可以是模拟式或数字式PLL。所提供的系统时钟锁定到的AC线路频率可以限制在64Hz与140Hz之间。所提供的锁频系统时钟生成器配置用于提供用于同步采样、堆叠以及生成补偿信号的系统时钟。所提供的系统时钟可以通过分立组件实现或者可以是集成电路。此外，所提供的锁频系统时钟可以是更大的系统ASIC的组成部分，所述更大的系统ASIC可以包括所有或部分功率转换器控制器。
在步骤420中，提供总线电压数据生成器用于以同步的系统时钟速率生成总线电压采样。该采样可以是模拟式或数字式。总线电压输入可以通过由差分放大器将其与恒定值进行比较而得到处理，以生成总线电压误差信号。该总线电压数据可以由A/D(模数)转换器生成并且可以被缓冲。可以使用任何A/D转换器来生成采样，只要该转换器能够以期望的系统时钟速率和期望的分辨率进行采样。
在步骤430中，提供堆栈。堆栈输入并输出总线电压数据。堆栈输出可以通过多种方式进行配置，包括但不限于最近的总线电压数据输出和延迟的总线电压输出。堆栈中的总线电压数据可以是模拟形式或数字形式。总线电压误差数据以锁频系统时钟速率移入堆栈并且从堆栈输出。堆栈输出可以配置用于输出最近的数据采样和延迟了AC线路二次谐波的一个或更多个完整周期的数据采样。优选地将堆栈的大小定为提供AC线路的一半周期的总线采样延迟，但也考虑了整数倍的半周期。方便的堆栈深度是64个采样，但其他堆栈大小也在本发明的范围内。
在步骤440中，提供补偿信号生成器。补偿信号生成器通过上文针对方法步骤340所述的方法来提供补偿信号。
在可选步骤450中，提供补偿信号转换器。该补偿信号可以是数字式，其中功率转换器期望模拟信号。信号转换器提供任何所需的转换，包括但不限于从数字到模拟的转换、从模拟到数字的转换、电平匹配转换和阻抗匹配转换。

Claims (34)

1.一种用于生成针对功率转换器的补偿信号的器件，包括：
a)锁频时钟，耦合到具有AC线路电压频率的AC线路，生成频率锁定到整数倍所述AC线路电压频率的频率，其中所述锁频时钟是配置用于选择性地锁定到两倍的所述AC线路电压频率的锁相环；
b)总线电压采样器，操作地耦合到所述锁频时钟并且耦合到具有总线电压的功率转换器总线，以所述频率生成总线电压数据；
c)所述总线电压数据的堆栈，操作地耦合到所述总线电压采样器，其中所述堆栈被构造用于包含从所述AC线路电压一半周期的时间间隔采样的总线电压数据；以及
d)补偿模块，操作地耦合到所述堆栈并且配置用于根据所述总线电压数据生成补偿信号，并且其中所述补偿模块配置用于产生补偿信号，在所述补偿信号中处于AC线路电压频率的偶数倍的频率分量得以最小化。
2.根据权利要求1所述的器件，其中所述锁频时钟配置用于仅锁定到64赫兹与140赫兹之间的频率。
3.根据权利要求1所述的器件，其中所述堆栈包括电荷耦合阵列。
4.根据权利要求1所述的器件，其中所述补偿模块包括：
用于对所述总线电压数据求和的装置，其中所述总线电压数据在耦合到产生加法器输出的堆栈的所述AC线路电压的一个或更多个完整半周期的时期中进行采样；
计算模块，包括以下一个或更多个：
定标比例组件，耦合到具有定标比例输出的所述加法器输出；
定标积分组件，耦合到具有定标积分输出的所述加法器输出；
定标微分组件，耦合到所述堆栈并且配置用于处理由具有定标比例输出的所述AC线路电压的一个或更多个完整半周期的第二时期分隔开的两个总线电压数据采样；以及
PID加法器，配置用于对所述定标比例输出、所述定标积分输出和所述定标微分输出求和，从而形成补偿信号。
5.根据权利要求4所述的器件，其中所述补偿模块进一步包括具有耦合到所述功率转换器总线的输入、具有耦合到所述PID加法器的前馈输出的定标前馈组件，其中所述补偿信号进一步包括定标前馈信号分量。
6.根据权利要求4所述的器件，其中所述补偿信号模块数字化地实现计算。
7.根据权利要求6所述的器件，进一步包括具有配置用于接收所述补偿信号的转换器输入的转换器模块，其中所述转换器输入是数字的，并且其中所述转换器将所述数字补偿信号转换成在转换器输出上提供的模拟补偿信号。
8.根据权利要求7所述的器件，进一步包括功率转换器控制器，配置用于接收所述转换器的模拟输出。
9.根据权利要求4所述的器件，其中所述补偿信号模块利用模拟组件来处理信号，并且具有模拟补偿信号输出。
10.根据权利要求9所述的器件，进一步包括具有补偿信号输入的功率转换器控制器，配置用于接收模拟补偿信号并且耦合到所述转换器模块。
11.根据权利要求1所述的器件，其中所述总线电压采样器生成表示目标电压与所述总线电压之间定标差异的数据采样。
12.根据权利要求1所述的器件，其中所述总线电压采样器生成模拟总线电压数据，并且所述堆栈使用模拟电荷耦合器件来存储所述模拟总线电压数据。
13.根据权利要求1所述的器件，其中所述总线电压采样器生成数字总线电压数据，并且所述堆栈存储所述数字总线电压数据。
14.根据权利要求1所述的器件，其中所述器件在ASIC中实现，并且其中所述锁相环包括能够位于所述ASIC外部的锁相环滤波器组件。
15.根据权利要求14所述的器件，进一步包括功率转换器控制器作为所述ASIC的一部分。
16.一种用于生成针对功率转换器的补偿信号的方法，包括以下步骤：
a)生成具有频率锁定到整数倍的AC线路电压频率的锁频时钟，其中所述锁频时钟是配置用于选择性地锁定到两倍的所述AC线路电压频率的锁相环；
b)根据功率转换器总线电压以所述频率生成总线电压数据；
c)将所述总线电压数据排队，其中堆栈被构造用于包含跨过所述AC线路电压一半周期的时间间隔的总线电压数据；以及
d)补偿所述总线电压数据并且形成补偿信号，其中所述补偿最小化所述补偿信号中处于所述AC线路电压频率的偶数倍的频率分量。
17.根据权利要求16所述的方法，其中所述频率锁定时钟配置用于仅锁定到64赫兹与140赫兹之间的频率。
18.根据权利要求16所述的方法，其中所述排队在模拟延迟线内，并且其中所述排队用于所述AC线路电压的一个或更多个半周期。
19.根据权利要求16所述的方法，其中所述补偿形成补偿信号，所述补偿信号包括来自所述总线电压数据的定标微分分量信号、定标比例分量信号和定标积分分量信号中的至少一个。
20.根据权利要求19所述的方法，其中所述补偿在形成所述补偿信号时进一步包括定标前馈分量信号。
21.根据权利要求16所述的方法，其中所述补偿信号是数字式。
22.根据权利要求21所述的方法，进一步包括将所述补偿信号转换成模拟信号。
23.根据权利要求16所述的方法，其中所述补偿信号是模拟式。
24.根据权利要求16所述的方法，其中所述总线电压数据的生成表示目标电压与所述总线电压之间的定标差异。
25.根据权利要求16所述的方法，其中所述总线电压数据的生成是模拟式，并且所述将所述总线电压数据排队使用模拟电荷耦合器件来存储所述数据采样。
26.根据权利要求16所述的方法，其中所述生成总线数据采样提供数字总线电压数据并且所述排队使用数字堆栈。
27.根据权利要求16所述的方法，进一步包括功率因子校正的步骤。
28.一种制造用于生成针对功率转换器的补偿信号的器件的方法，包括以下步骤：
a)提供锁频时钟，所述锁频时钟耦合到具有AC线路电压频率的AC线路，其中所述时钟配置用于生成频率锁定到整数倍所述AC线路电压频率的频率，其中所述锁频时钟是配置用于选择性地锁定到两倍的所述AC线路电压频率的锁相环；
b)提供总线电压采样器，所述总线电压采样器耦合到所述锁频时钟并且耦合到具有总线电压的功率转换器总线，并且以所述频率生成总线电压数据；
c)提供堆栈，所述堆栈耦合到所述总线电压采样器，其中所述堆栈被构造用于包含跨过所述AC线路电压一半周期的时间间隔的总线数据采样；以及
d)提供补偿模块，所述补偿模块操作地耦合到所述堆栈并且配置用于根据所述总线电压数据生成补偿信号，并且其中所述补偿信号模块配置用于产生补偿信号，在所述补偿信号中处于AC线路电压频率的偶数倍的频率分量得以最小化。
29.根据权利要求28所述的制造方法，其中所述锁频时钟配置用于仅锁定到64赫兹与140赫兹之间的频率。
30.根据权利要求28所述的制造方法，其中所述堆栈包括电荷耦合阵列。
31.根据权利要求28所述的制造方法，其中所述补偿模块包括：
用于对在耦合到产生加法器输出的堆栈的所述AC线路电压的一个或更多个完整半周期中采样的所述总线电压数据进行求和的装置；
计算模块，包括以下一个或更多个：
定标比例组件，耦合到具有定标比例输出的所述加法器输出；
定标积分组件，耦合到具有定标积分输出的所述加法器输出；
定标微分组件，耦合到所述堆栈并且配置用于处理由具有定标比例输出的所述AC线路电压的一个或更多个完整半周期分隔开的两个总线电压数据采样；以及
PID加法器，配置用于对所述定标比例输出、所述定标积分输出和所述定标微分输出求和，从而形成补偿信号。
32.根据权利要求31所述的制造方法，具有耦合到前馈信号的定标前馈组件，其中所述补偿信号进一步包括定标前馈分量信号。
33.一种用于生成针对功率转换器的补偿信号的器件，包括：
a)锁频时钟，耦合到具有AC线路电压频率的AC线路，生成频率锁定到整数倍所述AC线路电压频率的频率；
b)总线电压采样器，操作地耦合到所述锁频时钟并且耦合到具有总线电压的功率转换器总线，以所述频率生成总线电压数据以及表示目标电压与所述总线电压之间定标差异的数据采样；
c)所述总线电压数据的堆栈，操作地耦合到所述总线电压采样器，其中所述堆栈被构造用于包含从AC线路电压一半周期的时间间隔采样的总线电压数据；以及
d)补偿模块，操作地耦合到所述堆栈并且配置用于根据所述总线电压数据生成补偿信号，并且其中所述补偿模块配置用于产生补偿信号，在所述补偿信号中处于AC线路电压频率的偶数倍的频率分量得以最小化。
34.一种用于生成针对功率转换器的补偿信号的方法，包括以下步骤：
a)生成具有频率锁定到整数倍的AC线路电压频率的锁频时钟；
b)根据功率转换器总线电压以所述频率生成总线电压数据，其中所述总线电压数据表示目标电压与所述总线电压之间定标差异；
c)将所述总线电压数据排队，其中堆栈被构造用于包含跨过AC线路电压一半周期的时间间隔的总线电压数据；以及
d)补偿所述总线电压数据并且形成补偿信号，其中所述补偿最小化所述补偿信号中处于所述AC线路电压频率的偶数倍的频率分量。
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