CN102301431A - 阳极化薄膜结构的电连接 - Google Patents

阳极化薄膜结构的电连接 Download PDF

Info

Publication number
CN102301431A
CN102301431A CN2009801556750A CN200980155675A CN102301431A CN 102301431 A CN102301431 A CN 102301431A CN 2009801556750 A CN2009801556750 A CN 2009801556750A CN 200980155675 A CN200980155675 A CN 200980155675A CN 102301431 A CN102301431 A CN 102301431A
Authority
CN
China
Prior art keywords
layer
anodization
pad
photoresist
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2009801556750A
Other languages
English (en)
Other versions
CN102301431B (zh
Inventor
史蒂文·D·泰斯
迈克尔·A·哈斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
3M Innovative Properties Co
Original Assignee
3M Innovative Properties Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 3M Innovative Properties Co filed Critical 3M Innovative Properties Co
Publication of CN102301431A publication Critical patent/CN102301431A/zh
Application granted granted Critical
Publication of CN102301431B publication Critical patent/CN102301431B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01B—CABLES; CONDUCTORS; INSULATORS; SELECTION OF MATERIALS FOR THEIR CONDUCTIVE, INSULATING OR DIELECTRIC PROPERTIES
    • H01B5/00—Non-insulated conductors or conductive bodies characterised by their form
    • H01B5/14—Non-insulated conductors or conductive bodies characterised by their form comprising conductive layers or films on insulating-supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D11/00—Electrolytic coating by surface reaction, i.e. forming conversion layers
    • C25D11/02—Anodisation
    • C25D11/04—Anodisation of aluminium or alloys based thereon
    • C25D11/18—After-treatment, e.g. pore-sealing
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4092—Integral conductive tabs, i.e. conductive parts partly detached from the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147—Assembling terminal to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12389—All metal or with adjacent metals having variation in thickness
    • Y10T428/12396—Discontinuous surface component

Abstract

本发明描述了一种形成电连接第一薄膜金属化层与第二薄膜金属化层的电路通路的方法。通路的形成涉及在阳极化处理第一金属化层之前，使用布置在通路连接区域中的阳极化阻挡层和/或补充垫。用来形成所述阻挡层的材料在阳极化过程中基本上不能渗透阳极化溶液，并干扰在所述导电层与所述阻挡层之间形成氧化物。补充垫不可阳极化，并被所述阻挡层覆盖，以基本上防止电流在阳极化过程经过所述垫。阳极化处理之后移除所述阻挡层。如果所述补充垫充分导电，则其能够在移除所述阻挡层之后留在所述第一金属化层上。将所述第二金属化层布置在所述阳极化层之上，使所述第二金属化层在所述通路连接区域与所述第一导电层电接触。

Description

阳极化薄膜结构的电连接
技术领域
本发明涉及用于制造薄膜结构的系统和方法。
背景技术
薄膜电路广泛用于电子工业，并已成为平板显示器应用的主导技术。通常，薄膜电路是包括沉积在基底上的导电层区域、半导电层区域和/或绝缘层区域的层状结构。在典型的结构中，两个导电材料层或半导电材料层被一个绝缘介电层隔离。当被隔离的层之间需要连接时，移除连接区域中的绝缘体，并形成电连接这两层的通路。互连通路的电气和机械特性取决于隔离层的特性，以及用来形成通路的材料和工艺。
在一些环境下，沉积金属化层是有利的，以使各种电路元件的电极最初就被电连接。这样的工艺用来便于进行涉及所有互连元件的后续制造步骤，例如金属化层的阳极化。在阳极化处理和/或其他处理步骤之后，互连元件可在金属化层上断开电连接。
希望改进制造薄膜电路的工艺，这包括形成和/或断开电路连接，以提高电路性能并降低制造成本。本发明满足了这些和其他需求，并提供了超越现有技术的其他优势。
发明内容
本发明的实施例针对涉及薄膜电路的通路连接或断开的方法和系统。一个实施例涉及在基底上形成第一导电层与第二导电层之间的电连接的方法。在连接区域形成与第一层电接触的垫。该垫包括与第一层的材料不同的导电材料。将第一层的区域阳极化处理。阳极化处理后，例如通过蚀刻工序使该垫外露。沉积第二层，与外露的垫形成电接触。
本发明的另一实施例涉及电路的制造方法。将光致抗蚀剂在一个或多个断开/连接区域中在导电层上形成图案并硬化。将区域中的导电层阳极化处理。连接/断开区域基本保持不被阳极化处理。阳极化处理之后，移除硬化的光致抗蚀剂，以露出在断开/连接区域的导电层。根据一个实施方式，在断开/连接区域将导电层连接到另一导电层。根据另一实施方式，在连接/断开区域将导电层的第一部分与导电层的第二部分断开。
另一实施例涉及电路子系统。电路子系统包括在柔性基底上的包含第一导电材料的第一层。硬化的光致抗蚀剂在一个或多个离散的断开/连接区域中布置在第一层上。电路子系统还包括包含阳极化形式的第一材料的层。该阳极化层在断开/连接区域以外的第一层的部分上形成。
又一实施例涉及薄膜电路。包含导电的可阳极化材料的第一电路层被构造为形成第一电子器件的电极。将包含阳极化形式的第一电路层材料的阳极化层布置在第一电路层上。将第二电路层布置在阳极化层上，并且其被构造为形成第二电子器件的电极。通路将第一电子器件的电极电连接到第二电子器件的电极。通路包括导电的不可阳极化的垫。
本发明的上述发明内容并非意图描述本发明的每一个实施例或每种实施方式。结合附图并参照下文的具体实施方式以及所附权利要求书，再结合对本发明比较完整的理解，本发明的优点和成效将变得显而易见并且为人所领悟。
附图说明
图1A为示出蚀刻不足的问题的薄膜结构的剖视图；
图1B为示出蚀刻过度的问题的薄膜结构的剖视图；
图2示出当未硬化的光致抗蚀剂掩膜未能阻止断开/连接区域中的阳极化时出现的情形；
图3A为示出根据本发明的实施例在用来电连接薄膜结构的第一导电层与第二导电层的通路的形成中使用阳极化阻挡层的流程图；
图3B为示出根据本发明的实施例的涉及在薄膜结构的通路连接区域使用导电垫的方法的流程图；
图4为示出根据本发明的实施例使用阻挡层并结合导电垫来形成通路的流程图；
图5A-5F为示出在图4描述的通路形成工序中形成的各种薄膜子系统的剖视图；
图6为示出根据本发明实施例的通路形成工序的流程图；
图7A-7E为示出在图6描述的通路形成工序中形成的薄膜子系统的剖视图；
图8A-8F为图6描述的通路形成工序中形成的薄膜子系统的俯视图；
图9为说明根据本发明的实施例形成电连接和形成电断开电的方法的流程图；
图10A-10D示出根据本发明的实施例在用硬化的光致抗蚀剂来防止断开/连接区域的阳极化的过程中形成的各种薄膜子系统；
图10E示出根据本发明的实施例在图10D的断开/连接区域中形成的通路的剖视图；
图10F示出根据本发明的实施例通过移除图10D的断开/连接区域中的第一金属化层而造成的断开的剖视图；
图11为示出根据本发明的实施例形成的通路连接和断开的显示器背板的俯视图；和
图12为采用了根据本发明的实施例的通路的薄膜电路的剖视图。
虽然本发明可修改为各种修改形式和替代形式，但其具体的方式已以举例的方式在附图中示出并且将会作详细描述。然而，应当理解，其目的不在于将本发明局限于所述具体实施例。相反，其目的在于涵盖由所附权利要求书限定的本发明范围内的所有修改形式、等同形式和替代形式。
具体实施方式
在下文对所举例说明的实施例的叙述中将参考构成本发明一部分的附图，并且其中通过图示说明可在其中实施本发明的各种实施例。应当理解，也可应用其他实施例，其结构和功能上可改变而不背离本发明的范围。
薄膜电路典型地为包含导电材料区域、半导电材料区域和/或绝缘材料区域的层状结构。许多可用的电路涉及多个被隔离层分开的金属化层，隔离层可以是半导体层或绝缘体层。当两个或多个金属化层之间需要电连接时，在两个金属化层之间形成穿过隔离层以电连接金属化层的互连结构，这被称为“通路”。在准备形成通路时，在其中一个金属化层上形成隔离层之后，可在互连区域蚀刻隔离层，以露出埋入的金属化层。作为另一种选择，也可在制造隔离层期间，在沉积第二金属化层之前，形成掩模或者以其他方式防止在通路连接区域中的第一金属化层上形成隔离层，从而在隔离层中得到准备形成通路的缺口。
铝(Al)或铝基合金被频繁地用于电路金属化，因为这些材料相对廉价，能形成稳定的氧化物，能够通过许多公知的沉积工艺(例如溅射或真空蒸镀)来沉积，并且非常适合于薄膜应用。例如，将铝阳极化处理以形成稳定的氧化物Al2O3，其可被用来提供电路金属化层之间的阳极化层和/或能够用作场效应晶体管的介电层。然而，蚀刻包含Al和Al2O3层的多层膜存在问题，因为用于蚀刻的化学制剂不能相对于Al来选择性蚀刻Al2O3。Al2O3-Al层的蚀刻过程难以控制，这可导致层蚀刻不足或蚀刻过度。图1A为示出阳极化处理后蚀刻不足的问题的薄膜结构的剖视图。在这种情况下，将第一层金属化层110的金属阳极化处理，形成阳极化层120。通过蚀刻形成通路要求蚀刻穿过通路连接区域130的阳极化层120，以接近埋入的金属化层110。然而，蚀刻过后，阳极化材料140会留存在通路连接区域130中。虽然留存的阳极化材料可能很薄或者只存在于通路连接区域内的离散岛状物中，但阳极化材料的存在会增加金属化层之间通路接触的电阻，并降低薄膜电路的性能。
图1B示出蚀刻过度的问题，其中蚀刻工序不仅移除了通路连接区域130中的阳极化层120，而且还将金属化层110部分地蚀刻或完全穿透。如果蚀刻过程是非选择性的，则蚀刻过度尤其难以控制。
形成通路的替换方法涉及，用光致抗蚀剂来掩模通路连接区域以防止在阳极化处理步骤期间在掩模区域形成阳极化材料。然而，该方法也随之带来了妨碍形成低电阻电连接的问题。图2示出当未硬化的光致抗蚀剂掩膜245用来阻止通路连接区域130的阳极化时出现的情形。阳极化溶液可渗透光致抗蚀剂掩膜245，导致在通路连接区域130中光致抗蚀剂掩膜245之下形成阳极化材料层121。如上述蚀刻不足的情况所述，在通路连接区域130中阳极化材料的存在减弱了金属化层之间的电接触。图1A、图1B和图2所示的情形能够导致金属化层之间的不良接触，而这是不理想的。
本发明的实施例涉及布置在通路连接区域中促成通路形成的阻挡层和/或导电垫的使用。阻挡层和/或垫被布置成靠近薄膜结构的导电层。在一些实施例中，阻挡层用来保护导电层，并随后在通路形成期间被移除。在一些实施例中，可以在有阻挡层或没有阻挡层的情况下在通路连接区域形成导电垫。导电垫的全部或者一些部分留存以形成通路的整体部分。
在一些构造中，将阻挡层在阳极化之前布置在导电层上，并形成对阳极化过程的阻挡。可以使用标准光刻技术将阻挡层在导电层上图案化，该阻挡层减少或防止导电层下面的部分被阳极化处理。用来形成阻挡层的材料在阳极化过程中基本上不渗透阳极化溶液，并因此干扰在导电层与阻挡层之间形成氧化物。阻挡层可以与在阳极化之前在通路连接区域的导电层上形成的补充垫一起使用，或者也可以不与上述补充垫一起使用。补充垫可以是导电的不可阳极化的垫，在这种情况下使其被光致抗蚀剂的阻挡层或其他可移除的绝缘层覆盖，以基本上防止电流在阳极化过程中流经不可阳极化处理的垫。如果补充垫充分导电，则可在移除阻挡层后留在导电层上。用来形成垫的材料可以是不会通过阳极化处理而形成绝缘氧化物的导电材料。从通路连接区域移除阻挡层之后，将第二导电层布置在阳极化层之上，使得第二导电层与通路连接区域中的第一导电层电接触。
在一些构造中，将导电垫布置在基底与第一导电层之间，以在通路连接区域与第一导电层电接触。在这些构造中，通路形成涉及蚀刻或以其他方式穿过布置在第一导电层上的任意层(例如阳极化层)并还穿过第一导电层而形成通路，以露出通路连接区域的垫。这可用相对于垫选择性地蚀刻第一导电层的蚀刻剂来实现。在阳极化层上形成第二金属化层并电连接到露出的垫，由此在第一导电层与第二导电层之间形成电通路。也可通过第一导电层的被蚀刻区域的侧面在第一导电层与第二导电层之间形成电接触。
图3A的流程图示出根据本发明的实施例形成通路来电连接薄膜结构的第一导电层与第二导电层。导电层在此指的是“金属化层”，然而用来形成导电层的材料无需严格为金属，可包括金属、金属合金、金属氧化物、掺杂的半导体和/或具有导电性而足以在电路元件之间提供电连接的任意其他材料。此外，导电层可包括多个子层，其中一个子层可包括与另一子层不同的材料。
在基底上形成第一金属化层305，基底任选地为柔性材料，例如聚合物或箔。或者，基底可由刚性材料制成，例如玻璃。柔性基底可实现为长条状的层或幅材，这将有利地允许使用卷对卷制造工艺来形成本文描述的薄膜结构。如之前讨论的，第一金属化层可包括一种或多种金属，包括铝(Al)、镁(Mg)、钽(Ta)、钛(Ti)、钼(Mo)、钨(W)。用于第一金属化层的材料是可阳极化的，虽然不可阳极化的材料可另外用于第一金属化层的非外露子层。
一个或多个阻挡层被图案化310在一个或多个通路连接区域中的第一金属化层上。第一金属化层上形成的阻挡层包括作为阳极化溶液扩散通过阻挡层的阻挡而保护阻挡层下的第一金属化层免于被阳极化处理的一种或多种材料。
形成阻挡层之后，将第一金属化层阳极化处理320，以在该金属化层上形成阳极化层。阻挡层保护要被形成通路的连接区域中的第一金属化层不被阳极化。阳极化处理后，移除阻挡层325。移除阻挡层之后，可实施清洗步骤(例如等离子清洗)以将任意残余氧化物从通路区域中的金属化层中去除。将第二金属化层沉积在阳极化层上，并沉积到通路连接区域中330，使得第二金属化层通过通路连接区域电接触第一金属化层。
图3B示出根据本发明的实施例的方法，该方法涉及使用通路连接区域中的导电垫。导电垫可与本文描述的阳极化阻挡层一起使用，或者也可不与其一起使用。
将一个或多个导电垫图案化340，以与第一金属化层电接触。在一些实施方式中，导电垫被图案化在通路连接区域中的基底上，并将这些垫上的第一金属化层图案化，使得垫设置在基底与第一金属化层之间。在一些实施方式中，在相同的处理步骤形成垫和其他电子电路元件(例如晶体管、二极管、电容器和/或电阻器)的电极可能是有利的。一个特别可用的实施方式是显示器背板，其中像素电极和导电垫由透明导体形成，在一个处理步骤中一起在基底上被图案化。例如，有机发光二极管(OLED)像素元件或液晶像素元件的电极可与垫在相同的处理步骤中被图案化。在要求透明性的实施方式中，透明导电氧化物(例如铟锡氧化物)是可用的形成垫的材料，但在其他构造中，金属、金属合金、掺杂的半导体和/或其他导电材料可用作垫。如果金属被用作垫，则金属可包括金(Au)、银(Ag)、铂(Pt)、钯(Pd)或者其他类似金属。通常，任意的导电材料可用来形成垫。在一些实施方式中，将第一金属化层沉积在基底上，导电垫布置在通路连接区域的第一金属化层上。
形成导电垫和第一金属化层之后，将第一金属化层阳极化处理350，以形成阳极化层。如果在第一金属化层上形成导电垫，则在阳极化处理之前可在垫上形成光致抗蚀剂或另一绝缘材料的阳极化阻挡层。阳极化阻挡层可由使导电垫充分绝缘和/或防止通路连接区域的第一金属化层阳极化的任意材料形成。无论是单独或组合，阻挡层与关联的导电垫防止或减少通路连接区域中的第一金属化层的阳极化。在一些实施方式中，垫可只包括一层，但是在其他实施方式中，垫包括多个子层。这些子层可被选择成可给阻挡层或垫赋予便于处理或增强电气和/或机械特性的所需特性。例如，选用为垫的一个或多个子层的材料可被选择成可减少垫的材料与第一层和/或第二层的材料之间的合金化。作为另外一种选择或除此之外，阻挡层和/或垫的一个或多个子层的材料可被选择成用于促进阻挡层和/或垫与邻近的层之间的粘附。
光致抗蚀剂是可用于形成阻挡层的一种材料。例如，可使用光刻法使光致抗蚀剂在第一金属化层上图案化。在一些实施方式中，通过加热使光致抗蚀剂硬化，以增强对阳极化溶液的不可渗透性。
阳极化处理之后，导电垫被露出360。例如，在一些实施例中，通过蚀刻或者以其他方式移除通路连接区域中的阳极化层和第一金属化层来露出这些垫。在使用垫和第一金属化层上的阳极化阻挡层的实施例中，可通过移除阳极化阻挡层来露出垫。将第二金属化层沉积在阳极化层上370，并通过露出的垫与第一金属化层电接触。
图4的流程图进一步说明根据本发明的实施例形成通路的方法。图4的方法涉及结合导电垫使用阳极化阻挡层，其中导电垫保留在第一金属化层上，成为电路层之间的通路连接的元件。在这个实施例中，在第一金属化层上形成410一个或多个导电垫，并且这些导电垫可形成补充阳极化阻挡层。导电垫可包括金(Au)或者其他金属、合金、导电氧化物和/或沉积在通路连接区域中的第一金属化层上的其他导电材料。例如，可通过剥离工序在第一金属化层上图案化这些垫。
在准备阳极化处理时，这些金属垫被用光致抗蚀剂阻挡层覆盖420。光致抗蚀剂可任选地通过在足以软化或熔化光致抗蚀剂的温度(典型地约超过115℃)下烘烤而被硬化430。将第一金属化层阳极化处理440，并移除光致抗蚀剂450，露出导电垫。当沉积第二金属化层时460，通过通路连接区域中的导电垫使第一金属化层与第二金属化层之间电接触。
图5A-5F的剖视图示出在图4描述的过程中形成的各种薄膜子系统。图5A的剖视图示出沉积在基底510上的第一金属化层520。在连接区域545的第一金属化层上形成金属垫530(图5B)。光致抗蚀剂540被图案化在金属垫530上(图5C)。光致抗蚀剂540在阳极化过程中覆盖露出的金属垫530的表面，以防止电流流经不可阳极化的金属垫，这会抑制形成高品质阳极化层所需的电压。在图5D示出阳极化处理工艺之后的子系统。阳极化处理之后，第一金属化层520基本被阳极化层550所覆盖。在第一金属化层520被金属垫530和光致抗蚀剂540覆盖的通路连接区域545中不发生阳极化。阳极化处理之后移除光致抗蚀剂540，露出金属垫530(图5E)。当沉积第二金属化层560时，通过金属垫530使通路连接区域545的第一金属化层520和第二金属化层560之间电接触(图5F)。
图6的流程图说明的通路形成工序在形成显示器的背板中尤其可用。在此工序中，在一个处理步骤中形成610用于形成通路的导电垫。在与导电通路垫相同的制造步骤中形成显示器背板的像素电极是便利的。将第一金属化层沉积在导电垫上620。将第一金属化层阳极化处理630。阳极化处理之后，通过蚀刻640通路连接区域中的阳极化层而露出垫。将第二金属化层沉积在阳极化层上650，第二金属化层在连接区域与第一层和垫电接触。
图7A-7E的剖视图描述了在图6描述的过程中形成的各种薄膜子系统。如图7A所示，在基底710上的通路连接区域745中形成导电垫720。在垫720上形成第一金属化层730之后(图7B)，将第一金属层730阳极化处理，以形成阳极化层740(图7C)。蚀刻通路连接区域745中的阳极化层740和第一金属化层730，以露出垫720(图7D)。在阳极化层740上形成第二金属化层750，使第二金属化层750经由垫720与第一金属化层730电接触(图7E)。
图8A-8C通过一系列在加工过程中形成的各种薄膜子系统的俯视图说明图6描述的工序。图8A为在基底710上形成的导电垫720的俯视图。如图8A所示，在一些实施例中，金属化层可最初完全覆盖垫。图8B示出阳极化处理并蚀刻通路连接区域745中的阳极化层740和第一金属化层730之后的图8A的子系统。图8C示出形成第二金属化层750之后的子系统的俯视图。
在一些其他实施例中，如图8D所示，金属化层可仅覆盖垫的一部分。在阳极化过程中，诸如光致抗蚀剂之类的阻挡层725可被用来覆盖垫的未被金属化层覆盖的部分。
图8E示出经阳极化处理并移除阻挡层之后的图8D的子系统。图8F示出形成第二金属化层750之后子系统的俯视图。
根据本发明的一个方面，阻挡层可在通路连接区域存在导电垫或者不存在导电垫的情况下包括硬化的光致抗蚀剂区域。硬化的光致抗蚀剂可用来防止在需要通路的区域形成氧化物，或者防止在需要断开或切割金属化层来将金属化层的第一部分与金属化层的另一部分断开电连接的区域中形成氧化物。当氧化物比没有氧化物层的露出的金属化层更难移除时，防止在需要切削的区域形成氧化物有利于薄膜结构的加工。图6的流程图说明在使用硬化的光致抗蚀剂来防止在金属化层的区域形成氧化物的工序中形成电连接和/或断开电连接。
图9为可用来在两个金属化层之间形成通路连接或者可用来将金属化层断开电连接而成为隔离区域的工序的流程图。根据这个工序，将第一金属化层沉积在基底上。光致抗蚀剂阻挡层在第一金属化层上在断开/连接区域被图案化910，并通过在足以软化或熔化光致抗蚀剂的温度(典型地约超过115℃)下进行处理而被硬化920。第一金属化层被阳极化处理930。硬化的光致抗蚀剂防止在硬化的光致抗蚀剂与第一金属化层之间形成氧化物。从第一金属化层移除940光致抗蚀剂，留存未阳极化的断开/连接区域的图案。对于通路形成工序，沉积950第二金属化层，使第二金属化层通过通路连接区域电连接到第一金属化层。作为另一种选择，如果需要断开电连接，则在断开区域蚀刻960第一金属化层，将第一金属化层的第一部分与金属化层的第二部分电隔离。
如之前描述的，沉积第一金属化层于其上的基底可以是长条状的柔性膜，以便于本文描述的一个或多个加工步骤中的卷对卷加工。例如，将光致抗蚀剂阻挡层在第一金属化层上图案化、使光致抗蚀剂硬化、将未被光致抗蚀剂阻挡层覆盖的区域中的第一金属化层阳极化、移除硬化的光致抗蚀剂、以及将第一导电层连接到第二导电层或者将第一导电层的部分断开的步骤中的一个或多个，可作为卷到卷加工的一部分来执行。
图10A-10F的剖视图示出在图9所描述的过程中形成的各种薄膜子系统。图10A的剖视图示出沉积在基底1010上的第一导电层1020。光致抗蚀剂1030在断开/连接区域1045的第一导电层1020上被图案化(图10B)。然后通过在足以软化或熔化光致抗蚀剂的温度(典型地约超过115℃)下烘烤来使光致抗蚀剂1030硬化。然后将第一导电层1020阳极化，形成氧化物(例如氧化铝)，作为第一导电层1020上的阳极化层1040(图10C)。断开/连接区域1045中存在的硬化的光致抗蚀剂1030防止在这些区域1045阳极化。当与未硬化的光致抗蚀剂阻挡层相比时，硬化光致抗蚀剂阻挡垫1030降低了阳极化溶液对其的渗透性，并显著减少了断开/连接区域1045中的阻挡层1030下的第一导电层1020的阳极化。阳极化处理之后移除光致抗蚀剂1030，露出了在断开/连接区域1045中的第一导电层1020(图10D)。
为了形成通路，将第二导电层1050沉积在阳极化层1040上。使在连接区域1045中的第一导电层1020与第二导电层1050之间电接触(图10E)。作为另一种选择，在移除硬化的光致抗蚀剂之后，可通过蚀刻断开区域1045中的第一导电层1020使第一导电层1020断开(图10F)。
本发明的实施例针对在薄膜结构金属化层的电断开或电连接的形成中涉及的工序和子系统。本文描述的技术对于低成本的电子器件，例如数字电路和显示器背板特别有用。串入并出移位寄存器、反相器、存储电路和环形振荡器是可使用第一金属化层至第二金属化层的通路连接的数字电路的实例。显示器背板也代表一种可使用金属化层之间的通路连接或者此前连接的金属化层部分之断开的薄膜电路。图11示出有机发光二极管(OLED)显示器的子系统1100的俯视图。子系统1100包括大量排列成阵列的OLED像素1110。通路1120用来将第一金属化层电连接到第二金属化层。第一金属化层包括OLED显示器开关晶体管1130的栅极1131和驱动晶体管1140的栅极1141的金属化。第二金属化层包括OLED显示器开关晶体管1130的源极1132/漏极1133。如图11所示，通路1120将第一金属化层上的驱动晶体管栅极1141连接到第二金属化层上的开关晶体管漏极1133。
图11还示出将第一金属化层电隔离成包括开关晶体管的栅极1131的第一部分和包括驱动晶体管的栅极1141的第二部分的断开区域1150。最初，在形成第一金属化层时，驱动晶体管栅极1141被电连接到开关晶体管的栅极1131，以便于阳极化。阳极化处理之后，通过移除断开区域1150中的第一金属化层的金属，将开关晶体管的栅极1131和驱动晶体管的栅极1141断开电连接。
图12为说明根据本发明的实施例在基底1201上形成的薄膜电路1200的剖视图。电路1200包括第一TFT 1210和第二TFT 1220。电路1200的第一金属化层包括第一TFT 1210的栅极1211和第二TFT 1220的栅极1221。每个TFT 1210和1220包括通过阳极化处理第一金属化层而形成的栅极绝缘层1212、1222以及半导体层1213、1223。第二金属化层包括每个晶体管1210的源极1214和漏极1215以及晶体管1220的源极1224和漏极1225。第一TFT 1210的漏极1215通过通路1250连接到第二TFT 1220的栅极1221。通路1250包括由导电的不可阳极化材料形成的垫1260。垫1260在通路形成过程中沉积，并作为通路1250的整体组成部分而包括在内。图12示出在第一金属化层上形成的垫1260。或者，垫也可如图7E所示在第一金属化层之下形成。
其他类型的电子器件的电极可使用与图12所示的通路类似的通路来连接。例如电容器、电阻器、二极管等的电极可通过本文所示的包括不可阳极化的导电垫的通路连接。以下的实例描述了形成连接薄膜电路(例如图11和图12所示的那些)的金属化层的通路的工艺。
实例
A.栅极(G)层金属化形成
1.15分钟130℃烘炉，对干净的聚萘二甲酸乙二醇酯(PEN)基底进行前烘烤/预缩水
2.通过溅射来沉积7.5nm的SiO2和150nm的Al栅极层金属
3.涂覆、曝光并显影Futurrex PR1-1000A光致抗蚀剂
4.在115℃下后烘烤样品2分钟
5.在TRANSENE A型铝蚀刻剂中蚀刻以形成栅极层图案
6.剥离光致抗蚀剂
B.通路Au剥离(Au阻挡垫的形成)
1.涂覆、曝光并显影FUTURREX NR9-3000PY光致抗蚀剂以形成通路垫
2.通过溅射来沉积5nm Ti和20nm Au
3.利用丙酮和超声来剥离光致抗蚀剂，以形成通路垫
C.阳极化处理
1.涂覆、曝光并显影FUTURREX PR1-4000A光致抗蚀剂(标称厚度＝4μm)
2.经15分钟加热到115℃，从而使光致抗蚀剂硬化。
3.经8分钟阳极氧化至75V(
Figure BPA00001408419900141
的Al2O3)。
4.剥离光致抗蚀剂
D.栅极断开蚀刻
1.涂覆、曝光并显影Futurrex PR1-1000A光致抗蚀剂
2.在115℃下后烘烤样品2分钟。
3.用TRANSENE A型铝蚀刻剂蚀刻，以断开栅极
4.剥离光致抗蚀剂
E.半导体(S)层
1.在Ar/O2中通过溅射来沉积55nm ZnO
2.涂覆、曝光并显影FUTURREX PR1-1000A光致抗蚀剂
3.在0.1％盐酸中蚀刻ZnO
4.剥离光致抗蚀剂
F.源极/漏极(S/D)层金属化
1.涂覆、曝光并显影Futurrex NR9-3000PY光致抗蚀剂
2.通过溅射来沉积50nm Ti和200nm Au
用丙酮和超声来剥离光致抗蚀剂，以形成源漏层FUTURREX光致抗蚀剂和辅助的化学制品可从新泽西州富兰克林市(Franklin，NJ.)的FUTURREX，INC.得到。TRANSENE蚀刻剂可从马萨诸塞州丹佛市(Danvers，MA.)的TRANSENE COMPANY，INC.得到。
上文对于本发明的各种实施例的描述，其目的在于进行举例说明和描述，并非意图穷举本发明或将本发明局限于所公开的精确形式。可以按照上述教导进行多种修改和变化。本发明的范围不受所述具体实施方式的限定，而仅受所附权利要求书的限定。

Claims (20)

1.一种在基底上形成第一导电层与第二导电层之间的电连接的方法，所述方法包括：
在连接区域形成与所述第一层电接触的垫，所述垫包括与所述第一层的材料不同的导电材料；
将所述第一层的区域阳极化处理；
阳极化处理之后，露出所述垫；以及
布置所述第二层，使之与露出的垫电接触。
2.根据权利要求1所述的方法，其中形成所述垫包括：
在所述基底上形成所述垫；以及
将所述第一层布置在所述垫的至少一部分上。
3.根据权利要求1所述的方法，其中形成所述垫包括：
在所述基底上形成所述第一层；以及
在所述第一层上形成所述垫的至少一部分。
4.根据权利要求1-3中任一项所述的方法，还包括在阳极化处理前用光致抗蚀剂涂覆所述垫的至少一部分。
5.根据权利要求4所述的方法，还包括在阳极化处理前使所述光致抗蚀剂硬化。
6.根据权利要求1-5中任一项所述的方法，其中形成所述垫包括形成一个或多个子层，所述子层中的至少一个被构造用于促进粘附。
7.根据权利要求1-6中任一项所述的方法，其中所述垫包括金、钯和掺杂的半导体中的一者或多者。
8.根据权利要求1-7中任一项所述的方法，其中形成所述垫包括在同一沉积步骤中形成所述垫以及电子器件的电极。
9.一种方法，包括：
将光致抗蚀剂在一个或多个断开/连接区域中在导电层上图案化；
使所述光致抗蚀剂硬化；
将所述导电层的区域阳极化处理，而基本上不阳极化处理所述断开/连接区域中的所述导电层；
阳极化处理之后，移除硬化的光致抗蚀剂以露出在所述断开/连接区域中的所述导电层；以及
在所述断开/连接区域，将所述导电层连接到另一导电层，或者将所述导电层的第一部分从所述导电层的第二部分断开。
10.根据权利要求9所述的方法，其中使所述光致抗蚀剂硬化包括将所述光致抗蚀剂加热到至少足以软化所述光致抗蚀剂的温度。
11.根据权利要求9-10中任一项所述的方法，还包括在所述断开/连接区域布置导电垫，其中涂覆所述断开/连接区域包括用所述光致抗蚀剂涂覆所述导电阻挡垫。
12.根据权利要求9-11中任一项所述的方法，其中所述导电层被布置在包括长条状膜的柔性基底上，涂覆所述光致抗蚀剂、使所述光致抗蚀剂硬化、阳极化处理、移除所述硬化的光致抗蚀剂、以及连接所述导电层或断开所述导电层的部分的步骤中的一个或多个作为卷到卷工序的一部分来执行。
13.根据权利要求9-12中任一项所述的方法，其中将所述导电层的所述第一部分从所述导电层的所述第二部分断开包括在所述断开/连接区域移除所述导电层的区域。
14.一种电路子系统，包括：
柔性基底上的包含第一导电材料的第一层；
硬化的光致抗蚀剂，所述硬化的光致抗蚀剂在一个或多个离散的断开/连接区域中布置在所述第一层上；以及
阳极化层，所述阳极化层包含阳极化形式的所述第一材料，所述阳极化层形成在所述第一层的除了所述断开/连接区域之外的部分上。
15.根据权利要求14所述的子系统，还包括在所述断开/连接区域中布置在所述第一层与所述硬化的光致抗蚀剂之间的导电垫。
16.根据权利要求15所述的子系统，其中所述导电垫包括金、银、铂、钯、导电氧化物和掺杂的半导体中的一者或多者。
17.根据权利要求15-16中任一项所述的子系统，其中所述导电垫包括一个或多个子层。
18.根据权利要求17所述的子系统，其中所述一个或多个子层包括被构造用于增强所述导电垫与邻近层之间的粘附的粘合层和被构造用于减弱导电垫与邻近层的合金化的层中的一个或多个。
19.根据权利要求14-18中任一项所述的子系统，其中：
所述第一层包括显示器背板的第一金属化层，并且；
所述断开/连接区域包括通路连接区域，所述通路连接区域被构造用于提供所述显示器背板的第一晶体管的源极/漏极与所述显示器背板的第二晶体管的栅极之间的电连接通道。
20.一种薄膜电子电路，包括：
第一电路层，包含导电的可阳极化材料，所述第一电路层被构造为形成第一电子器件的电极；
布置在所述第一电路层上的阳极化层，所述阳极化层包含阳极化形式的第一电路层材料；
第二电路层，所述第二电路层被构造为形成第二电子器件的电极；以及
通路，所述通路被构造为将所述第一电子器件的电极电连接到所述第二电子器件的电极，所述通路包括导电的不可阳极化的垫。
CN200980155675.0A 2008-12-23 2009-12-03 阳极化薄膜结构的电连接 Expired - Fee Related CN102301431B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14013408P 2008-12-23 2008-12-23
US61/140,134 2008-12-23
PCT/US2009/066541 WO2010074913A2 (en) 2008-12-23 2009-12-03 Electrical connections for anodized thin film structures

Publications (2)

Publication Number Publication Date
CN102301431A true CN102301431A (zh) 2011-12-28
CN102301431B CN102301431B (zh) 2014-12-17

Family

ID=42288358

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980155675.0A Expired - Fee Related CN102301431B (zh) 2008-12-23 2009-12-03 阳极化薄膜结构的电连接

Country Status (6)

Country Link
US (1) US8826528B2 (zh)
EP (1) EP2377131A2 (zh)
JP (1) JP5667081B2 (zh)
KR (1) KR20110098844A (zh)
CN (1) CN102301431B (zh)
WO (1) WO2010074913A2 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9023186B1 (en) * 2009-06-26 2015-05-05 Applied Materials, Inc. High performance titania capacitor with a scalable processing method
US10499509B1 (en) * 2018-12-31 2019-12-03 General Electric Company Methods and systems for a flexible circuit

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4469568A (en) * 1981-12-10 1984-09-04 Sharp Kabushiki Kaisha Method for making thin-film transistors
JPH02299106A (ja) * 1989-05-12 1990-12-11 Nitto Denko Corp 透明導電性フイルム
US5240868A (en) * 1991-04-30 1993-08-31 Samsung Electronics Co., Ltd. Method of fabrication metal-electrode in semiconductor device
US5852481A (en) * 1996-09-10 1998-12-22 Lg Electronics, Inc. Liquid crystal display with two gate electrodes each having a non-anodizing and one anodizing metallic layer and method of fabricating
US20050017302A1 (en) * 2003-07-25 2005-01-27 Randy Hoffman Transistor including a deposited channel region having a doped portion
US20050139823A1 (en) * 2003-12-26 2005-06-30 Semiconductor Energy Laboratory Co. Ltd. Organic semiconductor device and method for manufacturing the same
US20080093744A1 (en) * 2006-10-23 2008-04-24 Wang Lorraine C Anodization

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3859178A (en) * 1974-01-17 1975-01-07 Bell Telephone Labor Inc Multiple anodization scheme for producing gaas layers of nonuniform thickness
US5098860A (en) * 1990-05-07 1992-03-24 The Boeing Company Method of fabricating high-density interconnect structures having tantalum/tantalum oxide layers
JP3105409B2 (ja) 1994-10-24 2000-10-30 シャープ株式会社 金属配線基板および半導体装置およびそれらの製造方法
JPH08250746A (ja) 1995-03-13 1996-09-27 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP3663743B2 (ja) 1996-05-02 2005-06-22 カシオ計算機株式会社 液晶表示装置の製造方法
US8785939B2 (en) * 2006-07-17 2014-07-22 Samsung Electronics Co., Ltd. Transparent and conductive nanostructure-film pixel electrode and method of making the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4469568A (en) * 1981-12-10 1984-09-04 Sharp Kabushiki Kaisha Method for making thin-film transistors
JPH02299106A (ja) * 1989-05-12 1990-12-11 Nitto Denko Corp 透明導電性フイルム
US5240868A (en) * 1991-04-30 1993-08-31 Samsung Electronics Co., Ltd. Method of fabrication metal-electrode in semiconductor device
US5852481A (en) * 1996-09-10 1998-12-22 Lg Electronics, Inc. Liquid crystal display with two gate electrodes each having a non-anodizing and one anodizing metallic layer and method of fabricating
US20050017302A1 (en) * 2003-07-25 2005-01-27 Randy Hoffman Transistor including a deposited channel region having a doped portion
US20050139823A1 (en) * 2003-12-26 2005-06-30 Semiconductor Energy Laboratory Co. Ltd. Organic semiconductor device and method for manufacturing the same
US20080093744A1 (en) * 2006-10-23 2008-04-24 Wang Lorraine C Anodization

Also Published As

Publication number Publication date
WO2010074913A3 (en) 2010-10-14
US20110242778A1 (en) 2011-10-06
JP5667081B2 (ja) 2015-02-12
WO2010074913A2 (en) 2010-07-01
JP2012513687A (ja) 2012-06-14
EP2377131A2 (en) 2011-10-19
US8826528B2 (en) 2014-09-09
KR20110098844A (ko) 2011-09-01
CN102301431B (zh) 2014-12-17

Similar Documents

Publication Publication Date Title
TWI404213B (zh) 薄膜電晶體陣列面板及其製造方法
US5978058A (en) Thin film transistor liquid crystal display with a silicide layer formed inside a contact hole and fabricating process therefor
US20190252417A1 (en) Preparation method for array substrate, array substrate and display device
KR950008931B1 (ko) 표시패널의 제조방법
TWI360012B (en) Thin film transistor array panel
JP2014123670A (ja) 薄膜トランジスタおよびその製造方法
CN111584509A (zh) 显示面板及其制备方法、显示装置
TWI312578B (en) Thin film transistor substrate
JPH10135465A (ja) 薄膜トランジスタ及びその製造方法
CN102301431B (zh) 阳极化薄膜结构的电连接
KR20090011704A (ko) 박막 트랜지스터 기판 및 그 제조 방법
TWI467724B (zh) 應用於面板的導電結構及其製造方法
CN111834446B (zh) 薄膜晶体管及其制作方法、阵列基板、显示面板
KR100848100B1 (ko) 박막 트랜지스터 기판 및 그의 제조방법
JP3670580B2 (ja) 液晶表示装置およびその製造方法
CN106997903A (zh) 薄膜晶体管及其制作方法
US20060079036A1 (en) Method of manufacturing gate, thin film transistor and pixel
KR101066484B1 (ko) 액정표시소자의 제조방법
JP4489408B2 (ja) ゲート端子とリード線を保護する装置及びその方法
KR100580397B1 (ko) 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
KR20120064998A (ko) 기판 평탄화 방법
KR20070095549A (ko) 박막 트랜지스터 어레이 기판의 제조 방법
KR20040046384A (ko) 액정표시장치 및 그 제조방법
KR100521453B1 (ko) 반도체 소자의 다층 배선 형성방법
KR100873069B1 (ko) 크롬 식각용 에천트 및 이를 이용한 이중 금속 박막패터닝 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20141217

Termination date: 20191203

CF01 Termination of patent right due to non-payment of annual fee