CN102395981A - Ic封装的引线框架和制造方法 - Google Patents
Ic封装的引线框架和制造方法 Download PDFInfo
- Publication number
- CN102395981A CN102395981A CN2010800157421A CN201080015742A CN102395981A CN 102395981 A CN102395981 A CN 102395981A CN 2010800157421 A CN2010800157421 A CN 2010800157421A CN 201080015742 A CN201080015742 A CN 201080015742A CN 102395981 A CN102395981 A CN 102395981A
- Authority
- CN
- China
- Prior art keywords
- bonding
- region
- top surface
- metal trace
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000002184 metal Substances 0.000 claims abstract description 80
- 229910052751 metal Inorganic materials 0.000 claims abstract description 80
- 238000005538 encapsulation Methods 0.000 claims description 34
- 238000005530 etching Methods 0.000 claims description 18
- 150000001875 compounds Chemical class 0.000 claims description 7
- 238000004382 potting Methods 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims 4
- 238000010168 coupling process Methods 0.000 claims 4
- 238000005859 coupling reaction Methods 0.000 claims 4
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000004806 packaging method and process Methods 0.000 claims 1
- 238000012797 qualification Methods 0.000 claims 1
- 239000000463 material Substances 0.000 description 10
- 239000010949 copper Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 239000011253 protective coating Substances 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4828—Etching
- H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
用在集成电路(IC)封装中的引线框架包括在第一侧上部分蚀刻的金属条。在一些实施方案中,引线框架可选择性地被电镀在第一侧上和/或第二侧上。引线框架可配置成使IC芯片安装在其上,并使多个电触头电耦合到引线框架和IC芯片。
Description
相关申请的交叉引用
本申请要求2009年4月3日提交的美国临时申请No.61/166,547和2009年7月17日提交的临时申请No.61/226,361的利益,这两个申请特此通过引用并入。
背景
技术领域
本专利申请通常涉及集成电路(IC)封装技术,且特别但不是作为限制涉及IC封装的引线框架及其制造方法。
背景
IC封装是涉及IC设备的制造的最终阶段之一。在IC封装期间,一个或多个IC芯片被安装在封装衬底上、连接到电触头、并接着涂有包括电绝缘体例如环氧树脂或硅树脂模塑化合物的封装材料。所产生的IC封装可接着被安装到印刷电路板(PCB)上和/或连接到其它电部件。
常常,IC封装可包括电触头而不是外部引线,其中电触头由封装材料覆盖在顶部上,并在IC封装的底部上被暴露,所以它们可连接到位于IC封装之下的电部件。常常,使用金属引线框架来形成IC封装的部分可能比使用层压板或带材料更成本有效,因为例如可使用更成本有效的材料,例如铜、镍或其它金属或金属合金,且这样的材料的使用可允许使用更成本有效的制造工艺,例如压印或蚀刻,而不是多步骤层压工艺。
概述
在本申请中公开的各种实施方案设想用在具有高密度触头的集成电路(IC)封装中的部分蚀刻和选择性地电镀的引线框架及制造方法。本发明的上面概述并不用来表示本发明的每个实施方案或每个方面。
附图简述
当结合附图理解时,通过参考下面的详细描述可获得对本发明的各种实施方案的更彻底的理解。
图1A-E示出在制造过程的不同阶段的无引线IC封装的实施方案的方面;
图2A-B是金属引线框架的实施方案的两个视图,该金属引线框架具有在其顶表面上形成的多个金属迹线;
图3A-B是引线框架的实施方案的顶视图和底视图,该引线框架具有两行键合区和多行接触区;
图4A-B示出部分蚀刻和选择性地电镀的引线框架的实施方案的不同方面;
图5示出部分蚀刻的引线框架的示例性实施方案,该引线框架具有将键合区耦合到接触区的多个金属迹线;
图6A-C示出用在无引线的IC封装中的部分蚀刻的引线框架的各种实施方案的顶视图;
图7是用于制造部分蚀刻的引线框架的过程的实施方案的流程图;以及
图8示出在形成多个部分蚀刻的引线框架中使用的引线框架条的实施方案。
示例性实施方案的详细描述
现在将参考附图更充分地描述本发明的各种实施方案。然而,本发明可以体现在很多不同的形式中,且不应被解释为限于本文阐述的实施方案;更确切地,提供了实施方案,使得本公开将是彻底和完全的且将本公开的范围充分传达到本领域的技术人员。
现在参考图1A-E,示出了在制造过程的不同阶段的IC封装的实施方案的横截面侧视图。为了描述的目的,关于单个IC封装描述了制造过程,但如将在下文更详细地描述的,制造过程的步骤可适用于布置在引线框架条上的多个设备区的一些或全部。现在参考图1A,该过程以未蚀刻的引线框100例如具有通常平坦的顶表面和底表面的金属条开始。制造商常常可接收对IC封装的设计标准,例如待安装到引线框架的IC芯片的尺寸和待布置在引线框架的顶表面上的键合区的数量。该设计标准还可包括待布置在引线框架的底表面上的接触区的尺寸和位置。接触区之间的距离或间距可取决于IC封装将安装到的电子部件例如PCB的最低要求。在图1B中,引线框架100被部分蚀刻在顶表面上以产生限定其上的金属迹线122的凹槽126。在所示实施方案中,金属镀层被添加到布置在金属迹线122的顶表面上的键合区118和布置在金属迹线122的底表面上的接触区106。键合区118和接触区106的金属镀层可通过将可粘接或可焊接的材料例如电镀或包层金属如银(Ag)、金(Au)、铜(Cu)或其它可粘接的材料涂敷到金属迹线122来形成。在各种实施方案中,引线框架100的顶表面的蚀刻可在第一地点例如制造厂完成,而其余步骤可在例如制造厂的不同区域或不同的制造厂完成。在这样的实施方案中,通过部分蚀刻引线框架100,金属迹线122比如果引线框架100被自始至终蚀刻穿更稳定,且更不可能移动。
在图1C中,IC芯片104使用粘合材料例如环氧树脂固定到引线框架100。在IC芯片安装到引线框架100之后,IC芯片可例如经由引线键合114电耦合到布置在管芯附接区的外部的键合区。在图1D中,封装化合物108(被示为阴影区)被涂敷以封装IC芯片104和引线键合114。此外,还在凹槽126——包括布置在IC芯片104下面的那些凹槽126——中填充封装化合物108。在图1E中,引线框架100的底表面被回蚀。在各种实施方案中,底表面的回蚀可包括相应于在引线框架100的顶表面中形成的凹槽的引线框架100的蚀刻部分108a,以完全蚀刻穿引线框架100,从而使金属迹线122彼此电绝缘,使得引线框架100的其余部分经由金属迹线122将键合区118电耦合到接触区106。在一些实施方案中,回蚀可包括暴露封装化合物108的部分的底表面。在各种实施方案中,回蚀可包括一些金属迹线122的蚀刻部分122a。如可在所示实施方案中看到的,键合区118布置成横向远离接触区106,使得没有垂直于引线框架100的顶表面的线与键合区和接触区相交。在各种实施方案中,金属迹线122可配置成提供电路径,或从键合区118布线到布置在IC芯片104之下的横向远距离地布置的接触区106。在一些实施方案中,保护性涂层129可被添加到金属迹线122的底表面的一部分。在一些实施方案中,保护性涂层129可被添加到引线框架100的各种下表面以及封装化合物108。
现在参考图2A-B,示出了部分蚀刻的引线框架200的实施方案的不同方面。图2A是部分蚀刻的引线框架200的在IC芯片安装到其上之前的顶视图。图2B是相应于图2A的细部A的引线框架200的一部分的横截面侧视图。引线框架200被示为具有多个凹槽226(被示为非阴影部分),其以预定的图案被蚀刻到其顶表面中以限定多个金属迹线222的上部分(被示为阴影部分)。在所示实施方案中,每个金属迹线222具有布置在其一端处的键合区218和布置在其相对端处的接触区206。虽然在所示实施方案中只有顶表面被蚀刻,但为了描述的目的,接触区206将布置在引线框架200的底表面上的位置被示为非阴影正方形。在图2B中,图2A的细部A的横截面侧视图显示在凹槽226被蚀刻到其顶表面中以限定金属迹线222的上部分之后的引线框架200。
现在参考图3A-B,示出了用在IC封装制造过程中的部分蚀刻的引线框架300的实施方案的顶视图和底视图。在图3A中,为了描述的目的,示出了IC芯片304的略图。在该实施方案中,外行的键合区318(被示为实线正方形)正好布置在相应的接触区306(被示为虚线正方形)之上。此外,内行的键合区318被示为布置成横向远离相应的接触区306并经由金属迹线322电耦合到其。
现在参考图3B,可看到引线框架300的底视图。在所示实施方案中,在引线框架300的底表面上接触区306可被布置的位置被示为实线正方形。在一些实施方案中,金属镀层可在蚀刻之前涂敷到接触区306。为了描述的目的,金属迹线322被示为阴影部分。在一些实施方案中,接触区306彼此间隔开至少一段最小距离,例如PCB设计规范所需的最小距离。在所示实施方案中,在引线框架300的周界周围的每个键合区318(被示为虚线正方形)正好布置在相应的接触区306之上,因此这样的键合区318也必须彼此间隔开至少该最小距离。然而,因为金属迹线322将内行的键合区318电耦合到横向远离地布置的相应接触区306,键合区318可分隔开小于PCB设计规范所需的最小距离,同时仍然允许接触区306彼此间隔开至少该最小距离。
现在参考图4A,示出了部分蚀刻和选择性地电镀的引线框架400的实施方案的顶视图。为了描述的目的,IC芯片404可被安装的轮廓被示为虚线。在该实施方案中,通过蚀刻掉引线框架400的顶表面的部分以限定其上布置有键合区418的金属迹线422的上部分来形成凹槽426。在该实施方案中,接触区406布置在引线框架400的底表面上的位置被示为虚线圆。如将在下文更详细描述的,外行的所有键合区418正好布置在相应的接触区406之上,而内行的至少一些键合区并不正好布置在相应的接触区406之上,允许内行的键合区418一起较靠近得间隔开。
现在参考图4B,示出了来自图4A的细部A和细部B的顶视图和侧视图。在细部A中,凹槽426被蚀刻到引线框架400的顶表面中以限定金属迹线422的上部分,金属迹线422将引线框架400的顶表面上的键合区418耦合到接触区406将布置在引线框架400的底表面上的位置。此外,引线框架400的顶表面和底表面选择性地电镀有例如金属镀层。如可在所示实施方案中看到的,键合区418和接触区406具有实质上相同的宽度。因为键合区418正好布置在接触区406之上,键合区418的间距必须等于接触区406的间距,这由IC封装将安装到的PCB的最低要求指示。
现在参考细部B,提供了示出插在两个键合区418之间的、下面正好有接触区406的键合区418的顶视图和侧视图。在所示实施方案中,键合区418布置在引线框架400的顶表面上并被示为矩形,且接触区406将布置在引线框架400的底表面上的位置被示为圆。在细部B中所示的实施方案中,键合区418的宽度相对于细部A中所示的键合区具有增加的宽度。因为接触区(未示出)之一布置成从中间键合区418正下方横向远离,所有键合区418的宽度可小于接触区406的宽度,因而允许键合区418比接触区406更靠近得布置在一起。
现在参考图5,示出了引线框架500的实施方案的顶视图,引线框架500具有在引线框架500的周界周围的外行键合区518和具有布置在IC芯片504将被安装的区域下面的接触区506的内行键合区518。在该实施方案中,内行键合区518被布置的金属迹线522的端部具有大于将键合区518耦合到相应的接触区506的金属迹线522的其余部分。例如,在各种实施方案中,金属迹线522可具有大约5.5密耳的间距和大约1.5密耳的宽度,并彼此间隔开大约4密耳。在各种实施方案中,键合区518可具有大约5.5密耳的间距和大约2.5密耳的宽度,并彼此间隔开大约3密耳。在各种实施方案中,接触区506的最小间距将由IC封装将安装到的PCB的要求确定。在各种实施方案中,接触区506可具有大约6密耳的直径和15.7密耳的间距、7.9密耳的直径和19.7密耳的间距、或9.8密耳的直径和25.6密耳的间距。
现在参考图6A-6C,示出了部分蚀刻的引线框架600的各种实施方案的顶视图。在图6A中,引线框架600的实施方案显示有在其顶表面上部分地限定的管芯附接垫(DAP)602,IC芯片604的至少一部分可安装到该顶表面上。在所示实施方案中,IC芯片604将被安装的区域(管芯附接区)包括DAP 602和金属迹线622的部分。在各种实施方案中,DAP 622除了其它事情以外还可提供增加的热量消散和/或对IC芯片604的结构支撑。在图6B所示的实施方案中,金属迹线622a电耦合到DAP 602,例如以提供对IC芯片604的电接地。在一些实施方案中,一个或多个通道可在DAP 602中形成,以便于封装材料流到以其它方式隔离或难以到达的地方。
现在参考图6C,示出了可用在IC封装中的部分蚀刻的引线框架600的顶视图。在所示实施方案中,示出了IC芯片604可被安装的位置。如可看到的,在该实施方案中的IC芯片604小于图6A和6B的IC芯片604,说明金属迹线的利用允许接触区的至少一部分布置成远离相应的键合区,从而增加IC芯片和引线框架的尺寸的给定组合可用的I/O连接的数量。如可从所示实施方案中看到的,使用引线框架600上的金属迹线来将接触区布置成远离键合区可配置成提供多行键合区和多行接触区。在各种实施方案中,三行或更多行键合区可被部分蚀刻到引线框架中,且相应于五个或更多个接触区的金属镀层可布置在引线框架的底表面上。例如,5×5mm引线框架可配置成提供多于100个的I/O连接。如可在所示实施方案中看到的,各种实施方案可利用向外布线和向内布线的组合。
现在参考图7,示出了IC封装制造过程700的实施方案的流程图。当对部分蚀刻的引线框架的设计标准被提供给制造商时,该过程在步骤702开始。在各种实施方案中,设计标准的至少一部分可通过客户命令被接收和/或由制造商发展。设计标准可包括关于最终IC封装的信息和/或可仅包括关于部分蚀刻的引线框架的信息。例如,设计标准可包括期望引线框架的长度、宽度和高度、待安装到引线框架上的IC芯片的尺寸、键合区的数量、键合区的位置、接触区的数量、接触区的位置和/或其它设计标准。在步骤704,第一位置设置有未蚀刻的金属条,例如铜的金属条。在步骤706,金属条使用任何数量的蚀刻过程被部分蚀刻在顶表面上,以产生限定金属迹线的上部分的凹槽的图案,键合区布置在金属迹线上。凹槽的图案可相应于将键合区耦合到接触区的位置所需的金属迹线,如可在设计标准中提供的。在一些实施方案中,蚀刻可以是半蚀刻,使得在引线框架中形成的凹槽穿过其在半途延伸。例如,在4密耳引线框架中,半蚀刻将为2密耳蚀刻。在各种实施方案中,引线框架可穿过其大于或小于半途被蚀刻。例如,在一些实施方案中,部分蚀刻可以到大约3密耳+/-0.5密耳的深度。在部分蚀刻顶表面之后,可通过电镀键合区和/或接触区将被布置的位置来选择性地电镀引线框架的顶表面和底表面的一个或两个。键合区的金属镀层可通过将可粘接的材料涂敷到金属迹线来形成。在各种实施方案中,表面粘附性增强处理(AE处理)例如粗糙化和/或清洁表面以增加粘附性可跟随在金属电镀之后。
在步骤708,部分蚀刻的引线框架可从第一地点运送到第二地点。在各种实施方案中,部分蚀刻的引线框架在运送期间为金属迹线提供稳定性。例如,在一些实施方案中,第一地点可以是适合于蚀刻引线框架的顶表面的制造厂的一部分,而第二地点可以是适合于完成IC封装过程的制造厂的相同或不同的部分。在一些实施方案中,第一地点可以是第一制造厂,而第二地点可以是第二制造厂。在一些实施方案中,第一地点可以是第一制造厂,而第二地点可以是客户的地点或其它地点。在步骤710,IC芯片安装到部分蚀刻的引线框架上。接着,IC芯片在步骤712被引线键合到部分蚀刻的引线框架,后面是在步骤714的IC芯片的封装。该过程以在步骤716的金属条的底表面的回蚀结束。
现在参考图8,示出了例如可用在IC封装制造过程中的类型的金属条800。金属条800包括布置在其上的多个设备区域801。在一些实施方案中,金属条800可以是铜或其它金属或金属合金,并可具有5密耳、大于5密耳或小于5密耳的厚度。在各种实施方案中,设备区域801可在尺寸上变化,且在金属条800上的设备区域801的数量也可变化。例如,在一些实施方案中,在金属条800上的设备区域801的数量可以是从小于100到大于1000的任何数量。在IC制造过程期间,一个或多个IC芯片可连接到每个设备区域801并封装在封装化合物内。在各种实施方案中,IC芯片可以经由引线键合电耦合到设备区域801或在倒装配置中直接电耦合到其。IC制造过程还可包括将设备区域801彼此分开,以形成可配置成安装到外部设备例如PCB的多个IC封装。当IC封装安装到PCB上时,IC芯片可经由布置在IC封装的底表面上的接触区电耦合到PCB。
虽然在附图中示出并在前述详细描述中描述了本发明的方法和系统的各种实施方案,但应理解,本发明不限于所公开的实施方案,而是能够有很多重新配置、修改和替换,而不偏离如本文阐述的本发明的精神。
Claims (19)
1.一种制造集成电路(IC)封装的引线框架的方法,所述方法包括:
接收对用在IC封装中的部分图案化的引线框架的设计标准,所述设计标准包括待布置在所述引线框架的顶表面上的键合区的第一数量以及待布置在所述引线框架的底表面上的接触区的第二数量;
在第一位置提供具有顶表面和通常平坦的底表面的金属条;
在所述第一位置蚀刻所述金属条的所述顶表面以限定等于来自客户命令的键合区的数量的多个键合区,并限定多个金属迹线的上部分,每个金属迹线从所述金属条的所述顶表面延伸到所述底表面,并将所述多个键合区中的一个键合区耦合到布置在所述金属条的所述底表面上的、接触区将被限定的区域;
其中至少一个金属迹线将所述多个键合区中的一个键合区耦合到从所述键合区之下横向远离地布置的接触区;
将所述金属条从所述第一位置运送到第二位置;以及
其中所述通常平坦的底表面在所述金属条的运送期间提供对与其整体地形成的所述金属迹线的支撑。
2.根据权利要求1所述的方法,其中所述第一位置是在第一制造设施处,而所述第二位置是在所述第一制造设施的不同区域、第二制造设施、发送所述设计标准的客户的位置中的一个。
3.根据权利要求1所述的方法,包括在所述第二位置将IC芯片安装到所述金属条的所述顶表面。
4.根据权利要求3所述的方法,其中所述IC芯片安装到至少一个金属迹线,所述至少一个金属迹线将布置在所述IC芯片之下的接触区耦合到布置在所述IC芯片的周界的键合区。
5.一种制造集成电路(IC)封装的引线框架的方法,所述方法包括:
接收对用在IC封装中的部分图案化的引线框架的设计标准,所述设计标准包括待布置在所述引线框架的顶表面上的多个键合区的位置的第一图案以及待布置在所述引线框架的底表面上的多个接触区的位置的第一图案;
提供具有顶表面和通常平坦的底表面的金属条;
蚀刻所述金属条的所述顶表面以限定在所述第一图案的位置处的所述多个键合区并限定多个金属迹线的上部分,所述多个金属迹线将所述金属条的所述顶表面上的所述多个键合区的所述第一图案的位置耦合到所述金属条的所述底表面上的所述多个接触区的所述第二图案的位置;以及
其中所述多个金属迹线的至少一个电耦合从接触区横向布置的键合区,使得没有垂直于所述金属条的所述顶表面的线与所述键合区和经由所述金属迹线电耦合到其的所述接触区相交。
6.根据权利要求5所述的方法,包括:
在第一位置执行所述金属条的所述顶表面的蚀刻;以及
将所蚀刻的金属条运送到第二位置。
7.根据权利要求6所述的方法,其中接收所述设计标准是结合客户命令的。
8.根据权利要求5所述的方法,包括在所述第二位置将IC芯片安装到所述金属条的所述顶表面。
9.根据权利要求5所述的方法,包括将金属镀层涂敷到所述键合区和在所述金属条的所述底表面上的所述多个接触区的所述第二图案的位置。
10.一种制造集成电路(IC)封装的引线框架的方法,所述方法包括:
在第一位置执行第一引线框架制造过程,所述第一制造过程包括:
提供具有顶表面和通常平坦的底表面的金属条;
将图案蚀刻到所述金属条的所述顶表面中以限定多个金属迹线的上部分,每个金属迹线从所述金属条的所述顶表面延伸到所述底表面,并具有布置在其顶表面上的键合区和布置在其底表面上的接触区;以及
将金属镀层涂敷到每个键合区以形成适合于运送的引线框架子组件;
将所述引线框架子组件从所述第一位置运送到第二位置;以及
在所述第二位置执行第二制造过程,所述第二制造过程包括:
将IC芯片安装到所述金属条的所述顶表面;
将所述IC芯片电耦合到所述多个键合区;
将所述IC芯片封装在封装化合物中;以及
蚀刻所述引线框架的所述底表面以使所述金属迹线彼此电隔离,使得所述多个金属迹线的至少一个电耦合从接触区横向布置的键合区,其中没有垂直于所述金属条的所述顶表面的线与所述键合区和经由所述金属迹线电耦合到其的所述接触区相交。
11.根据权利要求10所述的方法,其中所述第一制造过程至少部分地根据所述IC封装的设计标准来执行。
12.一种集成电路(IC)封装的引线框架,包括:
金属条,其具有顶表面和底表面;
所述金属条具有蚀刻到其顶表面中的图案化凹槽,所述图案化凹槽在深度上被限制,并部分地延伸而通到所述底表面,所述图案化凹槽限定从所述金属条的所述上表面延伸到所述下表面的多个金属迹线的上部分;
所述多个金属迹线包括布置在所述金属条的所述顶表面上的键合区和布置在所述金属条的所述底表面上的接触区,所述金属迹线将所述键合区电耦合到所述接触区;
所述键合区和所述接触区具有涂敷到其的金属镀层,使得当布置在所述多个金属迹线之间的所述金属条的部分被蚀刻掉时,将所述键合区耦合到所述接触区的所述多个金属迹线彼此电隔离;以及
其中所述多个金属迹线的至少一个电耦合从接触区横向布置的键合区,使得没有垂直于所述金属条的所述顶表面的线与所述键合区和经由所述金属迹线电耦合到所述键合区的所述接触区相交。
13.根据权利要求12所述的引线框架,其中被蚀刻到所述顶表面中的所述图案化凹槽在半途穿过所述金属条延伸。
14.根据权利要求12所述的引线框架,其中所述多个金属迹线具有小于1.5密耳的宽度和小于5.5密耳的间距。
15.根据权利要求12所述的引线框架,其中至少一个键合区耦合到接触区,所述接触区的宽度大于耦合到其的所述键合区的宽度。
16.根据权利要求12所述的引线框架,其中多个所述键合区具有小于耦合到其的所述接触区的间距。
17.一种制造集成电路(IC)封装的引线框架的方法,所述方法包括:
提供具有顶表面和通常平坦的底表面的金属条;
将图案蚀刻到所述金属条的所述顶表面中以限定多个金属迹线的上部分,每个金属迹线从所述金属条的所述顶表面延伸到所述底表面,并具有布置在其顶表面上的键合区和布置在其底表面上的接触区;以及
将金属镀层涂敷到每个键合区和每个接触区;
其中,当布置在所述多个金属迹线之间的所述金属条的其余部分被蚀刻掉时,所述多个金属迹线彼此电隔离;以及
其中所述多个金属迹线的至少一个电耦合从接触区横向布置的键合区,使得没有垂直于所述金属条的所述顶表面的线与所述键合区和经由所述金属迹线电耦合到所述键合区的所述接触区相交。
18.根据权利要求17所述的方法,包括:
在第一位置执行所述金属条的所述顶表面的蚀刻;以及
将所蚀刻的金属条运送到第二位置。
19.根据权利要求17所述的方法,其中所述图案至少部分地根据所述IC封装的设计标准被蚀刻到所述金属条的所述顶表面中。
Applications Claiming Priority (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16654709P | 2009-04-03 | 2009-04-03 | |
US61/166547 | 2009-04-03 | ||
US61/166,547 | 2009-04-03 | ||
US22636109P | 2009-07-17 | 2009-07-17 | |
US61/226361 | 2009-07-17 | ||
US61/226,361 | 2009-07-17 | ||
PCT/CN2010/000239 WO2010111885A1 (en) | 2009-04-03 | 2010-02-26 | Leadframe for ic package and method of manufacture |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102395981A true CN102395981A (zh) | 2012-03-28 |
CN102395981B CN102395981B (zh) | 2014-12-03 |
Family
ID=42827482
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201080015742.1A Expired - Fee Related CN102395981B (zh) | 2009-04-03 | 2010-02-26 | Ic封装的引线框架和制造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8785253B2 (zh) |
KR (1) | KR101753416B1 (zh) |
CN (1) | CN102395981B (zh) |
WO (1) | WO2010111885A1 (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20120168920A1 (en) | 2010-12-30 | 2012-07-05 | Stmicroelectronics, Inc. | Leadless semiconductor package and method of manufacture |
US8426254B2 (en) * | 2010-12-30 | 2013-04-23 | Stmicroelectronics, Inc. | Leadless semiconductor package with routable leads, and method of manufacture |
US8557638B2 (en) * | 2011-05-05 | 2013-10-15 | Stats Chippac Ltd. | Integrated circuit packaging system with pad connection and method of manufacture thereof |
CN105895610B (zh) | 2014-11-18 | 2019-11-22 | 恩智浦美国有限公司 | 半导体装置以及具有竖直连接条的引线框 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030207498A1 (en) * | 2002-04-29 | 2003-11-06 | Shafidul Islam | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
US20040251557A1 (en) * | 2003-06-16 | 2004-12-16 | Sandisk Corporation | Integrated circuit package having stacked integrated circuits and method therefor |
US20060267164A1 (en) * | 2005-05-24 | 2006-11-30 | Ye-Chung Chung | Tab package connecting host device element |
Family Cites Families (58)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5468994A (en) | 1992-12-10 | 1995-11-21 | Hewlett-Packard Company | High pin count package for semiconductor device |
JP2735509B2 (ja) * | 1994-08-29 | 1998-04-02 | アナログ デバイセス インコーポレーテッド | 改善された熱放散を備えたicパッケージ |
US5661337A (en) * | 1995-11-07 | 1997-08-26 | Vlsi Technology, Inc. | Technique for improving bonding strength of leadframe to substrate in semiconductor IC chip packages |
CN1222252A (zh) | 1996-04-18 | 1999-07-07 | 德塞拉股份有限公司 | 制造半导体封装的方法 |
SG60102A1 (en) | 1996-08-13 | 1999-02-22 | Sony Corp | Lead frame semiconductor package having the same and method for manufacturing the same |
US6670222B1 (en) | 1997-06-14 | 2003-12-30 | Jds Uniphase Corporation | Texturing of a die pad surface for enhancing bonding strength in the surface attachment |
KR100300666B1 (ko) | 1997-08-04 | 2001-10-27 | 기타지마 요시토시 | 수지밀봉형반도체장치와거기에사용되는회로부재및회로부재의제조방법 |
JPH1168006A (ja) | 1997-08-19 | 1999-03-09 | Mitsubishi Electric Corp | リードフレーム及びこれを用いた半導体装置及びこれらの製造方法 |
US6498099B1 (en) | 1998-06-10 | 2002-12-24 | Asat Ltd. | Leadless plastic chip carrier with etch back pad singulation |
US6585905B1 (en) | 1998-06-10 | 2003-07-01 | Asat Ltd. | Leadless plastic chip carrier with partial etch die attach pad |
US7270867B1 (en) | 1998-06-10 | 2007-09-18 | Asat Ltd. | Leadless plastic chip carrier |
US6294100B1 (en) | 1998-06-10 | 2001-09-25 | Asat Ltd | Exposed die leadless plastic chip carrier |
US7049177B1 (en) | 2004-01-28 | 2006-05-23 | Asat Ltd. | Leadless plastic chip carrier with standoff contacts and die attach pad |
US6229200B1 (en) | 1998-06-10 | 2001-05-08 | Asat Limited | Saw-singulated leadless plastic chip carrier |
US7247526B1 (en) | 1998-06-10 | 2007-07-24 | Asat Ltd. | Process for fabricating an integrated circuit package |
JP3764587B2 (ja) | 1998-06-30 | 2006-04-12 | 富士通株式会社 | 半導体装置の製造方法 |
JP3780122B2 (ja) | 1999-07-07 | 2006-05-31 | 株式会社三井ハイテック | 半導体装置の製造方法 |
EP1122778A3 (en) | 2000-01-31 | 2004-04-07 | Sanyo Electric Co., Ltd. | Circuit device and manufacturing method of circuit device |
US6306685B1 (en) | 2000-02-01 | 2001-10-23 | Advanced Semiconductor Engineering, Inc. | Method of molding a bump chip carrier and structure made thereby |
US6238952B1 (en) | 2000-02-29 | 2001-05-29 | Advanced Semiconductor Engineering, Inc. | Low-pin-count chip package and manufacturing method thereof |
US6372539B1 (en) | 2000-03-20 | 2002-04-16 | National Semiconductor Corporation | Leadless packaging process using a conductive substrate |
JP3883784B2 (ja) | 2000-05-24 | 2007-02-21 | 三洋電機株式会社 | 板状体および半導体装置の製造方法 |
US6545347B2 (en) | 2001-03-06 | 2003-04-08 | Asat, Limited | Enhanced leadless chip carrier |
JP3470111B2 (ja) | 2001-06-28 | 2003-11-25 | 松下電器産業株式会社 | 樹脂封止型半導体装置の製造方法 |
SG120858A1 (en) | 2001-08-06 | 2006-04-26 | Micron Technology Inc | Quad flat no-lead (qfn) grid array package, methodof making and memory module and computer system including same |
US6664615B1 (en) | 2001-11-20 | 2003-12-16 | National Semiconductor Corporation | Method and apparatus for lead-frame based grid array IC packaging |
KR100989007B1 (ko) | 2002-04-11 | 2010-10-20 | 엔엑스피 비 브이 | 반도체 디바이스 |
US7799611B2 (en) | 2002-04-29 | 2010-09-21 | Unisem (Mauritius) Holdings Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
US6812552B2 (en) | 2002-04-29 | 2004-11-02 | Advanced Interconnect Technologies Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
US6940154B2 (en) | 2002-06-24 | 2005-09-06 | Asat Limited | Integrated circuit package and method of manufacturing the integrated circuit package |
JP2004071670A (ja) | 2002-08-02 | 2004-03-04 | Fuji Photo Film Co Ltd | Icパッケージ、接続構造、および電子機器 |
US7880282B2 (en) | 2003-12-18 | 2011-02-01 | Rf Module & Optical Design Ltd. | Semiconductor package with integrated heatsink and electromagnetic shield |
JP2005303039A (ja) | 2004-04-13 | 2005-10-27 | Matsushita Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
KR101070890B1 (ko) | 2004-04-16 | 2011-10-06 | 삼성테크윈 주식회사 | 다열리드형 반도체 팩키지 제조 방법 |
US7411289B1 (en) | 2004-06-14 | 2008-08-12 | Asat Ltd. | Integrated circuit package with partially exposed contact pads and process for fabricating the same |
US6995458B1 (en) * | 2004-06-17 | 2006-02-07 | Mindspeed Technologies, Inc. | Cavity down no lead package |
US7064419B1 (en) | 2004-06-18 | 2006-06-20 | National Semiconductor Corporation | Die attach region for use in a micro-array integrated circuit package |
US7186588B1 (en) | 2004-06-18 | 2007-03-06 | National Semiconductor Corporation | Method of fabricating a micro-array integrated circuit package |
US7161232B1 (en) | 2004-09-14 | 2007-01-09 | National Semiconductor Corporation | Apparatus and method for miniature semiconductor packages |
US7217991B1 (en) | 2004-10-22 | 2007-05-15 | Amkor Technology, Inc. | Fan-in leadframe semiconductor package |
WO2006105734A1 (en) | 2005-04-07 | 2006-10-12 | Jiangsu Changjiang Electronics Technology Co., Ltd. | A packaging substrate with flat bumps for electronic devices and method of manufacturing the same |
KR101146973B1 (ko) | 2005-06-27 | 2012-05-22 | 페어차일드코리아반도체 주식회사 | 패키지 프레임 및 그를 이용한 반도체 패키지 |
JP3947750B2 (ja) | 2005-07-25 | 2007-07-25 | 株式会社三井ハイテック | 半導体装置の製造方法及び半導体装置 |
JP4032063B2 (ja) | 2005-08-10 | 2008-01-16 | 株式会社三井ハイテック | 半導体装置の製造方法 |
US7361977B2 (en) | 2005-08-15 | 2008-04-22 | Texas Instruments Incorporated | Semiconductor assembly and packaging for high current and low inductance |
CN100485893C (zh) | 2005-09-09 | 2009-05-06 | 鸿富锦精密工业(深圳)有限公司 | 影像感测芯片封装的制程和结构 |
US7410830B1 (en) | 2005-09-26 | 2008-08-12 | Asat Ltd | Leadless plastic chip carrier and method of fabricating same |
US8163604B2 (en) | 2005-10-13 | 2012-04-24 | Stats Chippac Ltd. | Integrated circuit package system using etched leadframe |
JP4199774B2 (ja) | 2006-02-09 | 2008-12-17 | 京セラ株式会社 | 電子部品搭載構造体 |
CN101601133B (zh) | 2006-10-27 | 2011-08-10 | 宇芯(毛里求斯)控股有限公司 | 部分图案化的引线框以及在半导体封装中制造和使用其的方法 |
US7834435B2 (en) | 2006-12-27 | 2010-11-16 | Mediatek Inc. | Leadframe with extended pad segments between leads and die pad, and leadframe package using the same |
JP5543058B2 (ja) | 2007-08-06 | 2014-07-09 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の製造方法 |
US7671452B1 (en) | 2007-08-17 | 2010-03-02 | National Semiconductor Corporation | Microarray package with plated contact pedestals |
US7749809B2 (en) | 2007-12-17 | 2010-07-06 | National Semiconductor Corporation | Methods and systems for packaging integrated circuits |
US8084299B2 (en) | 2008-02-01 | 2011-12-27 | Infineon Technologies Ag | Semiconductor device package and method of making a semiconductor device package |
US7786557B2 (en) | 2008-05-19 | 2010-08-31 | Mediatek Inc. | QFN Semiconductor package |
US7888259B2 (en) | 2008-08-19 | 2011-02-15 | Ati Technologies Ulc | Integrated circuit package employing predetermined three-dimensional solder pad surface and method for making same |
WO2010099673A1 (en) | 2009-03-06 | 2010-09-10 | Kaixin Inc. | Leadless integrated circuit package having high density contacts |
-
2010
- 2010-02-26 KR KR1020117025872A patent/KR101753416B1/ko active IP Right Grant
- 2010-02-26 WO PCT/CN2010/000239 patent/WO2010111885A1/en active Application Filing
- 2010-02-26 CN CN201080015742.1A patent/CN102395981B/zh not_active Expired - Fee Related
- 2010-02-26 US US13/262,709 patent/US8785253B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030207498A1 (en) * | 2002-04-29 | 2003-11-06 | Shafidul Islam | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
US20040251557A1 (en) * | 2003-06-16 | 2004-12-16 | Sandisk Corporation | Integrated circuit package having stacked integrated circuits and method therefor |
US20060267164A1 (en) * | 2005-05-24 | 2006-11-30 | Ye-Chung Chung | Tab package connecting host device element |
Also Published As
Publication number | Publication date |
---|---|
US8785253B2 (en) | 2014-07-22 |
KR101753416B1 (ko) | 2017-07-19 |
US20120025357A1 (en) | 2012-02-02 |
WO2010111885A1 (en) | 2010-10-07 |
KR20120018756A (ko) | 2012-03-05 |
CN102395981B (zh) | 2014-12-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9337095B2 (en) | Method of manufacturing leadless integrated circuit packages having electrically routed contacts | |
US7169651B2 (en) | Process and lead frame for making leadless semiconductor packages | |
US7646083B2 (en) | I/O connection scheme for QFN leadframe and package structures | |
US9281218B2 (en) | Method of producing a semiconductor package | |
US20080048308A1 (en) | Stackable packages for three-dimensional packaging of semiconductor dice | |
US20090004774A1 (en) | Method of multi-chip packaging in a tsop package | |
US11721614B2 (en) | Method of manufacturing semiconductor devices and corresponding semiconductor device having vias and pads formed by laser | |
US8115288B2 (en) | Lead frame for semiconductor device | |
US10573590B2 (en) | Multi-layer leadless semiconductor package and method of manufacturing the same | |
CN101803015A (zh) | 具有弯曲外引线的半导体芯片封装 | |
US20100314728A1 (en) | Ic package having an inductor etched into a leadframe thereof | |
CN101350318A (zh) | 电子封装及电子装置 | |
CN102395981B (zh) | Ic封装的引线框架和制造方法 | |
US20150084171A1 (en) | No-lead semiconductor package and method of manufacturing the same | |
US8174099B2 (en) | Leadless package with internally extended package leads | |
US20140284803A1 (en) | Semiconductor package and fabrication method thereof | |
US20010001069A1 (en) | Metal stud array packaging | |
CN218918844U (zh) | 晶粒封装结构 | |
CN106876340A (zh) | 半导体封装结构及其制作方法 | |
KR20020049821A (ko) | 웨이퍼 레벨 칩스케일 패키지 및 그 제조방법 | |
CN101494210A (zh) | 导线架以及封装结构 | |
US20090001533A1 (en) | Multi-chip packaging in a tsop package | |
KR20020065732A (ko) | 반도체 패키지 제조용 리드프레임 제조방법 | |
KR20020065733A (ko) | 반도체 패키지 및 그 제조방법 | |
KR20020065735A (ko) | 반도체 패키지 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20141203 |
|
CF01 | Termination of patent right due to non-payment of annual fee |