CN102428453A - 用于在快闪存储器数据存储装置中存储数据的方法及设备 - Google Patents

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CN102428453A CN2010800205073A CN201080020507A CN102428453A CN 102428453 A CN102428453 A CN 102428453A CN 2010800205073 A CN2010800205073 A CN 2010800205073A CN 201080020507 A CN201080020507 A CN 201080020507A CN 102428453 A CN102428453 A CN 102428453A
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Abstract

本发明揭示一种在包括多个存储器芯片(118、218、318)的快闪存储器数据存储装置(100、302、501)中存储数据的方法。所述方法包括：确定所述数据存储装置(100、302、501)中的存储器芯片(118、218、318)的数目；经由耦合到所述数据存储装置(100、302、501)的主机(106、350、551)，界定所述数据存储装置(100、302、501)的第一分区(321)，其中所述第一分区(321)包括所述多个存储器芯片(118、218、318)的第一子集；及经由耦合到所述数据存储装置(100、302、501)的主机(106、350、551)，界定所述数据存储装置(100、302、501)的第二分区(322)，其中所述第二分区(322)包括所述多个存储器芯片(118、218、318)的第二子集。在从所述第二分区(322)读取数据的同时将第一数据写入到所述第一分区(321)，且在从所述第一分区(321)读取数据的同时将第一数据写入到所述第二分区(322)。

Description

用于在快闪存储器数据存储装置中存储数据的方法及设备
相关申请案交叉参考
本申请案请求对在2009年4月8日提出申请且标题为“数据存储装置(DATASTORAGE DEVICE)”的第61/167,709号美国临时申请案及在2009年6月17日提出申请且标题为“快闪存储器数据存储装置中的分割及分条(PARTITIONING ANDSTRIPING IN A FLASH MEMORY DATA STORAGE DEVICE)”的第61/187,835号美国临时申请案的权益，其两者以整体引用的方式并入本文中。
技术领域
本说明涉及一种数据存储装置。
背景技术
可使用数据存储装置来存储数据。数据存储装置可与计算装置一同使用以提供所述计算装置的数据存储需要。在某些实例中，可期望在数据存储装置上存储大量数据。此外，可期望快速地执行从所述数据存储装置读取数据及向所述数据存储装置写入数据的命令。
发明内容
在第一一般方面中，揭示一种在包括多个存储器芯片的快闪存储器数据存储装置中存储数据的方法。所述方法包括：确定所述数据存储装置中的存储器芯片的数目；经由耦合到所述数据存储装置的主机，界定所述数据存储装置的第一分区，其中所述第一分区包括所述多个存储器芯片的第一子集；及经由耦合到所述数据存储装置的主机，界定所述数据存储装置的第二分区，其中所述第二分区包括所述多个存储器芯片的第二子集。在从所述第二分区读取数据的同时将第一数据写入到所述第一分区，且在从所述第一分区读取数据的同时将第一数据写入到所述第二分区。
实施方案可包括以下特征中的一者或一者以上。举例来说，可在读取数据的同时将第二数据写入到所述第一分区，且可在从所述第一分区读取数据的同时将第二数据写入到所述第二分区，且对于N＝第3到至少第10或至少低100或至少第1000：可在从所述第二分区读取数据的同时将N数据写入到所述第一分区，且可在从所述第一分区读取数据的同时将N数据写入到所述第二分区。
确定所述数据存储装置中的存储器芯片的数目可包括将指示所述数据存储装置中的存储器芯片的所述数目的信息从所述数据存储装置传输到所述主机，且所述所传输信息可包括关于所述数据存储装置的物理架构的信息，其中包括关于所述数据存储装置的特定存储器芯片与特定通道之间的连接的信息。可在所述主机中界定所述数据存储装置中的将从所述主机向其写入数据的地址位置，其中所述地址位置规定将所述数据写入到所述多个存储器芯片中的特定一者。
所述数据存储装置可包括用于在所述主机与所述多个存储器芯片之间传递数据的多个物理通道，其中每一通道可操作地连接到不同多个所述存储器芯片，且所述方法进一步包括：确定所述物理通道的数目；确定所述数目个通道的第一子集，其中通道的所述第一子集中的通道仅可操作地连接到存储器芯片的所述第一子集中的存储器芯片；及确定所述数目个通道的第二子集，其中通道的所述第二子集中的通道仅可操作地连接到存储器芯片的所述第二子集中的存储器芯片。可在所述主机中界定所述数据存储装置中的将从所述主机向其写入数据的地址位置，其中所述地址位置规定经由特定通道将所述数据写入到所述多个存储器芯片中的特定一者。另外，所述数据存储装置可包括用于在所述主机与所述多个存储器芯片之间传递数据的多个物理通道，且所述方法可进一步包括：确定所述物理通道的数目，其中所述所确定通道可操作地连接到存储器芯片的所述第一子集中的所述存储器芯片且可操作地连接到存储器芯片的所述第二子集中的存储器芯片。
所述第一子集可不包括所述第二子集中的任何存储器芯片，且所述第二子集可不包括所述第一子集中的任何存储器芯片。所述方法可进一步包括：接收所述第一分区的存储器芯片已出故障或可能要出故障的指示；经由耦合到所述数据存储装置的所述主机将所述数据存储装置的所述第一分区重新界定为包括所述多个存储器芯片的第三子集，其中所述第三子集不同于所述第一子集，且其中所述第三子集不包括所述第二子集中的任何存储器芯片，且其中所述第二子集不包括所述第三子集中的任何存储器芯片。重新界定所述第一分区可包括将所述第三子集界定为所述第一子集的除已出故障或接近出故障的所述存储器芯片以外的存储器芯片。
在另一一般方面中，一种设备包括：快闪存储器数据存储装置，其包括多个存储器芯片；及主机，其经由接口可操作地耦合到所述数据存储装置。所述主机包括：配置检测引擎，其经配置以检测所述数据存储装置中的存储器芯片的数目；分区引擎；及驱动器。所述分区引擎经配置以界定：所述数据存储装置的第一分区，其中所述第一分区包括所述多个存储器芯片的第一子集；及所述数据存储装置的第二分区，其中所述第二分区包括所述多个存储器芯片的第二子集。所述驱动器经配置以：将第一数据写入到所述第一分区；在正将所述第一数据写入到所述第一分区的同时从所述第二分区读取数据；及在从所述第一分区读取数据的同时将所述第一数据写入到所述第二分区。
实施方案可包括以下特征中的一者或一者以上。举例来说，所述驱动器可进一步经配置以在从所述第二分区读取数据的同时将第二数据写入到所述第一分区且在从所述第一分区读取数据的同时将所述第二数据写入到所述第二分区；及对于N＝第3到至少第10，所述驱动器可进一步经配置以在从所述第二分区读取数据的同时将N数据写入到所述第一分区且在从所述第一分区读取数据的同时将所述N数据写入到所述第二分区。
所述数据存储装置可经配置以在从所述主机接收到命令后即刻将指示所述数据存储装置中的存储器芯片的所述数目的信息从所述数据存储装置传输到所述主机，且所述所传输信息可包括关于所述数据存储装置的物理架构的信息，其中包括关于所述数据存储装置的特定存储器芯片与特定通道之间的连接的信息。所述主机可进一步包括经配置以给待写入到所述数据存储装置的数据指派存储器地址的地址指派引擎，其中所述所指派存储器地址规定将所述数据写入到所述多个存储器芯片中的特定一者。
当所述数据存储装置包括用于在所述主机与所述多个存储器芯片之间传递数据的多个物理通道时，其中每一通道可操作地连接到不同多个所述存储器芯片，所述配置检测引擎可进一步经配置以：检测所述物理通道的数目，且所述分区引擎可进一步经配置以：确定所述数目个通道的第一子集，其中所述第一通道子集中的通道仅可操作地连接到所述第一存储器芯片子集中的存储器芯片；及确定所述数目个通道的第二子集，其中所述第二通道子集中的通道仅可操作地连接到所述第二存储器芯片子集中的存储器芯片。所述地址指派引擎可经配置以给待写入到所述数据存储装置的数据指派存储器地址，其中所述所指派存储器地址规定经由特定通道将所述数据写入到所述多个存储器芯片中的特定一者。在另一实施方案中，当所述数据存储装置包括用于在所述主机与所述多个存储器芯片之间传递数据的多个物理通道时，所述多个物理通道可为可操作地连接到所述第一存储器芯片子集中的存储器芯片且可操作地连接到所述第二存储器芯片子集中的存储器芯片。
所述分区引擎进一步经配置以：接收所述第一分区的存储器芯片已出故障或可能要出故障的指示；将所述数据存储装置的所述第一分区重新界定为包括所述多个存储器芯片的第三子集，其中所述第三子集不同于所述第一子集，且其中所述第三子集不包括所述第二子集中的任何存储器芯片且其中所述第二子集不包括所述第三子集中的任何存储器芯片。
在附图及下文说明中阐述一个或一个以上实施方案的细节。从所述说明及图式且从权利要求书将明了其它特征。
附图说明
图1是数据存储装置的示范性框图。
图2是所述数据存储装置的印刷电路板的示范性透视框图。
图3A是与图1的数据存储装置一同使用的示范性计算装置的示范性框图。
图3B是与图1的数据存储装置一同使用的示范性计算装置的示范性框图。
图4是图解说明在图1的数据存储装置上存储数据的实例性过程的示范性流程图。
图5是图1的数据存储装置的实例性实施方案的示范性框图。
图6是图解说明图1的数据存储装置的实例性操作的示范性流程图。
具体实施方式
本文件描述一种用于数据存储的设备、系统及技术。此数据存储设备可包括可与一个或一个以上不同存储器板一同使用的控制器的控制器板，其中所述存储器板中的每一者具有多个快闪存储器芯片。所述数据存储设备可使用所述控制器板上的接口来与主机进行通信。以此方式，所述控制器板上的所述控制器可经配置以使用所述接口来从所述主机接收命令且使用所述存储器板上的所述快闪存储器芯片来执行这些命令。
图1是数据存储装置100的框图。数据存储装置100可包括控制器板102以及一个或一个以上存储器板104a及104b。数据存储装置100可经由接口108与主机106进行通信。接口108可在主机106与控制器板102之间。控制器板102可包括控制器110、DRAM 111、多个物理通道112、电力模块114及存储器模块116。存储器板104a及104b可包括所述存储器板中的每一者上的多个快闪存储器芯片118a及118b。存储器板104a及104b还可包括存储器装置120a及120b。
一般来说，数据存储装置100可经配置以将数据存储于快闪存储器芯片118a及118b上。主机106可将数据写入到快闪存储器芯片118a及118b及从快闪存储器芯片118a及118b读取数据，并且引起将关于快闪存储器芯片118a及118b执行的其它操作。可经由控制器板102上的控制器110来处理且由控制器110来控制主机106与快闪存储器芯片118a及118b之间的数据读取及写入以及其它操作。控制器110可从主机106接收命令且致使使用存储器板104a及104b上的快闪存储器芯片118a及118b来执行这些命令。主机106与控制器110之间的通信可经由接口108。控制器110可使用通道112来与快闪存储器芯片118a及118b进行通信。
控制器板102可包括DRAM 111。DRAM 111可为可操作地耦合到控制器110且可用以存储信息。举例来说，DRAM 111可用以存储逻辑地址到物理地址映射及坏块信息。DRAM 111还可经配置以用作主机106与快闪存储器芯片118a及118b之间的缓冲器。在一个示范性实施方案中，控制器板102以及存储器板104a及104b中的每一者为物理上单独的印刷电路板(PCB)。存储器板104a可在可操作地连接到控制器板102PCB的一个PCB上。举例来说，存储器板104a可物理及/或电连接到控制器板102。类似地，存储器板104b可为与存储器板104a分开的PCB且可为可操作地连接到控制器板102PCB。举例来说，存储器板104b可物理及/或电连接到控制器板102。
存储器板104a及104b每一者可单独地与控制器板102断开及从控制器板102移除。举例来说，存储器板104a可从控制器板102断开且由另一存储器板(未展示)替换，其中所述另一存储器板可操作地连接到控制器板102。在此实例中，可用其它存储器板换出存储器板104a及104b中的任一者或两者，使得所述其它存储器板可与同一控制器板102及控制器110一同操作。举例来说，存储器板104b可物理及/或电连接到控制器板102。
在一个示范性实施方案中，控制器板102以及存储器板104a及104b中的每一者可以磁盘驱动器形状因数物理连接。所述磁盘驱动器形状因数可包括不同大小，例如(举例来说)3.5″磁盘驱动器形状因数及2.5″磁盘驱动器形状因数。
在一个示范性实施方案中，控制器板102以及存储器板104a及104b中的每一者可使用高密度球栅阵列(BGA)连接器电连接。可使用BGA连接器的其它变化形式，其中包括(举例来说)细球栅阵列(FBGA)连接器、超细球栅阵列(UBGA)连接器及微球栅阵列(MBGA)连接器。也可使用其它类型的电连接构件。
接口108可包括控制器110与主机106之间的高速接口。所述高速接口可使得能够在主机106与快闪存储器芯片118a及118b之间快速传送数据。在一个示范性实施方案中，所述高速接口可包括外围组件互连高速(“PCIe”)接口。举例来说，所述PCIe接口可为PCIe x4接口或PCIe x8接口。接口108可包括到主机106的连接器，例如(举例来说)外部PCIe连接器电缆组合件。也可使用其它高速接口、连接器及连接器组合件。
在一个示范性实施方案中，控制器板102与存储器板104a及104b上的快闪存储器芯片118a及118b之间的通信可布置及配置成多个物理通道112。通道112中的每一者可与一个或一个以上快闪存储器芯片118a及118b通信。控制器110可经配置而使得从主机106接收的命令可由控制器110使用通道112中的每一者同时或至少实质上同时执行。以此方式，可在不同物理通道112上同时执行多个命令，此可改善数据存储装置100的吞吐量。
在图1的实例中，图解说明二十(20)个物理通道112。完全实线图解说明控制器110与存储器板104a上的快闪存储器芯片118a之间的十(10)个物理通道。混合的实线与虚线图解说明控制器110与存储器板104b上的快闪存储器芯片118b之间的十(10)个通道。如图1中所图解说明，通道112中的每一者可支持多个快闪存储器芯片。举例来说，通道112中的每一者可支持多达32个快闪存储器芯片。在一个示范性实施方案中，所述20个通道中的每一者可经配置以支持6个快闪存储器芯片并与其通信。在此实例中，存储器板104a及104b中的每一者将各自包括60个快闪存储器芯片。依据快闪存储器芯片118a及118b的类型及数目，数据存储100装置可经配置以存储多达多个数据太字节且包括多个数据太字节在内。
控制器110可包括微控制器、FPGA控制器、其它类型的控制器或这些控制器的组合。在一个示范性实施方案中，控制器110为微控制器。可以硬件、软件或硬件与软件的组合来实施所述微控制器。举例来说，可从存储器(例如，存储器模块116)给所述微控制器加载计算机程序产品，所述计算机程序产品包括在被执行时可致使所述微控制器以某一方式执行的指令。所述微控制器可经配置以使用接口108从主机106接收命令且执行所述命令。举例来说，所述命令可包括用以使用快闪存储器芯片118a及118b读取、写入、拷贝及擦除数据块的命令以及其它命令。
在另一示范性实施方案中，控制器110为FPGA控制器。可以硬件、软件或硬件与软件的组合来实施所述FPGA控制器。举例来说，可从存储器(例如，存储器模块116)给所述FPGA控制器加载固件，所述固件包括在被执行时可致使所述FPGA控制器以某一方式执行的指令。所述FPGA控制器可经配置以使用接口108从主机106接收命令且执行所述命令。举例来说，所述命令可包括用以使用快闪存储器芯片118a及118b读取、写入、拷贝及擦除数据块的命令以及其它命令。
存储器模块116可经配置以存储数据，可将所述数据加载到控制器110。举例来说，存储器模块116可经配置以存储FPGA控制器的一个或一个以上图像，其中所述图像包括供所述FPGA控制器使用的固件。存储器模块116可与主机106介接以与主机106通信。存储器模块116可与主机106直接介接及/或可经由控制器110间接与主机106介接。举例来说，主机106可将固件的一个或一个以上图像传递到存储器模块116以进行存储。在一个示范性实施方案中，存储器模块116包括电可擦除可编程只读存储器(EEPROM)。存储器模块116还可包括其它类型的存储器模块。
存储器板104a及104b可经配置以与不同类型的快闪存储器芯片118a及118b一同操作。在一个示范性实施方案中，快闪存储器芯片118a及快闪存储器芯片118b可为相同类型的快闪存储器芯片，其中包括需要来自电力模块114的相同电压及来自相同快闪存储器芯片销售商。术语销售商与制造商在本文件通篇中可互换使用。
在另一示范性实施方案中，存储器板104a上的快闪存储器芯片118a可为与存储器板104b上的快闪存储器芯片118b不同的类型的快闪存储器芯片。举例来说，存储器板104a可包括SLC NAND快闪存储器芯片且存储器板104b可包括MLC NAND快闪存储器芯片。在另一实例中，存储器板104a可包括来自一个快闪存储器芯片制造商的快闪存储器芯片且存储器板104b可包括来自不同快闪存储器芯片制造商的快闪存储器芯片。具有全部相同类型的快闪存储器芯片或具有不同类型的快闪存储器芯片的灵活性使得能够使数据存储装置100适合主机106正在使用的不同应用程序。
在另一示范性实施方案中，存储器板104a及104b可在同一存储器板上包括不同类型的快闪存储器芯片。举例来说，存储器板104a可在同一PCB上包括SLC NAND芯片及MLC NAND芯片两者。类似地，存储器板104b可包括SLC NAND芯片及MLC NAND芯片两者。以此方式，数据存储装置100可有利地经定制以满足主机106的规格。
在另一示范性实施方案中，存储器板104a及104b可包括其它类型的存储器装置，其中包括非快闪存储器芯片。举例来说，存储器板104a及104b可包括随机存取存储器(RAM)，例如(举例来说)动态RAM(DRAM)及静态RAM(SRAM)以及其它类型的RAM及其它类型的存储器装置。在一个示范性实施方案中，存储器板104a及104b两者可包括RAM。在另一示范性实施方案中，所述存储器板中的一者可包括RAM且另一存储器板可包括快闪存储器芯片。此外，所述存储器板中的一者可包括RAM及快闪存储器芯片两者。
存储器板104a及104b上的存储器模块120a及120b可分别用以存储与快闪存储器芯片118a及118b相关的信息。在一个示范性实施方案中，存储器模块120a及120b可存储快闪存储器芯片的装置特性。所述装置特性可包括所述芯片为SLC芯片还是MLC芯片、所述芯片为NAND还是NOR芯片、芯片选择的数目、块的数目、每块页的数目、每页字节的数目及所述芯片的速度。
在一个示范性实施方案中，存储器模块120a及120b可包括串行EEPROM。EEPROM可存储装置特性。可针对任何给定类型的快闪存储器芯片汇编一次装置特性且可用所述装置特性产生适当EEPROM图像。当存储器板104a及104b可操作地连接到控制器板102时，则可从EEPROM读取所述装置特性，使得控制器110可自动辨识控制器110正在控制的快闪存储器芯片118a及118b的类型。另外，可针对特定类型的快闪存储器芯片118a及118b使用所述装置特性来将控制器110配置成适当参数。
如上文所论述，控制器110可包括FPGA控制器。参照图2，其图解说明FPGA控制器210的示范性框图。FPGA控制器可经配置以按上文关于图1的控制器110所描述的方式操作。FPGA控制器210可包括用以将多个物理通道112连接到快闪存储器芯片218的多个通道控制器250。快闪存储器芯片218被图解说明为连接到通道控制器250中的每一者的多个快闪存储器芯片。快闪存储器芯片218表示图1的快闪存储器芯片118a及118b，快闪存储器芯片118a及118b在图1的单独存储器板104a及104b上。所述单独存储器板未在图2的实例中展示。FPGA控制器210可包括PCIe接口模块208、双向直接存储器存取(DMA)控制器252、动态随机存取存储器(DRAM)控制器254、命令处理器/队列256及信息与配置接口模块258。
可使用接口与主机(例如，图1的主机106)传递信息。在此实例(图2)中，FPGA控制器210包括用以与主机及PCIe接口模块208通信的PCIe接口。PCIe接口模块208可经布置及配置以从主机接收命令且将命令发送到主机。PCIe接口模块208可在主机与数据存储装置之间提供数据流控制。PCIe接口模块208可使得能够在主机与控制器210且最终快闪存储器芯片218之间高速传送数据。在一个示范性实施方案中，PCIe接口及PCIe接口模块208可包括64位总线。双向直接存储器存取DMA控制器252可经布置及配置以控制PCIe接口模块208与命令处理器/队列256之间的总线的操作。双向DMA控制器252可经配置以与PCIe接口208及通道控制器250中的每一者介接。双向DMA控制器252使得能够在主机106与快闪存储器芯片218之间进行双向直接存储器存取。
DRAM控制器254可经布置及配置以控制逻辑地址到物理地址的翻译。举例来说，在其中主机使用逻辑地址来寻址存储器空间的实施方案中，DRAM控制器254可借助将由主机使用的逻辑地址翻译成快闪存储器芯片218中的实际物理地址(与正被写入到快闪存储器芯片218或从快闪存储器芯片218读取的数据相关)来辅助命令处理器/队列256。从主机接收的逻辑地址可翻译成快闪存储器芯片218中的一者中的位置的物理地址。类似地，快闪存储器芯片218中的一者中的位置的物理地址可翻译成逻辑地址且被传递到主机。
命令处理器/队列256可经布置及配置以经由PCIe接口模块208从主机接收命令且经由通道控制器250控制所述命令的执行。命令处理器/队列256可维持待执行的若干个命令的队列且使用有序列表来对所述命令进行排序以确保可首先处理最老命令。命令处理器100可维持指定给同一快闪存储器芯片的命令的次序且可对指定给不同快闪存储器芯片的命令进行重新排序。以此方式，可同时执行多个命令且可同时或至少实质同时使用通道112中的每一者。
命令处理器/队列256可经配置以无序地处理不同通道112的命令且保持按通道命令排序。举例来说，命令处理器/队列256可无序地处理从主机接收且指定给不同通道的命令。以此方式，可保持所述通道忙碌。可按命令处理器/队列256从主机接收命令的次序来处理从主机接收以在同一通道上进行处理的命令。在一个示范性实施方案中，命令处理器/队列256可经配置以将从主机接收的命令列表维持为先进先出排序列表，以确保所述命令的及时执行。
通道控制器250可经布置及配置以处理来自命令处理器/队列256的命令。通道控制器250中的每一者可经配置以处理多个快闪存储器芯片218的命令。在一个示范性实施方案中，通道控制器250中的每一者可经配置以处理多达32个快闪存储器芯片218(且包括32个快闪存储器芯片218在内)的命令。
通道控制器250可经配置以按命令处理器/队列256指定的次序来处理来自命令处理器/队列256的命令。可处理的命令的实例包括但不限于读取快闪页、编程快闪页、拷贝快闪页、擦除快闪块、读取快闪块的元数据、映射快闪存储器芯片的坏块及复位快闪存储器芯片。
信息与配置接口模块258可经布置及配置以与存储器模块(例如，图1的存储器模块116)介接以接收FPGA控制器210的配置信息。举例来说，信息与配置接口模块258可从所述存储器模块接收一个或一个以上图像以将固件提供到FPGA控制器210。对所述图像及对所述固件的修改可由主机经由信息与配置接口模块258提供到控制器210。经由信息与配置接口模块258接收的修改可应用于控制器210的组件中的任一者，其中包括(举例来说)PCIe接口模块208、双向直接存储器存取DMA控制器252、DRAM控制器254、命令处理器/队列256及通道控制器250。信息与配置接口模块258可包括一个或一个以上寄存器，可视需要通过来自主机的指令修改所述一个或一个以上寄存器。
FPGA控制器210可经布置及配置以结合主机协作及处理命令。FPGA控制器210可执行或至少辅助执行错误校正、坏块管理、逻辑/物理映射、无用单元收集、损耗均衡、与快闪存储器芯片218相关的分割及低级格式化。
图3A是设备300的示意性框图，设备300包括具有组织成第一分区321及第二分区322的多个快闪存储器芯片318a、318b、318c、318d、318e、318f、318g、318h、318i、318j、318k、318l的数据存储装置302。第一及第二分区321及322界定数据存储装置302中的存储空间的不同物理区域，使得可将不同种类的目录及文件分类在不同分区中，或使得一个分区可用于不同于另一分区的目的。第一分区可包括第一子集快闪存储器芯片318a到318f，而第二分区可包括第二子集快闪存储器芯片318g到318l，其中不存在任何为两个分区的部分的快闪存储器芯片。也就是说，在个别快闪存储器芯片之间划出分区321与分区322之间的边界，以确保个别快闪存储器芯片不属于一个以上分区。
将数据存储装置组织成两个或两个以上分区可用于若干个目的。举例来说，可保持存储于一个分区上的操作系统文件与存储于另一分区上的用户文件分离。可动态且快速地改变大小(可能使文件系统满)的高速缓冲存储器及日志文件可存储于一个分区上且保持与存储于不同分区上的其它文件分离。分区可用于多重引导设置，其允许用户在单个计算机上具有一个以上操作系统。举例来说，用户可在同一数据存储装置的不同分区上安装Linux、Mac OS X及Microsoft Windows或其它操作系统且具有在加电时引导到任何操作系统(由硬件支持)中的选择。可使用分区来保护或隔离文件以使得更容易地恢复遭破坏文件系统或操作系统安装。举例来说，如果一个分区遭破坏但任何其它文件系统均不受影响，那么所述存储装置上的数据仍可为可挽回的。针对只读数据使用单独的分区还减少所述分区上的文件系统遭破坏的机会。分区还可提高其中较小文件系统更高效的系统上的总体计算机性能。举例来说，仅具有一个NTFS文件系统的大硬盘驱动器通常具有非常大的顺序存取的主文件表(MFT)，且通常比较小分区的较小MFT花费更多的时间来读取此MFT。
在另一实例性实施例中，数据存储装置302可用以存储必须从所述数据存储装置快速读取且将其供应到主机的大量数据(例如，许多千兆字节或太字节的数据)。举例来说，所述数据存储装置可用以高速缓冲存储大量的公开可存取信息(例如，来自万维网的网页的大语料库、书籍的电子版本的大库或表示大量电信的数字信息等)，所述大量的公开可存取信息可由主机响应于查询而提取。因此，可为重要的是响应于主机所发出的读取命令而非常快速地存取并返回相关数据。然而，还可需要随相关信息改变而不断地更新数据存储装置中所存储的信息以保持所述信息为最近的。举例来说，如果存储装置上的信息与网页的语料库相关，那么可需要随网页改变且随新网页被创建而更新存储装置上所存储的信息。
在此系统中，经分割快闪存储器数据存储装置302可提供优越性能。在快闪存储器存储装置中，到快闪存储器芯片的写入操作比从快闪存储器芯片的读取操作花费更长的时间(例如，长10到100倍)。在各种实施例中，每一快闪存储器芯片318a到318l可每个别存储媒体经由单个通信通道312a到321f与主机350进行通信，使得给定快闪存储器芯片上的单个读取或写入(但非两者)在给定时间框架内。在此实施例中，到存储媒体的写入操作可阻挡从同一装置的可能读取操作。
举例来说，通过快闪存储器芯片318a到318l，完成写入命令所需要的时间或等待时间可远远大于完成读取命令所需要的时间或等待时间。另外，快闪存储器芯片318a到318l可招致多个事务以便完成单个写入操作。此情况的实例可包括“无用单元收集”。
因此，将数据存储装置的芯片318a到318l组织成两个或两个以上分区(其中，在不同芯片之间的边界处界定所述分区)提供用以确保快速读取操作同时还允许实时更新所述数据存储装置上所存储的信息的方式。举例来说，分区321及322两者可用以存储待响应于查询而提供的大致相同数据语料库(例如，网页语料库)，且个别分区可在服务于请求与用新信息更新之间交替。举例来说，在第一时间周期中，第一分区321可用以将信息提供到主机(例如，可响应于用户查询而请求的信息)，同时更新第二分区322上的数据(例如，响应于对语料库的网页的改变或增加)。接着，在第二时间周期中，最近经更新的第二分区322可用以将信息提供到主机，同时更新第一分区321上的数据。以此方式，第一分区上的数据可镜射于第二分区上，使得第二分区可维持与第一分区上的数据实质相同的数据。为确保两个分区维持实质相同的数据语料库且第二分区通过存储与第一分区实质相同的数据而镜射第一分区，主机可将数据写入到第一分区，且接着主机可将被写入到第一分区的相同数据写入到第二分区。主机可执行额外操作以确保第二分区镜射第一分区。举例来说，如果主机从装置302接收到所述分区中的任一者上的快闪存储器芯片已出故障或可能要出故障的指示，那么主机可将对应于所述出故障或即将出故障的芯片上的数据的数据拷贝到所述分区的另一芯片上。在一个实施方案中，主机可从不包括所述出故障或即将出故障的芯片的分区拷贝数据。
通过准备装置302上的镜射分区321及322，数据可总是从充当只读装置的分区来提供，且因此提供对来自主机的读取命令的非常快速的响应，而不会因写入命令减慢，同时正在用新信息更新另一分区。界定分区而使得个别快闪存储器芯片仅包括于一个分区中确保没有快闪芯片将具有在实质相同时间向其写入且从其读取的数据，此将导致对来自主机350的读取请求的响应的延迟。然而，在另一实施方案中，两个镜射分区之间的边界不需要沿物理芯片边界划出，在此情况下芯片的一些物理存储器地址可属于一个分区且所述芯片的其它物理存储器地址可属于另一镜射分区。
如上文所论述，存储器芯片318a到318l可连接到可包括FPGA控制器310的控制器。所述FPGA控制器可经配置以按上文关于图1控制器110或图2的FPGA 210所描述的方式操作。FPGA控制器310可包括用以将多个通道112连接到快闪存储器芯片318a到318l的多个通道控制器312a、312b、312c、312d、312e、312f。当然，如上文所描述，存储装置可包括远多于12个快闪存储器芯片、远多于六个通道控制器，且远多于两个快闪存储器芯片可为跨越物理通道可操作地连接到通道控制器。因此，图3A及图3B中所示的实施方案仅为示意性的，以用于说明的清晰性目的。
在一个实施方案中，通道控制器312a、312b、312c、312d、312e、312f可控制可操作地连接到为每一分区321及322的部分的快闪存储器芯片的通道。举例来说，通道控制器312a可为可操作地连接到存储器芯片318a(其为第一分区321的部分)，且还可操作地连接到存储器芯片318g(其为第二分区322的部分)。在此配置中，第一分区321中的至少一个存储器芯片连接到数据存储装置302与主机之间的每一通信通道，且第二分区322中的至少一个存储器芯片连接到数据存储装置302与主机350之间的每一通信通道。此配置产生分区321或322与主机之间的通信的最大并行性，此可产生从数据存储装置302的快速读取存取时间及向数据存储装置302的快速写入时间。
在另一实施方案中，大约一半通道控制器可为可操作地连接到第一分区中的快闪存储器芯片且大约一半通道控制器可为可操作地连接到第二分区中的快闪存储器芯片。
在图3B中所示的另一实施方案中，快闪存储器芯片318a、318b、318c、318d、318e、318f、318g、318h、318i、318j、318k、318l可组织成第一分区331、第二分区332、第三分区333及第四分区334，其中不同分区界定数据存储装置302中的存储空间的不同物理区域，使得不同种类的目录及文件可存储于不同分区中，或使得一个分区可用于不同于另一分区的目的。第一分区331可包括第一子集快闪存储器芯片318a到318c。第二分区332可包括第二子集快闪存储器芯片318d到318f。第三分区333可包括第三子集快闪存储器芯片318g到318i。第四分区334可包括第四子集快闪存储器芯片318j到318l。在一个实施方案中，在不同分区331、332、333及334当中，不存在任何其物理存储器地址空间为两个或两个以上分区的部分的快闪存储器芯片。也就是说，在个别快闪存储器芯片之间划出分区331、332、333及334之间的边界，以确保个别快闪存储器芯片不属于一个以上分区。
在图3B的系统中，经分割快闪存储器数据存储装置302可提供优越性能(例如，当用以存储待响应于查询而提供的数据语料库(例如，网页语料库)时)且个别分区可在服务于请求与用新信息更新之间交替。举例来说，在第一时间周期中，第一、第二及第三分区331、332及333可用以将信息提供到主机(例如，可响应于用户查询而请求的信息)，同时更新第四分区334上的数据(例如，响应于对语料库的网页的改变或增加)。接着，在第二时间周期中，最近经更新的第四分区334连同第二及第三分区332及333可用以将信息提供到主机，同时更新第一分区331上的数据。因此，可以循环方式更新每一分区上的数据，同时由其它分区服务于查询请求。可重复此过程，使得数据总是从充当只读装置的分区来提供，且因此提供对来自主机的读取命令的非常快速的响应，而不会因写入命令减慢，同时正在用新信息更新另一分区。界定四个分区产生数据存储装置上所存储的信息的冗余，使得如果一分区、通道或个别存储器芯片出故障而导致一个分区不再可用，那么剩余三个分区可继续用以提供数据存储装置，其中轮流更新所述剩余分区中的每一者，同时其它剩余分区服务于数据请求。
如上文所描述，数据存储装置302可经由接口308连接到主机350，接口308可为高速接口，例如(举例来说)PCIe接口。主机可包括(举例来说)处理器352、第一存储器354、第二存储器356、存储器装置检测引擎358及分区引擎360。第一存储器354可包括(举例来说)适于存储可由处理器352执行的机器可读、可执行代码指令的非易失性存储器装置(例如，硬磁盘)。第一存储器354上所存储的代码指令可加载到第二存储器(例如，易失性存储器，例如随机存取存储器)356中，在此处其可由处理器352执行以创建存储器装置检测引擎358及分区引擎360。第二存储器可包括专用于用户模式应用程序的“用户空间”363的逻辑块及专用于运行用户级应用程序必须控制以执行其功能的较低级资源的“核心空间”364的逻辑块。存储器装置检测引擎358及分区引擎360可驻存于第二存储器356的核心空间364中。
存储器装置检测引擎358可经配置以检测数据存储装置302上的快闪存储器芯片318的数目，且分区引擎360可经配置以界定所述数据存储装置的第一分区321及第二分区322。因此，在主机350上运行的存储器装置检测引擎358及分区引擎360可由主机用来发现数据存储装置302的硬件装置性质且接着经由主机界定分区321及322。在一个实施方案中，存储器装置检测引擎358可向数据存储装置发出查询命令，且响应于所述查询命令，数据存储装置可将关于(举例来说)快闪存储器芯片318的数目、每一芯片的大小(例如，按字节测量)、数据存储装置中的通道的数目及每一通道控制器312a到312e可操作地连接到的快闪存储器芯片的信息返回到主机。此信息可存储于控制器板310的EEPROM 116上及/或数据存储装置302的快闪板的EEPROM 120a上。存储器装置检测引擎可轮询EEPROM 116或EEPROM 120a(例如，在主机350的启动操作期间)以致使数据存储装置将此信息返回到主机350。在另一实施方案中，主机可轮询快闪存储器芯片318以提供关于(举例来说)快闪存储器芯片318的数目、每一芯片的大小(例如，按字节测量)、数据存储装置中的通道的数目、每一通道控制器312a到312e可操作地连接到的快闪存储器芯片的信息。
分区引擎360可从存储器装置检测引擎358接收关于快闪芯片318的数目、每一快闪芯片的大小、通道的数目及每一通道可操作地连接到的存储器芯片的信息，且基于此信息，分区引擎可界定数据存储装置302中的第一分区321及第二分区322。举例来说，可按存储器块单位来分配每一分区大小，存储器块单位为快闪存储器中的擦除操作的标准单位。在主机350上运行的分区引擎可将第一分区界定为包括从存储器芯片318的第一子集抽取的存储器块及从存储器芯片318的第二子集抽取的第二分区存储器块，其中所述第一子集不包括所述第二子集中的任何快闪芯片且所述第二子集不包括所述第一子集中的任何快闪芯片。分区引擎360接着可将物理存储器块地址(其可包括(举例来说)唯一通道编号、唯一快闪存储器芯片编号及快闪存储器芯片内的块地址)映射到可由在用户空间中运行的应用程序使用的逻辑地址，使得在主机350上运行的用户空间应用程序可参照逻辑空间地址从数据存储装置302读取数据及向数据存储装置302写入数据。
在已界定多个分区的分区方案且已将数据存储于数据存储装置100的快闪存储器芯片上之后，所述装置可将关于分割方案的信息存储于(例如)存储器116上，使得当在稍后时间引导所述装置时，其可将所述分割方案传递到主机106以供主机使用。举例来说，所述装置可维持关于所述数据存储装置的物理配置的信息(包括所述装置中的快闪存储器芯片的数目)及关于所述分割方案的信息(包括哪些快闪存储器存储芯片及通道与存储器116上的哪些分区相关联)。接着，当引导包括主机106及数据存储装置100的系统时，存储装置100可(例如)响应于由主机106的配置检测引擎358执行的读取操作而将此信息传递到主机106。主机106的分割引擎360接着可界定在主机上运行的操作系统及应用程序的分区。举例来说，分割引擎360可基于从存储装置100读取的信息来界定第一及第二分区，其中所述第一及第二分区不包括相同存储器芯片中的任一者。分割引擎360还可针对第一及第二分区分配逻辑/物理存储器映射，使得在主机上运行的用户级应用程序可使用逻辑地址，所述逻辑地址接着被映射(例如，在主机的核心空间364中运行的地址指派引擎366)到存储装置100的快闪存储器芯片的物理存储器地址。
分区引擎360还可用以将数据存储装置的第一分区重新界定为包括所述多个快闪存储器芯片的第三子集，其中所述第三子集不同于所述第一子集，且其中所述第三子集不包括所述第二子集中的任何快闪存储器芯片且其中所述第二子集不包括所述第三子集中的任何快闪存储器芯片。举例来说，参照图3A及图3B，用户可决定图3A中所示的原始分区方案不适合他或她的需要，且因此可使用主机来重新界定分区321及322(例如，以在特定分区中包括更多或更少的快闪存储器芯片)或向所述方案添加额外分区。在一个实施方案中，第一分区321可重新界定为分区331及333。允许用户经由主机界定分区而非迫使用户接受由控制器310预界定或预加载于控制器310中的分区方案给予用户按照他或她的期望来界定分区且在需要产生时改变分区方案的灵活性。在另一实施方案中，主机可检测快闪存储器芯片中的一者(例如，318a)的即将来临的故障，且响应于此信息，分区引擎可将第一分区321重新界定为从分区排除快闪存储器芯片318a，即重新界定为除存储器芯片318a以外的原始界定的第一分区。因此，可界定任何数目个分区(多达存储装置100中的快闪存储器芯片118a及118b的数目)，且分区方案内的不同分区可包括不同数目个快闪存储器芯片且可包括不同量的存储器空间。
主机还可包括地址指派引擎366，地址指派引擎366可存在于核心364中且可给待写入到数据存储装置302的数据指派物理存储器地址。举例来说，在用户空间363中运行的应用程序可要求将数据从主机350写入到数据存储装置302，且用户空间应用程序可规定将数据写入到特定逻辑存储器地址。地址指派引擎366可将逻辑地址翻译成物理地址，所述物理地址可包括(举例来说)应将数据写入到的特定通道、可操作地连接到应将数据写入到其的所述所规定通道的特定快闪存储器芯片及应将数据写入到其的所述所规定存储器芯片的特定物理块地址。在此实施方案中，逻辑地址到物理存储器空间地址的翻译可由地址指派引擎366来执行，使得FPGA 210的DRAM控制器254的作用减小或不相关。
一旦已界定所述分区，那么可以将一个分区的数据镜射于另一分区上的方式来将数据写入到数据存储装置310。举例来说，主机350可包括在存储器356的核心空间364中操作的装置驱动器362，其可用以将数据传递到数据存储装置310及从数据存储装置310传递数据。为在两个分区之间镜射数据，装置驱动器362可将来自主机350的第一数据写入到第一分区321且可在正将所述第一数据写入到所述第一分区的同时从第二分区322读取数据。接着，驱动器362可在从第一分区321读取数据的同时将所述第一数据写入到第二分区322。所述驱动器可通过交替地在第一分区321与第二分区322之间写入数据而继续在所述两个分区之间镜射数据。举例来说，驱动器362可执行N条数据的循环，其中所述驱动器将第N数据写入到所述第一分区，在正将所述第N数据写入到所述第一分区的同时从所述第二分区读取数据，且在从所述第一分区读取数据的同时将所述第N数据写入到所述第二分区。
图4是图解说明分割图1的数据存储装置的实例性过程400的示范性流程图，其中所述装置包括多个快闪存储器芯片。过程400可包括确定数据存储装置中的快闪存储器芯片的数目402。举例来说，配置检测引擎查询数据存储装置以收集关于数据存储装置中的快闪存储器芯片的数目的信息。可经由耦合到数据存储装置的主机来界定数据存储装置的第一分区，其中所述第一分区包括所述多个快闪存储器芯片的第一子集404。可经由主机来界定数据存储装置的第二分区，其中所述第二分区包括所述多个快闪存储器芯片的第二子集406。在从所述第二分区读取数据的同时将第一数据写入到所述第一分区407，且在从所述第二分区读取数据的同时将第一数据写入到所述第二分区409。
特定实施方案可包括某些任选特征。举例来说，确定数据存储装置中的快闪存储器芯片的数目可包括将指示数据存储装置中的快闪存储器芯片的数目的信息从数据存储装置传输到主机409。可在主机中界定所述数据存储装置中的将从主机向其写入数据的地址位置，其中所述地址位置规定将所述数据写入到所述多个存储器芯片中的特定一者412。
当数据存储装置包括用于在主机与多个快闪存储器芯片之间传递数据的多个物理通道时，其中每一通道可操作地连接到不同多个所述存储器芯片，过程400可进一步包括：确定物理通道的数目414；确定所述通道的第一子集，其中所述通道的所述第一子集中的通道仅可操作地连接到存储器芯片的第一子集中的存储器芯片416；确定所述通道的第二子集，其中所述通道的所述第二子集中的通道仅可操作地连接到存储器芯片的第二子集中的存储器芯片418；及在主机中界定数据存储装置中的将从主机向其写入数据的地址位置，其中所述地址位置规定经由特定通道将数据写入到所述多个存储器芯片中的特定一者420。另外，过程400可包括经由耦合到数据存储装置的主机将数据存储装置的第一分区重新界定为包括所述多个快闪存储器芯片的第三子集422。在此实施方案中，当通道的第一子集仅连接到第一分区的存储器芯片时且当通道的第二子集仅连接到第二分区的存储器芯片时，则主机总是具有借以存取每一分区的通道。在另一实施方案中，所有所述通道可连接到第一分区及第二分区的存储器芯片424，且在此实施方案中，当使用所有所述通道来与每一分区进行通信时，则每一分区可以另一分区不具有借以与主机进行通信的任何通道为代价来利用使用所有所述通道与主机进行通信。
图5是设备500的实例性实施方案的示范性框图，其中主机551可控制数据跨越到数据存储装置501的快闪存储器芯片514、515、516、517、524、525、526、527、534、535、536、537、544、545、546及547的不同通道513、523、533、543及/或跨越不同快闪存储器芯片的分条。举例来说，逻辑顺序数据(例如，文件的数据)可破分成段且可将所述段指派给不同通道513、523、533、543或指派给不同快闪存储器芯片514、515、516、517、524、525、526、527、534、535、536、537、544、545、546及547。通过将数据分段且跨越不同通道及/或快闪存储器芯片将其分条(例如，以循环方式)，可将逻辑顺序数据的不同段同时写入到不同物理装置(例如，通道或快闪存储器芯片)。由于与主机551的处理器552处理去往存储装置501的数据包的时间相比将数据写入到快闪存储器芯片所需要的时间是不寻常的，因此跨越不同通道513、523、533、543将数据分条或将数据分条到不同快闪存储器芯片514、515、516、517、524、525、526、527、534、535、536、537、544、545、546及547可加速逻辑顺序数据从主机551到存储装置501的写入。类似地，从存储装置501回读经分条的逻辑顺序数据(其中，所述数据已跨越不同通道或芯片分条)可比跨越单个通道或从单个芯片读取所述数据更快速。因此，当回读经分条数据时，可跨越第一通道513将逻辑顺序数据的第一段回读到主机551(例如，从芯片514)，同时正在从另一芯片(例如，芯片524)提取逻辑顺序数据的下一段以跨越第二通道514传输。
当使用“芯片分条”将逻辑顺序数据分条到特定快闪存储器芯片514、515、516、517、524、525、526、527、534、535、536、537、544、545、546及547时，主机可规定特定段的目的地存储器地址，其中所述所规定地址可包括待向其写入所述段的特定快闪存储器芯片。因此，可将数据到特定芯片的分条置于主机551的控制下。此可提供当向存储装置501写入数据及从存储装置501读取数据时的较大程度的并行性。举例来说，在包括12个通道及每通道20个快闪存储器芯片的存储装置的实施方案中，可跨越所有240个快闪存储器芯片将文件分条，此意指当在需要第二次存取芯片之前以循环方式存取芯片时可执行240个写入或读取操作。此高程度的并行性结果可产生主机551与存储装置501之间的高数据吞吐率，使得可非常快速地从存储装置读取数据及向存储装置写入数据。
当使用“通道分条”跨越特定通道513、523、533、543将逻辑顺序数据分条时，主机可规定特定段的目的地存储器地址，其中所述所规定地址可包括待向其写入所述段的特定通道。接着，在将所述段写入到所述所规定通道时，可操作地连接到待向其写入所述段的所述所规定通道的特定快闪存储器芯片可由主机551基于芯片的当前运行时间状态(例如，基于不同芯片的芯片空间可用性)来动态地挑选。通道分条可比芯片分条更不受芯片故障的影响，因为如果在使用通道分条时单个芯片出故障，那么存储装置可继续操作。另外，通道分条在写入性能(与读取性能相对)方面提供优于芯片分条的优势，因为可操作地连接到所规定通道的所有芯片的最佳芯片被动态地选择用于写入日期。由于通道分条的写入性能优势，在使用通道分条时可高效地执行涉及数个写入操作的无用单元收集。
因此，可将数据到特定芯片的分条置于主机551的控制下。此可提供当向存储装置501写入数据及从存储装置501读取数据时的较大程度的并行性。举例来说，在包括40个通道及每通道16个快闪存储器芯片的存储装置的实施方案中，可跨越所有640个快闪存储器芯片将文件分条，此意指当在需要第二次存取芯片之前以循环方式存取芯片时可执行640个写入或读取操作。此高程度的并行性结果可产生主机551与存储装置501之间的高数据吞吐率，使得可非常快速地从存储装置读取数据及向存储装置写入数据。
类似于上文结合图3所论述的实施例，快闪存储器芯片514、515、516、517、524、525、526、527、534、535、536、537、544、545、546及547可连接到可包括FPGA控制器510的控制器。FPGA控制器510可经配置以按上文关于图1的控制器110、图2的FPGA 210或图3的FPGA 310所描述的方式操作。FPGA控制器510可包括多个通道控制器512、522、532、542，其经由相应物理通道513、523、533、543可操作地连接到快闪存储器芯片的相应群组：514、515、516及517；524、525、526及527；534、535、536及537；及544、545、546及547。当然，如上文所描述，存储装置可包括远多于16个快闪存储器芯片、远多于四个通道控制器，且远多于四个快闪存储器芯片可为跨越物理通道可操作地连接到通道控制器。因此，图5中所示的实施方案仅为示意性的，以用于说明的清晰性目的。
如上文所描述，数据存储装置501可经由接口508连接到主机551，接口508可为高速接口，例如(举例来说)PCIe接口。主机可包括(举例来说)处理器552、第一存储器554及第二存储器560。第二存储器560可包括(举例来说)将可执行指令加载到其中以由处理器552快速执行的易失性存储器(例如，随机存取存储器)。第一存储器454可包括(举例来说)适于存储可由处理器552执行的机器可读、可执行代码指令的非易失性存储器装置(例如，硬磁盘)。第一存储器554上所存储的代码指令可加载到第二存储器(例如，易失性存储器，例如随机存取存储器)560，在此处其可由处理器552执行以使用“芯片分条”、“通道分条”或两者的组合将数据分条。第二存储器可包括专用于用户模式应用程序的“用户空间”562的逻辑块及专用于运行用户级应用程序必须控制以执行其功能的较低级资源的“核心空间”564的逻辑块。在第二存储器560的核心空间564内可驻存有用于设置分条方案的初始化引擎566、用于将逻辑顺序数据分段成段的分段引擎568、用于跨越存储装置501的相异物理元件(例如，通道或芯片)将数据分条的分条引擎570及用于给数据段指派地址的地址指派引擎572。
初始化引擎566可经配置以确定借以将数据写入到连接到单独通道的快闪存储器芯片的第一组块通道大小。在一个实施方案中，初始化引擎可基于关于写入到存储装置501中的快闪存储器芯片的数据的页大小的信息且基于关于连接到存储装置501中的通道的快闪存储器芯片的数目的信息来确定第一通道组块大小。举例来说，如果存储装置包括40个通道且16个快闪存储器芯片连接到每一通道且页大小为4K，那么初始化引擎可将适当的通道组块大小确定为4K的某一倍数(例如，8K、32K、40K或80K)。初始化引擎566可从存储媒体(例如，EEPROM)520接收关于存储装置501的物理配置的此信息，存储媒体520存储关于(举例来说)装置501中的物理通道513、523、533、543的数目、所述装置中的快闪存储器芯片514、515、516、517、524、525、526、527、534、535、536、537、544、545、546及547的数目、所述存储装置中的快闪存储器芯片的类型(例如，单电平单元(“SLC”)快闪或多电平单元(“MLC”)快闪)及写入到所述芯片的数据的页大小的信息。主机550可将命令传输到存储装置501以请求传送关于存储装置的物理参数(例如，通道的数目、芯片的数目、芯片的类型及页大小)的此信息，且响应于所述命令，存储装置501可将所述信息传输回到主机550。
当使用通道分条技术将逻辑顺序数据写入到存储装置501时，可按通道组块大小单位将所述逻辑顺序数据分段。举例来说，分段引擎568可将逻辑顺序数据(例如，数据文件)划分成多个段，其大小可(举例来说)等于由初始化引擎566确定的通道组块大小。在一个实施方案中，分段引擎568可接收逻辑顺序数据且可输出根据所规定通道组块大小来确定大小的段。分条引擎570接着可控制逻辑顺序数据按第一通道组块大小单位到数据存储装置501的不同通道的分条。举例来说，地址指派引擎572可给所述数据段指派存储器地址，其中所述所指派存储器地址规定将段写入到存储装置501的物理通道中的特定一者。
分条引擎570可用地址(其可由地址指派引擎572指派)给每一段加标签，此将致使特定段写入到由所述地址指示的特定通道513、523、533、543。举例来说，可将数据的第一通道组块写入到通道513，可将数据的第二通道组块写入到通道523，可将数据的第三通道组块写入到通道533，且可将数据的第四通道组块写入到通道543。当寻址到特定通道(例如，通道513)的通道组块大小单位的数据到达与所述特定通道相关联的通道控制器(例如，通道控制器512)时，则如果使用通道分条且所述通道组块大小单位的数据不寻址到连接到所述通道的特定快闪存储器芯片，那么所述通道控制器可将所述通道组块大小单位的部分写入到不同快闪存储器芯片。可基于连接到所述通道的每一芯片的当前运行时间状态(例如，基于连接到所述通道的芯片的芯片空间可用性)来动态地确定(例如，由主机550或由控制器)针对每一部分选择的个别快闪存储器芯片。举例来说，如果当通道组块大小单位的数据到达控制器512时仍正在执行到快闪存储器芯片514的写入操作，那么可将所述通道组块大小单位的数据的所述部分写入到快闪存储器芯片515、516及517直到到芯片514的写入操作完成为止。
因此，通过在将逻辑顺序数据从主机写入到存储装置时使用通道分条，可在也正在从另一通道读取数据的同时将数据写入到一个通道。另外，通过使用通道分条且动态地确定在特定通道内向其写入逻辑顺序数据的段的个别快闪存储器芯片，可增强系统500的写入性能，因为数据将被优先写入到大多数准备好接受所述数据的芯片，因此将保持主机等待芯片变为可存取的时间保持为最小值。此外，由于快闪存储器中的无用单元收集为写入密集型过程，因此通道分条可改善无用单元收集的性能。
主机550控制数据分条的初始化及执行的优势在于，主机可控制并改变用以执行数据分条的参数，使得主机可设置并控制与存储装置501的交互。举例来说，主机550可最初将其自身配置成使用第一通道组块大小来跨越数据存储装置501的不同通道将数据分条，但当用户的期望改变、设备500用于不同应用程序、不同快闪存储器芯片用于存储装置中等时，可引起使用不同通道组块大小来跨越所述通道将数据分条的需要。在此情况下，初始化引擎可进一步经配置以确定借以将数据写入到连接到单独通道的快闪存储器芯片的不同于第一通道组块大小的第二通道组块大小。分段引擎可进一步经配置以将逻辑顺序数据分段成第二通道组块大小段，且分条引擎可进一步经配置以按第二通道组块大小单位将数据分条到数据存储装置的不同通道。
除确定借以跨越不同通道按段将逻辑顺序数据分条的通道组块大小外，初始化引擎还可确定借以跨越芯片将逻辑顺序数据分条的芯片组块大小，其中所述芯片组块大小确定待在开始向不同芯片写入数据之前向特定芯片写入的数据量。接着，当使用“芯片分条”跨越特定芯片(例如，连接到特定通道513的芯片514、515、516及517)将逻辑顺序数据分条时，主机可规定特定段的目的地存储器地址，其中所述所规定地址可包括待向其写入所述段的特定芯片。在芯片分条的情况下，可按芯片组块大小单位跨越存储装置501的不同芯片将逻辑顺序数据分条。也就是说，在已将芯片组块大小数据段写入到一个快闪存储器芯片之后，可将下一芯片组块大小单位写入到不同芯片。因此，芯片分条提供从存储装置501的读取操作及向存储装置501的写入操作中的最大并行性。举例来说，在具有40个通道及每通道16个芯片的存储装置501中，可在重新访问芯片之前将数据文件的段写入到640个不同芯片。因此，芯片分条在读取性能方面提供优于通道分条的优势，因为可通过芯片分条实现高程度的并行性。
因此，在芯片分条的情况下，初始化引擎566可经配置以确定借以将数据写入到存储装置501的快闪存储器芯片的第一芯片组块大小。举例来说，基于从存储装置501接收的关于存储装置501中的快闪存储器芯片的数目及用以将数据写入到快闪存储器芯片的页大小的信息，初始化引擎566可将适当的通道组块大小确定为页大小的某一倍数((例如，8K、32K、40K、80K、160K、320K等)。
接着，当使用芯片分条技术将逻辑顺序数据写入到存储装置501时，可按芯片组块大小单位将所述逻辑顺序数据分段以写入到芯片。举例来说，分段引擎568可将逻辑顺序数据(例如，数据文件)划分成多个段，其大小可(举例来说)等于由初始化引擎566确定的芯片组块大小。在一个实施方案中，分段引擎568可接收逻辑顺序数据且可输出根据所规定芯片组块大小来确定大小的段。分条引擎570接着可控制逻辑顺序数据按芯片组块大小单位到数据存储装置501的不同芯片的分条。举例来说，地址指派引擎572可给所述数据段指派存储器地址，其中所述所指派存储器地址规定将段写入到存储装置501的芯片中的特定一者。
在另一实施方案中，分段引擎568可接收逻辑顺序数据且可输出根据所规定通道组块大小来确定大小且进一步细分成芯片组块大小单位的段。分条引擎570接着可控制逻辑顺序数据按通道组块大小单位到数据存储装置501的不同通道的分条且可控制数据按芯片组块大小单位到连接到所述通道的芯片的分条。举例来说，地址指派引擎572可给所述数据段指派存储器地址，其中所述所指派存储器地址规定将段写入到存储装置501的通道中的特定一者及芯片中的特定一者。
分条引擎570可用地址(其可由地址指派引擎572指派)给每一段加标签，此将致使特定段写入到由所述地址指示的特定通道513、523、533、543及特定快闪存储器芯片514、515、516、517、524、525、526、527、534、535、536、537、544、545、546及547。举例来说，可将数据的第一通道组块写入到通道513，可将数据的第二通道组块写入到通道523，可将数据的第三通道组块写入到通道533，且可将数据的第四通道组块写入到通道543，而可将所述第一通道组块的数据的第一芯片组块写入到芯片514，可将所述第一通道组块的数据的第二芯片组块写入到芯片515，可将所述第一通道组块的数据的第三芯片组块写入到芯片516，且可将所述第一通道组块的数据的第四芯片组块写入到芯片517，且可将所述第二通道组块的数据的第一芯片组块写入到芯片524，可将所述第二通道组块的数据的第二芯片组块写入到芯片525，可将所述第二通道组块的数据的第三芯片组块写入到芯片526，且可将所述第二通道组块的数据的第四芯片组块写入到芯片527等。
因此，通过在将逻辑顺序数据从主机写入到存储装置时使用芯片分条，可在也正在从另一芯片读取数据的同时将数据写入到一个芯片。接着，当从存储装置501的多个芯片回读所述逻辑顺序数据时，可从不同快闪存储器芯片并行执行读取操作。
可组合使用分区与分条。举例来说，可将存储装置中的快闪存储器芯片的第一分区104a界定为使用通道分条，且将所述装置的第二分区104b界定为使用芯片分条。因此，由于使用通道分条技术来在主机与第一分区104a之间写入及读取数据，因此所述第一分区可提供相对更好的写入性能、冗余及故障容限，而由于使用芯片分条技术来在主机与第二分区之间写入及读取数据，因此所述第二分区可提供相对更好的读取性能。
图6是图解说明图5的数据存储装置的实例性操作的示范性流程图。其展示将数据从主机分条到数据存储装置的过程600。所述装置包括多个快闪存储器芯片，且所述数据存储装置包括用于在所述主机与所述多个快闪存储器芯片之间传递数据的多个物理通道。每一通道可操作地连接到不同多个所述存储器芯片。可(举例来说)由初始化引擎566确定所述多个通道中的物理通道的数目602。可(举例来说)由初始化引擎566确定借以将数据写入到连接到单独通道的快闪存储器芯片的第一通道组块大小604。可由主机(举例来说，由在主机550上运行的分段引擎568)将逻辑顺序数据分段成第一通道组块大小段606。可(举例来说)由与地址指派引擎572协作的分条引擎570按第一通道组块大小单位将数据分条到数据存储装置的不同通道608。
在一个实施方案中，过程600可进一步包括：确定借以将数据写入到不同快闪存储器芯片的芯片组块大小610；及针对所述所确定物理通道中的每一者，确定可操作地连接到所述通道的快闪存储器芯片的数目612。可由主机将通道组块大小段分段成芯片组块大小段614，且可按芯片组块大小单位将通道组块大小的单位中的数据分条到连接到通道的不同快闪存储器芯片616。
在另一实施方案中，可确定借以将数据写入到连接到单独通道的快闪存储器芯片的第二通道组块大小618。可将逻辑顺序数据分段成第二通道组块大小段620，且可按第二通道组块大小单位将数据分条到数据存储装置的不同通道622。
本文中所描述的各种技术的实施方案可以数字电子电路或者以计算机硬件、固件、软件或其组合来实施。实施方案可实施为计算机程序产品，即，有形地体现于信息载体中(例如，体现于机器可读存储装置中)的计算机程序，以由数据处理设备(例如，可编程处理器、一计算机或多个计算机)执行或控制所述数据处理设备的操作。可以任何形式的编程语言(包含编译语言或解译语言)来写入计算机程序(例如，上文所描述的计算机程序)，且可以任何形式来部署所述计算机程序，包含部署为独立程序或部署为模块、组件、子例程或适合在计算环境中使用的其它单元。计算机程序可经部署以在一个计算机上或在位于一个位点处或跨越多个位点分布且由通信网络互连的多个计算机上执行。
方法步骤可由执行计算机程序的一个或一个以上可编程处理器执行，以通过处理输入数据并产生输出来执行功能。方法过程还可由专用逻辑电路(例如，FPGA或ASIC(专用集成电路))执行，且设备可实施为专用逻辑电路。
举例来说，适合执行计算机程序的处理器包括通用及专用微处理器两者，以及任何种类的数字计算机的任何一个或一个以上处理器。一般来说，处理器将从只读存储器或随机存取存储器或两者接收指令及数据。计算机的元件可包括用于执行指令的至少一个处理器及用于存储指令及数据的一个或一个以上存储器装置。一般来说，计算机还可包括用于存储数据的一个或一个以上大容量存储装置(例如，磁盘、磁光盘或光盘)或经操作地耦合以从所述一个或一个以上大容量存储装置接收数据或向其传送数据或既接收数据又传送数据。适合包含计算机程序指令及数据的信息载体包括所有形式的非易失性存储器，其中包括(举例来说)：半导体存储器装置，例如EPROM、EEPROM及快闪存储器装置；磁盘，例如内部硬磁盘或可抽换式磁盘；磁光盘；及CD-ROM及DVD-ROM光盘。所述处理器及存储器可由专用逻辑电路补充或并入于专用逻辑电路中。
为提供与用户的交互，实施方案可实施于计算机上，所述计算机具有用于向所述用户显示信息的显示装置(例如，阴极射线管(CRT)或液晶显示器(LCD)监视器)及所述用户可通过其来向计算机提供输入的键盘及指向装置(例如，鼠标或轨迹球)。也可使用其它种类的装置来提供与用户的交互；举例来说，提供给所述用户的反馈可为任何形式的感观反馈，例如，视觉反馈、听觉反馈或触觉反馈；且来自所述用户的输入可以任何形式来接收，其中包括声音、语音或触觉输入。
实施方案可实施于计算系统(包括后端组件，例如，作为数据服务器；或包括中间件组件，例如，应用程序服务器；或包括前端组件，例如，具有用户可经由其来与实施方案交互的图形用户接口或Web浏览器的客户端计算机)或此类后端、中间件或前端组件的任一组合中。组件可由任何数字数据通信形式或媒体(例如，通信网络)互连。通信网络的实例包括局域网(LAN)及广域网(WAN)，例如因特网。
虽然本文已图解说明及描述了所描述实施方案的某些特征，然而所属领域的技术人员现在将能想出许多修改、替代、改变及等效形式。因此，应理解，所附权利要求书打算涵盖归属于本发明的范围内的所有此类修改及改变。

Claims (22)

1.一种在包括多个存储器芯片(118、218、318)的快闪存储器数据存储装置(100、302、501)中存储数据的方法，所述方法包含：
确定(402)所述数据存储装置(100、302、501)中的存储器芯片(118、218、318)的数目；
经由耦合到所述数据存储装置(100、302、501)的主机(106、350、551)，界定(404)所述数据存储装置(100、302、501)的第一分区(321)，其中所述第一分区(321)包括所述多个存储器芯片(118、218、318)的第一子集；
经由耦合到所述数据存储装置(100、302、501)的主机(106、350、551)，界定(406)所述数据存储装置(100、302、501)的第二分区(322)，其中所述第二分区(322)包括所述多个存储器芯片(118、218、318)的第二子集；
在从所述第二分区(322)读取数据的同时将第一数据写入(407)到所述第一分区(321)；及
在从所述第一分区(321)读取数据的同时将所述第一数据写入(409)到所述第二分区(322)。
2.根据权利要求1所述的方法，其进一步包含：
在从所述第二分区(322)读取数据的同时将第二数据写入到所述第一分区(321)；
在从所述第一分区(321)读取数据的同时将所述第二数据写入到所述第二分区(322)；及
对于N＝第3到至少第10：
在从所述第二分区(322)读取数据的同时将N数据写入(407)到所述第一分区(321)；及
在从所述第一分区(321)读取数据的同时将所述N数据写(409)到所述第二分区(322)。
3.根据前述权利要求中任一权利要求所述的方法，其中确定所述数据存储装置(100、302、501)中的存储器芯片(118、218、318)的数目包括将指示所述数据存储装置(100、302、501)中的存储器芯片(118、218、318)的所述数目的信息从所述数据存储装置(100、302、501)传输到所述主机(106、350、551)。
4.根据权利要求3所述的方法，其中所述所传输信息包括关于所述数据存储装置(100、302、501)的物理架构的信息，其中包括关于所述数据存储装置(100、302、501)的特定存储器芯片(118、218、318)与特定通道(112)之间的连接的信息。
5.根据前述权利要求中任一权利要求所述的方法，其进一步包含在所述主机(106、350、551)中界定(412)所述数据存储装置(100、302、501)中的将从所述主机(106、350、551)向其写入数据的地址位置，其中所述地址位置规定将所述数据写入到所述多个存储器芯片(118、218、318)中的特定一者。
6.根据前述权利要求中任一权利要求所述的方法，其中所述数据存储装置(100、302、501)包括用于在所述主机(106、350、551)与所述多个存储器芯片(118、218、318)之间传递数据的多个物理通道(112)，每一通道可操作地连接到不同多个所述存储器芯片(118、218、318)，所述方法进一步包含：
确定(414)所述物理通道(112)的数目；
确定(416)所述数目个通道(112)的第一子集，其中通道(112)的所述第一子集中的通道(112)仅可操作地连接到存储器芯片(118、218、318)的所述第一子集中的存储器芯片(118、218、318)；及
确定(418)所述数目个通道(112)的第二子集，其中通道(112)的所述第二子集中的通道(112)仅可操作地连接到存储器芯片(118、218、318)的所述第二子集中的存储器芯片(118、218、318)。
7.根据前述权利要求中任一权利要求所述的方法，其中所述数据存储装置(100、302、501)包括用于在所述主机(106、350、551)与所述多个存储器芯片(118、218、318)之间传递数据的多个物理通道(112)，所述方法进一步包含：
确定(414)所述物理通道(112)的数目；
其中所述所确定通道(112)可操作地连接到存储器芯片(118、218、318)的所述第一子集中的存储器芯片(118、218、318)且可操作地连接到存储器芯片(118、218、318)的所述第二子集中的存储器芯片(118、218、318)。
8.根据权利要求6或7所述的方法，其进一步包含：
在所述主机(106、350、551)中界定(420)所述数据存储装置(100、302、501)中的将从所述主机(106、350、551)向其写入数据的地址位置，其中所述地址位置规定经由特定通道将所述数据写入到所述多个存储器芯片(118、218、318)中的特定一者。
9.根据前述权利要求中任一权利要求所述的方法，其中所述第一子集不包括所述第二子集中的任何存储器芯片(118、218、318)，且其中所述第二子集不包括所述第一子集中的任何存储器芯片(118、218、318)。
10.根据前述权利要求中任一权利要求所述的方法，其进一步包含：
接收所述第一分区(321)的存储器芯片已出故障或可能要出故障的指示；
经由耦合到所述数据存储装置(100、302、501)的所述主机(106、350、551)将所述数据存储装置(100、302、501)的所述第一分区(321)重新界定(422)为包括所述多个存储器芯片(118、218、318)的第三子集，
其中所述第三子集不同于所述第一子集，且
其中所述第三子集不包括所述第二子集中的任何存储器芯片(118、218、318)且其中所述第二子集不包括所述第三子集中的任何存储器芯片(118、218、318)。
11.根据权利要求10所述的方法，
其中重新界定所述第一分区(321)包括将所述第三子集界定为所述第一子集的除已出故障或接近出故障的所述存储器芯片以外的存储器芯片(118、218、318)。
12.一种设备，其包含：
快闪存储器数据存储装置(100、302、501)，其包括多个存储器芯片(118、218、318)；
主机(106、350、551)，其经由接口可操作地耦合到所述数据存储装置(100、302、501)，所述主机(106、350、551)包含：
配置检测引擎(358)，其经配置以检测所述数据存储装置(100、302、501)中的存储器芯片(118、218、318)的数目；
分区引擎(360)，其经配置以界定：所述数据存储装置(100、302、501)的第一分区(321)，其中所述第一分区(321)包括所述多个存储器芯片(118、218、318)的第一子集；及所述数据存储装置(100、302、501)的第二分区(322)，其中所述第二分区(322)包括所述多个存储器芯片(118、218、318)的第二子集；
驱动器(362)，其经配置以：
在从所述第二分区(322)读取数据的同时将第一数据写入到所述第一分区(321)；及
在从所述第一分区(321)读取数据的同时将所述第一数据写入到所述第二分区(322)。
13.根据权利要求12所述的设备，其中所述驱动器(362)进一步经配置以：
将第二数据写入到所述第一分区(321)；
在正将所述第二数据写入到所述第一分区(321)的同时从所述第二分区(322)读取数据；
在从所述第一分区(321)读取数据的同时将所述第二数据写入到所述第二分区(322)；及
对于N＝第3到至少第10：
将N数据写入到所述第一分区(321)；
在正将所述N数据写入到所述第一分区(321)的同时从所述第二分区(322)读取数据；及
在从所述第一分区(321)读取数据的同时将所述N数据写入到所述第二分区(322)。
14.根据权利要求12到13中任一权利要求所述的设备，其中所述数据存储装置(100、302、501)经配置以在从所述主机(106、350、551)接收到命令后即刻将指示所述数据存储装置(100、302、501)中的存储器芯片(118、218、318)的所述数目的信息从所述数据存储装置(100、302、501)传输到所述主机(106、350、551)。
15.根据权利要求14所述的设备，其中所述所传输信息包括关于所述数据存储装置(100、302、501)的物理架构的信息，其中包括关于所述数据存储装置(100、302、501)的特定存储器芯片(118、218、318)与特定通道(112)之间的连接的信息。
16.根据权利要求12到15中任一权利要求所述的设备，其中所述主机(106、350、551)进一步包含经配置以给待写入到所述数据存储装置(100、302、501)的数据指派存储器地址的地址指派引擎(366、572)，其中所述所指派存储器地址规定将所述数据写入到所述多个存储器芯片(118、218、318)中的特定一者。
17.根据权利要求12到16中任一权利要求所述的设备，其中所述数据存储装置(100、302、501)包括用于在所述主机(106、350、551)与所述多个存储器芯片(118、218、318)之间传递数据的多个物理通道(112)，每一通道可操作地连接到不同多个所述存储器芯片(118、218、318)，且
其中所述配置检测引擎进一步经配置以检测所述物理通道(112)的数目；
其中所述分区引擎进一步经配置以确定所述数目个通道(112)的第一子集，其中通道(112)的所述第一子集中的通道(112)仅可操作地连接到存储器芯片(118、218、318)的所述第一子集中的存储器芯片(118、218、318)；且
其中所述分区引擎进一步经配置以确定所述数目个通道(112)的第二子集，其中通道(112)的所述第二子集中的通道(112)仅可操作地连接到存储器芯片(118、218、318)的所述第二子集中的存储器芯片(118、218、318)。
18.根据权利要求17所述的设备，其中所述主机(106、350、551)进一步包含经配置以给待写入到所述数据存储装置(100、302、501)的数据指派存储器地址的地址指派引擎(366、572)，其中所述所指派存储器地址规定经由特定通道将所述数据写入到所述多个存储器芯片(118、218、318)中的特定一者。
19.根据权利要求12到18中任一权利要求所述的设备，其中所述第一分区(321)包括可操作地连接到单个通道的存储器芯片(118、218、318)。
20.根据权利要求12到19中任一权利要求所述的设备，
其中所述数据存储装置(100、302、501)包括用于在所述主机(106、350、551)与所述多个存储器芯片(118、218、318)之间传递数据的多个物理通道(112)，其中所述多个物理通道(112)可操作地连接到存储器芯片(118、218、318)的所述第一子集中的存储器芯片(118、218、318)且可操作地连接到存储器芯片(118、218、318)的所述第二子集中的存储器芯片(118、218、318)。
21.根据权利要求12到20中任一权利要求所述的设备，其中所述分区引擎进一步经配置以：
接收所述第一分区(321)的存储器芯片已出故障或可能要出故障的指示；
将所述数据存储装置(100、302、501)的所述第一分区(321)重新界定为包括所述多个存储器芯片(118、218、318)的第三子集，
其中所述第三子集不同于所述第一子集，且
其中所述第三子集不包括所述第二子集中的任何存储器芯片(118、218、318)且其中所述第二子集不包括所述第三子集中的任何存储器芯片(118、218、318)。
22.根据权利要求21所述的设备，
其中将所述第一分区(321)重新界定为包括所述多个存储器芯片(118、218、318)的所述第三子集包括将所述第三子集界定为所述第一子集的除已出故障或接近出故障的所述存储器芯片以外的存储器芯片(118、218、318)。
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