CN102543169B - 统一的多级单元存储器 - Google Patents

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Abstract

公开了统一的多级单元存储器。一种统一的存储器可包括多种类型的内容，例如数据或快码或慢码。该数据或代码可以存储于单独的阵列中或公用阵列中。在阵列中，标签位可表示内容的类型，例如数据或快码或慢码或单级或多级内容。标签位可表示通信接口或IO驱动器类型。感测放大器可基于所读取数据的类型进行配置。使用闪存安全性措施来保护受保护的存储区。使用闪存安全性密钥来鉴别和批准特定的存储区。在统一的存储器中包括XCAM（例如，CAM）阵列。包括统一的存储器并行性。

Description

统一的多级单元存储器
本案为分案申请。其母案的发明名称为“统一的多级单元存储器”，申请日为2003年9月9日，申请号为200410078554.X。
技术领域
本发明涉及存储器，且更具体地，涉及一种存储不同类型内容的存储器。
背景技术
代码，例如操作系统、基本输入/输出系统（BIOS）或应用软件，通常存储于能够快速随机存取的存储器中且通常少量读取，例如一次几个字节。相反，数据，例如图像、视频或声音通常存储于具有慢速随机存取的存储器中且大量读取，例如多页。例如，NOR快闪存储器通常用作存储代码，而NAND快闪存储器通常用作存储数据。
发明内容
本发明提供一种用于存储例如数据和代码的多种类型内容的统一的存储器（unifiedmemory）。在一个方面，存储系统可包括基于所读取内容类型，例如数据或代码而用于选择性配置的可配置感测放大器。在另一个方面，一些单级存储单元和其它存储单元可以是多级存储单元。
在一个方面，存储系统可包括多个存储器阵列。不同类型的内容可存储于不同的存储器阵列中。单独的感测放大器可检测在相应存储器阵列中的内容。在另一方面，可配置感测放大器可以从相应的存储器阵列中检测不同类型的内容。在又一方面，标签位可存储于存储器阵列中以识别在存储器阵列中存储的内容的类型。该可配置感测放大器可基于标签位配置以检测相应的内容。
附图说明
图1是说明数字多级存储器数据存储系统的方块图。
图2是说明图1的数字多级存储系统中一个实施例的存储子系统的方块图。
图3是说明包括对单独阵列的单独感测的存储器阵列的方块图。
图4是说明包括可配置感测的存储器阵列的方块图。
图5是说明包括单级和多级存储单元和可配置感测的存储器阵列的方块图。
图6是说明单级和多级存储单元和单独感测的存储器阵列的方块图。
图7是说明包括标签位的存储器阵列的方块图。
图8是说明包括内容可寻址存储器的存储器阵列的方块图。
图9是说明包括扩展阵列的存储器阵列的方块图。
图10是说明存储器阵列的方块图，该存储器阵列包括用于内容可寻址存储器的扩展阵列。
图11是说明可配置感测放大器的示意图。
图12是说明内容可寻址存储器的方块图。
图13是说明二进制单元内容可寻址存储器的示意图。
图14是说明三进制单元内容可寻址存储器的示意图。
具体实施方式
描述了一种存储系统，其中存储器阵列包括存储不同类型内容，例如数据或代码的子阵列，或者以不同格式存储，例如单级、多级或可配置级。感测放大器可配置为基于存储单元中存储的内容而感测。代码可存储于存储器中，并利用电流或电压模式感测以高速或高功率感测。代码可以以每单元可配置的位数存储。同样，数据可存储于存储单元中，并利用不同的感测模式和每单元可配置的位数以低速和低功率感测。通过内容类型分配的部分存储单元的大小是可配置的。可存储标签位以表示内容的类型和格式，例如NxMLC(1x或2x或3x或4x，用Nx表示2N级存储单元)、快码对慢码、数据或代码、通信接口（例如USB或ATA）、IO接口（例如CMOS或LVDS）等。例如通过标签位或备用位，可以对于各个扇区存储闪存扇区密钥，并用作启动该存储扇区存取的密钥。通过控制电路，例如实时地通过CAM（内容可寻址存储器）阵列来鉴别和批准该扇区密钥。对于各个扇区（例如，扇区包括8行存储单元和8K单元），例如通过标签位或备用位，可以存储闪存安全性措施。通过密钥鉴别和批准，安全性措施确保存储器扇区的安全性。在某一试图侵入之后，该扇区可以例如通过擦除和/或重编程，进行自损坏序列。对于在相同或不同类型内容上的相同或不同操作，可以同时存取不同部分的存储器。
图1是说明数字多级位存储器阵列系统100的方块图。为了清楚起见，在图1中没有示出存储器阵列系统100的一些信号线。
在一个实施例中，存储器阵列包括源极侧注入闪存技术，其在热电子编程中使用较低功率，以及基于有效注入器的Fowler-Nordheim隧穿擦除。通过在存储单元的源极上施加高电压、在存储单元的控制栅极上施加偏置电压、和在存储单元的漏极上施加偏置电流来进行编程。编程有效地使电子位于存储单元的浮栅上。通过在存储单元的控制栅极上施加高电压和在存储单元的源极和/或漏极上施加低电压，进行擦除。该擦除有效地从存储单元的浮栅中去除了电子。通过将存储单元置于电压模式感测中而进行校验（感测或读取），该电压模式感测例如为在源极上的偏置电压、在栅极上的偏置电压、从漏极（位线）耦合至例如地的低偏置电压的偏置电流，并且在漏极上的电压为感测单元电压VCELL。该偏置电流可以独立于存储单元中存储的数据。在另一实施例中，通过将存储单元置于电流模式感测中来进行校验（感测或读取），该电流模式感测例如为在源极上的低电压、在栅极上的偏置电压、从高电压源耦合至漏极（位线）的负载（电阻或晶体管），并且在负载上的电压为感测电压。在一个实施例中，阵列结构和操作方法可以是在由Tran等人的标题为“ArrayArchitectureandOperatingMethodsforDigitalMultilevelNonvolatileMemoryIntergratedCircuitSystem”的U.S.专利No.6,282,145中公开的，其主题并入这里作为参考。
数字多级位存储器阵列系统100包括多个常规存储器阵列101、多个冗余存储器阵列（MFLASHRED）102、备用阵列（MFLASHSPARE）104和参考阵列（MFLASHREF）106。将N位数字多级单元定义为能够存储2N级的存储单元。
在一个实施例中，存储器阵列系统100以4位多级单元存储一个千兆比特的数字数据，且将常规存储器阵列101等价地组织成为8,192列和32,768行。使用地址A〈12:26〉来选择行，而使用地址A〈0:11〉来选择一个字节的两列。将页定义为一组512字节，对应选中行上的1,024列或单元。由A〈9:11〉地址选择页。这里将行定义为包括8页。通过地址A〈0:8〉来选择在选中的页内的字节。而且，对于512常规数据字节的每一页，有16个通过地址A〈0:3〉选择的备用字节，其能够通过其它控制信号启动以存取备用阵列，并且并非常规阵列是正常的情况。可以是其它构造，例如包括1024字节的页或包括16或32页的行。
参考阵列（MFLASHREF）106用作参考电压电平的参考系统，以验证常规存储器阵列101。在另一实施例中，常规存储器阵列101可包括用于存储参考电压电平的参考存储单元。
通过代替常规存储器阵列101的坏的部分，使用冗余阵列（MFLASHRED）102来增加产量。
备用阵列（MFLASHSPARE）104可以用于额外数据开销存储，例如用于纠错和/或存储器管理（例如，被擦除或编程的存储器选择块的状态、由选择块使用的擦除和编程周期的数量，或在选择块中坏位的数量）。在另一实施例中，数字多级位存储器阵列系统100不包括备用阵列104。
数字多级位存储器阵列系统100还包括多个y驱动器电路110、多个冗余y驱动器电路（RYDRV）112、备用y驱动器电路（SYDRV）114和参考y驱动（REFYDRV）电路116。
在写、读和擦除操作期间，y驱动器电路（YDRV）110控制位线（公知为列，在图1中未示出）。每个y驱动器（YDRV）110一次控制一个位线。在每次写、读和擦除操作期间，可使用时分复用技术以便每个y驱动器110控制多个位线。在写入常规存储器阵列101或从常规存储器阵列101感测期间，使用y驱动器电路（YDRV）110用于平行的多级页写和读，以加快数据速度。在一个实施例中，对于具有4位多级单元的512字节的页来说，有总数为1024的y驱动器110或总数为512的y驱动器300。
参考y驱动器电路（REFYDRV）116用于参考阵列（MFLASHREF）106。在一个实施例中，对于4位多级单元来说，有总数为15或16的参考y驱动器116。参考y驱动器116的功能与y驱动器电路110的功能相似。
冗余y驱动器电路（RYDRV）112用于冗余阵列（MFLASHRED）102。冗余y驱动器电路（RYDRV）112的功能可与y驱动器电路110的功能相似。
备用y驱动器电路（SYDRV）114包括用于备用阵列（MFLASHSPARE）104的多个单一备用y驱动器（SYDRV）114。备用y驱动器电路（SYDRV）114的功能与y驱动器电路（YDRV）110的功能相似。在一个实施例中，对于具有16个备用字节的4位多级单元的512个字节页来说，有总数为32的备用y驱动器114。
数字多级位存储器阵列系统100还包括多个页选择（PSEL）电路120、冗余页选择电路122、备用页选择电路124、参考页选择电路126、多个块译码器（BLKEDC）130、多级存储器精确备用译码器（MLMSDEC）134、字节选择电路（BYTESEL）140、冗余字节选择电路142、备用字节选择电路144、参考字节选择电路146、页地址译码器（PGDEC）150、字节地址译码器（BYTEDEC）152、地址预译码电路（XPREDEC）154、地址预译码电路（XCGCLPRE1）156、输入接口逻辑（INPUTLOGIC）160和地址计数器（ADDRCTR）162。
页选择电路（PSEL）120从多个位线中选自一个位线（未示出）用于每个单一y驱动器（YDRV）110。在一个实施例中，连接至单个y驱动器（YDRV）110的多个位线的数量等于页的数量。对于参考阵列106、冗余存储器阵列102和备用存储器阵列104的相应选择电路分别为参考页选择电路126、冗余页选择电路122和备用页选择电路124。
字节选择电路（BYTESEL）140一次能实现一个字节数据进或出一对y驱动器电路（YDRV）110。对于参考阵列106、冗余存储器阵列102和备用存储器阵列104的相应选择电路分别为参考字节选择电路146、冗余字节选择电路142和备用字节选择电路144。
基于地址计数器162（以下描述的）的信号，块译码器（BLKDEC）130选择阵列101和102中的行或行的块（block），并提供对于常规存储器阵列101和冗余存储器阵列102的用于一致的单级或多级存储器操作使用的温度、处理和电源之上的精确的多级偏置值。多级存储器精确备用译码器（MLMSDEC）134选择备用阵列104中的备用行或备用行的块，并提供对于备用阵列104用于一致多级存储器操作使用的温度、处理角和电源之上的精确的多级偏置值。行和列的交点选择存储器阵列中的单元。行和两列的交点选择存储器阵列中的字节。
地址预译码电路154译码地址。在一个实施例中，地址为A〈16:26〉以选择具有包括16行的一个块的存储器阵列块。地址预译码电路154的输出耦合至块译码器130和备用译码器134。地址预译码电路156译码地址。在一个实施例中，地址为地址A〈12:15〉以选择在选中的块内的十六行中的一行。地址预译码电路156的输出耦合至块译码器130和备用译码器134。
页地址译码器150译码页地址，如A〈9:11〉，以选择页，如P〈0：7〉，并将其输出提供给页选择电路120、122、124和126。字节地址译码器152译码字节地址，如A〈0:8〉，并将其输出提供给字节选择电路140以选择字节。字节预译码器152也译码备用字节地址，如A〈0:3〉和AEXT（扩展地址），并将其输出提供给备用字节选择电路144以选择备用字节。使用备用字节地址控制信号AEXT与A〈0:3〉一起译码代替常规阵列101的备用阵列104的地址。
对于行、页和字节地址，地址计数器（ADDRCTR）162分别提供地址A〈11:AN〉、A〈9:10〉和A〈0:8〉。地址计数器（ADDRCTR）162的输出耦合至电路154、156、150和152。从输入接口逻辑（INPUTLOGIC）160的输出来耦合地址计数器（ADDRCTR）162的输入。
输入接口逻辑（INPUTLOGIC）160提供外部接口至外部系统，例如外部系统微控制器。对于存储器操作，常用外部接口是读、写、擦除、状态读、识别（ID）读、就绪或忙状态、复位和其它的通用任务。串行接口可以用于输入接口以降低对于由大量地址产生的高密度芯片的管脚计数。控制信号（未示出）耦合输入接口逻辑电路（INPUTLOGIC）160至外部系统微控制器。输入接口逻辑电路（INPUTLOGIC）160包括状态寄存器，该状态寄存器表示存储芯片操作的状态，例如编程或擦除通过或失败、就绪或忙、写保护或未保护、单元余量好或坏、恢复或无恢复等。
数字多级位存储器阵列系统100还包括算法控制器（ALGOCNTRL）164、带隙电压发生器（BGAP）170、电压和电流偏置发生器（V&IREF）172、精确振荡器（OSC）174、电压算法控制器（VALGGEN）176、测试逻辑电路（TESTLOGIC）180、熔丝电路（FUSECKT）182、参考控制电路（REFCNTRL）184、冗余控制器（REDCNTRL）186、电压源和调节器（VMULCKTS）190、电压复用调节器（VMULREG）192、输入/输出（IO）缓冲器194和输入缓冲器196。
算法控制器（ALGOCNTRL）164用于与来自输入逻辑电路（INPUTLOGIC）160的输入命令握手，并执行对于多级非易失性操作使用的多级擦除、编程和感测算法。也使用算法控制器（ALGOCNTRL）164来算法化地控制对于多级精确编程所使用的精确偏置和时序条件。
测试逻辑电路（TESTLOGIC）180测试数字电路、模拟电路、存储电路、高电压电路和存储器阵列的各种电特征。测试逻辑电路（TESTLOGIC）180的输入从输入接口逻辑电路（INPUTLOGIC）160的输出耦合。测试逻辑电路（TESTLOGIC）180也提供产品测试的时序加速，例如更快速写/读以及集结模式。测试逻辑电路（TESTLOGIC）180也提供与存储技术关联的屏蔽测试，例如各种干扰和稳定性测试。测试逻辑电路（TESTLOGIC）180也允许芯片外存储测试者直接控制各种芯片上逻辑和电路偏置电路，以提供各种外部电压和电流以及外部时序。该特征允许例如具有外部电压和外部时序的屏蔽，或允许具有快的外部时序的加速的产品测试。
熔丝电路（FUSECKT）182是配置在外部系统层次、在测试者或在不工作芯片上的一组非易失性存储单元，以获得各种设置。这些设置可以包括精确的偏置值、精确性芯片上振荡器频率、可编程逻辑特征例如用于阵列部分的写入封锁特征、冗余熔丝、多级擦除、编程和读算法参数、或芯片性能参数例如写或读速度和精确度。
参考控制电路（REFCNTRL）184用于提供对于多级编程和感测所使用的精确电压值的精确参考电平。冗余控制器（REDCNTRL）186提供冗余控制逻辑。
电压算法控制器（VALGGEN）176提供对于多级非易失性操作所用的各种特定形状的幅度和持续时间的电压信号，对于精确多级编程、擦除和感测提供具有严格容限的精确电压值。带隙电压发生器（BGAP）170提供对于多级编程和感测的过程、温度和电源之上的精确电压值。
电压和电流偏置发生器（V&IREF）172是可编程的偏置发生器。偏置值是通过来自熔丝电路（FUSECKT）182的控制信号设定、以及还通过各种金属选择而可编程。振荡器（OSC）174用于提供对于多级编程和感测的精确的时序。
输入缓冲器196为存储器阵列系统100提供用于输入/输出的缓冲。输入缓冲器196缓冲耦合至外部电路或系统的输入/输出线197和输入/输出总线194B，其通过y驱动器110、112、114和116分别耦合阵列101、102、104和106。在一个实施例中，输入缓冲器196包括TTL输入缓冲器或CMOS输入缓冲器。在一个实施例中，输入缓冲器196包括具有回转速率控制的输出缓冲器，或具有值反馈控制的输出缓冲器。输入/输出（IO）缓冲器块194包括常用的输入缓冲器和常用的输出缓冲器。常用的输出缓冲器例如为具有转换速率（slewrate）控制的输出缓冲器，或具有电平反馈控制的输出缓冲器。电路块196R为漏极开路的输出缓冲器，并用于就绪忙的握手信号（R/RB）196RB。
电压源和调节器（VMULCKT）190提供在用于擦除、编程、读和成品测试使用的外部电源以上或以下的调节电压值。在一个实施例中，电压源和调节器190包括电荷泵或电压倍增器。电压倍增调节器（VMULREG）192为调节器190提供电源效率和晶体管稳定性的调节，以便避免各种故障机制。
系统100在存储器101、102、104和106上可以执行各种操作。根据使用的非易失性存储技术的操作需要，通过去除在选择的存储单元上的电荷，进行擦除操作以擦除全部选择的多级单元。数据加载操作可用于加载多个字节的数据以编程到存储单元中，例如在一页中0至512字节。如果数据（数字位），例如在一页内512字节存储于多级单元中，则可进行读操作以并行地读取多个字节的数据。根据使用的非易失性存储技术的操作需要，通过在选择的多级单元上设置适当的电荷，可进行编程操作以并行地将多个字节的数据（数字位）存储到多级单元中。在存储器上的操作例如可以是在U.S.专利No.6,282,145中描述的操作，以上并入这里作为参考。
控制信号（CONTROLSIGNALS）196L、输入/输出总线（IOBUS）194L和就绪忙信号（R/BB）196RB用于与系统100通信。
快闪电源管理电路（FRMU）198管理芯片上的电源，例如只对使用中的电路块供电。通过使用用于数字电源（VDDD）/（VSSD）、模拟电源（VDDA）（VSSA）和IO缓冲电源（VDDIO）/（VSSIO）的不同的调节器，快闪电源管理电路198还提供敏感电路块之间与较不敏感电路块的隔离。通过将电源VDD步进下降到由晶体管氧化物厚度需要的低电平，快闪电源管理电路198还提供较好的处理可靠性。快闪电源管理电路198允许对于各个电路类型的调节最优化。例如，由于不需要高精确调节，所以对于数字电源可以使用开环调节；由于通常需要模拟精确性，所以对于模拟电源应当使用闭环调节。由于有效地了管理电源，所以快闪电源管理还能实现“绿色”存储系统的建立。
图2是说明存储子系统200的方块图。
存储子系统200包括存储子阵列101和存储控制器202。在另一实施例中，存储子系统可包括冗余阵列102、备用阵列104和参考阵列106。
存储子阵列101包括至少一个存储子系统204。尽管示出了四个存储器阵列204，但是存储子阵列101可包括其它数量的存储器阵列。在一个实施例中，对于总数为m乘n的存储子系统204来说，存储器阵列101包括m行存储器阵列和n列存储器阵列。存储子系统204可以是图3-10的存储器阵列，其在以下描述。每一个存储子系统204包括至少一个存储单元阵列、用于沿着字线选择行或部分行的存储单元的至少一个x译码器、用于沿着位线选择行或部分行的存储单元中的至少一个y译码器、用于检测该选择的存储单元内容的至少一个感测放大器。存储单元可包括冗余单元、参考单元或备用单元。
存储控制器202包括闪存文件系统206、接口208和通用存储控制器210。通用存储控制器210管理与例如编程、擦除、读、挂起操作、（编程、擦除或读）、同时（在同一时间对于不同的阵列部分执行多个操作，例如读、编程和擦除）、数据扰乱、寻址等存储器操作有关的常规功能。通用存储控制器210可内部地处理产品或芯片上的屏蔽存储器测试。闪存文件系统206管理包括检测管理、损耗平衡、存储器映射、纠错代码（ECC）、冗余和扇区标题和其它文件管理功能的存储子阵列101的存储功能。接口208控制系统100的逻辑接口和系统100的外部。依照接口类型，例如通用串行总线（USB）、先进技术附加（ATA）、小计算机系统接口（SCSI）、RAMBUS、串行或并行，接口208控制接口的兼容性，控制输入/输出（IO）宽度例如8、16或32位IO，并控制IO驱动器的类型，例如低电压差分信号（LVDS）、高速收发器逻辑（HSTL）、低电压晶体管-晶体管逻辑（LVTTL）或互补金属氧化物硅（CMOS）。接口208控制可存储数据或代码的存储子阵列101或存储子系统204之间的接口，并对于每个存储器检测和处理标签位、安全性密钥或安全措施（以下描述），以实现合适的块或功能。
存储子阵列204可包括配置于单独的行或多个行或相同行中的状态单元，其表示子阵列/行的状态，例如其用于数据或代码存储，子阵列/行是否处于擦除或编程状态，子阵列/行是否是好的、不好的或坏的条件、在子阵列/行中坏单元的数量、或单元存储电平损耗的程度、或者操作的状态例如对于每行或页的用于擦除/编程/读取的偏置的偏置值、支配子阵列/行的擦除周期数和/或编程周期数。存储子阵列204可包括配置于单独的行或扇区或组中的参考单元，其在当验证或读取模式中使能数据行时使能。
存储子系统204可包括排列于分段阵列中的存储单元。在一个实施例中，分段的存储单元以行和列排列。在一个实施例中，在分段的阵列之内的位线与另一分段的阵列隔离。在一个实施例中，当对选中的分段阵列进行操作时，对所有其它的分段取消选定。在U.S.专利No.6,282,145中公开了分段阵列的一些例子，上述并入这里作为参考。该分段可具有由存储单元的数量、或由存储单元阵列的维数例如行和列确定的大小。
图3是说明包括对于单独阵列的单独感测的存储器阵列300的方块图。
存储器阵列300包括多个存储器阵列302和304、多个x译码器312和314、多个y译码器322和324、和多个感测放大器332和334。感测放大器332和334分别检测在各个阵列302和304的存储单元中选中的之一中存储的电平。在一个实施例中，存储器阵列302和304分别存储数据和代码，感测放大器332和334分别为数据感测放大器和代码感测放大器。
通过数据感测放大器332和代码感测放大器334分别单独地读取单独的阵列302和304，且可以不同的或相同的感测模式读取。在一个实施例中，数据感测放大器332在电压感测模式操作，而代码感测放大器334在电流感测模式操作。在另一个实施例中，数据感测放大器332在电流感测模式操作，而代码感测放大器334在电流感测模式操作。在另一实施例中，数据感测放大器332在电流感测模式操作，而代码感测放大器334在电压感测模式操作。在另一实施例中，数据感测放大器332在电压感测模式操作，而代码感测放大器334在电压感测模式操作。
阵列302和304可具有其中按段排列的存储单元。根据存储于其中的内容，在阵列302和304中的分段的大小可以不同。例如，阵列302可存储数据，其倾向于慢速读取且由此阵列302的分段可以是小的。相反，阵列304可存储需要快速读取的代码，且由此阵列304可具有小的段。
图4是说明包括可配置感测的存储器阵列400的方块图。
存储器阵列400包括数据阵列402、代码阵列404、多个x译码器412和414、多个y译码器422和424以及可配置感测放大器432。
存储器阵列400存储由单独的x和y译码器控制的单独阵列中的数据和代码。单个可配置感测放大器432检测在可由内容类型决定的感测模式中选择的存储单元的内容。利用由存储控制器202选择的模式，可配置感测放大器432读取在数据阵列402和代码阵列404中存储的内容。在一个实施例中，可配置感测放大器432处在电压感测模式中以读取数据阵列402，且处在电流感测模式中以读取代码阵列404。可配置感测放大器432可以是例如示出于图11中的感测放大器1100。
依据如上所述存储于其中的内容，数据阵列402和代码阵列404可具有其中以具有不同大小的段排列的存储单元。
图5是说明包括单级和多级存储单元和可配置感测的存储器阵列的方块图。
存储器阵列500包括多级单元数据阵列502、多级单元代码阵列504、单级单元代码阵列506、多个x译码器512、514、516、y译码器522和可配置感测放大器532。在由单独的x译码器控制的单独阵列中，存储器阵列500存储数据和代码。单个y译码器选择该选中的存储单元的列。代码可以以单级或多级的形式存储在各自的代码阵列504和506中。单个可配置感测放大器在感测模式中检测选择的存储单元的内容，该感测模式由内容的类型确定。
因为需要更小的电压参考比较，所以单级单元代码阵列506可提供比多级单元代码阵列504更快的读取。例如通过使用单个或几个编程脉冲代替多个编程脉冲，单级单元代码阵列由于用于单级的较小精确度而提供更快的编程。在另一个实施例中，存储器阵列500可包括单级存储单元（未示出），或者部分数据阵列502可包括单级存储单元。
可配置感测放大器532读取单级和多级存储单元，以及代码或数据。存储控制器202选择可配置感测放大器532的感测模式。在一个实施例中，可配置感测放大器532处在电压感测模式中以读取多级单元数据阵列502，且处在电流感测模式中以读取多级单元代码阵列504或单级单元代码阵列506。可配置感测放大器532例如可以是示出于图11中的感测放大器1100。如下所述，可配置感测放大器532可提供用于读取多级或单级存储单元的不同偏置电流，以提供单级存储单元的更快读取。而且，可配置感测放大器532可提供对于例如被读取的快码或慢码的数据类型而不同的偏置电流。例如，当读取快码对于慢码的更低偏置电流时，可以提供较高的偏置电流，结果存储单元的读取较快。阵列502、504和506可如上所述以段排列。
图6是说明包括单级和多级存储单元和单独感测的存储器阵列600的方块图。
存储器阵列600包括多级单元数据阵列602、多级单元代码阵列604、单级单元代码阵列606、多个x译码器612、614和616、多个y译码器622、624、626、多级单元数据感测放大器632、多级单元代码感测放大器634和单级单元代码感测放大器636。存储器阵列600与存储器阵列500相似，但包括单独的y译码器622、624和634以及单独的感测放大器632、634和636。存储器阵列600在由单独的各个x译码器612、614、616以及各个y译码器622、624、626控制的d单独阵列602、604、606中存储数据和代码。代码可以存储为单级或多级的内容。单独感测放大器632、634、636在由内容类型确定的感测模式中检测单独的数据和代码阵列中选择的存储单元的内容。在另一个实施例中，存储器阵列600可包括单级数据阵列（未示出），或者部分数据阵冽602可包括单级存储单元。阵列602、604、606可包括如上所述以段排列的存储单元。
图7是说明包括标签位的存储器阵列700的方块图。
存储器阵列700包括阵列702、x译码器712、y译码器722、感测放大器732、标签位742和标签位感测放大器744。可将存储器阵列702分成用于存储不同特征内容的区域。该特征可以是例如数据和代码的内容类型、或例如单级和多级的内容格式。分成的区域可以是不同的大小，例如页或行。该扇区可以被确定以便仅将具有特定特征的内容存储于相应的预定区域中，或可以由存储控制器202动态地实现为部分存储分配，或为存储的内容。标签位阵列742存储表示在相应部分的存储器阵列702中存储的内容特征的标签位。以由标签位所表示内容的特征为基础来配置感测放大器732。
标签位阵列742包括例如存储单元的多个单元，其每一个存储对于每个对应部分的阵列702的至少一位，例如行或页，以表示部分阵列702中存储的内容类型。在一个实施例中，标签位表示存储的内容是代码还是数据。标签位也表示存储的内容是快码还是慢码。在另一个实施例中，标签位表示存储的内容是单级还是多级。标签位阵列742可包括对于每个对应部分的阵列702的多个位。例如，两个标签位可表示对应部分阵列702的内容的类型、格式或状态，其中两个标签位中之一可表示存储的内容的类型，例如代码或数据，而另一个标签位可表示存储格式，例如单级或多级如NxMLC（1x或2x或3x或4x，用Nx表示2N级存储单元）。标签位可表示通信接口的类型（例如SUB或ATA）或IO接口的类型（例如CMOS或LVDS）。在一个实施例中，标签位阵列742是与阵列702分开的存储器。标签位阵列742可以是易失的，例如锁存器、SRAM或DRAM，或非易失性的存储器，例如闪存、ROM或EEPROM。在一个实施例中，标签位感测放大器744可以是感测放大器732的部分。
当使用x译码器712和y译码器722选择一部分阵列702时，由标签位感测放大器744从标签位阵列742读取对应于选择的部分阵列702的标签位。响应由标签位表示的内容的类型，存储控制器202（见图2）配置用于读取从选择的部分阵列702读取的内容类型的感测放大器732。
图3-6和8-10的阵列存储器可包括相应的标签位阵列和标签位感测放大器。
对于存储系统200，例如通过标签位或备用位，对于每个扇区可存储闪存扇区密钥，且用作安全性密钥以能够实现存储器扇区的存取。扇区包括例如8行存储单元和8K个单元。由控制电路鉴别和批准扇区密钥，例如由图12中的CAM阵列实时控制（以下描述CAM阵列和操作）。对于每个扇区，例如通过标签位或备用位可以存储闪存安全措施。安全措施通过密钥鉴别和批准，例如通过CAM阵列，来确保存储扇区的安全性。在一个具有高安全性措施的实施例中，在某种试图侵入之后，例如通过擦除和/或将存储数据重编程到不同扇区，该扇区进行自破坏序列。
图8是说明包括XRAM存储器的存储器阵列800的方块图。XRAM可以是SRAM、DRAM或内容可寻址存储器（CAM）。
存储器阵列800包括阵列802、内容可寻址存储器（CAM）或SRAM808、多个x译码器812和818、多个y译码器822和828、多个感测放大器832和838、标签位阵列和标签位感测放大器844。
阵列802可存储代码或数据或二者。阵列802可包括单级存储单元或多级存储单元或二者。标签位阵列842存储表示对应部分阵列802是代码还是数据、单级还是多级的标签位。标签位阵列842可以与标签位阵列742（图7）相似。
内容可寻址存储器808可以存储器件标识（ID）、安全ID、加密密钥、数字证书、存储地址扰乱格式、分类（将用户类型分类并因此指派数据存取的不同规则，例如允许某些数据的某些ID数字，例如只有声音、只有安全的数据、只有视频、只有家庭、只有朋友、只有工作、只有成年人、只有孩子等）。可以自ROM代码或闪存，例如部分存储器802永久地存储这些数据，并在加电时或在初始化期间中调回以加载到存储器808中。在使用存储器指针来存取数据的应用中，可以使用内容可寻址存储器808。在一个实施例中，内容可寻址存储器808的比较速度是100MHz。
内容可寻址存储器808存储数据，该数据是通过接收至少部分与内容可寻址存储器808中存储的数据相匹配的数据来存取的。内容可寻址存储器808的一个例子是以下结合图12描述的内容可寻址存储器1200。
可以使用存储器808存储临时数据，用作SRAM数据缓冲器，用于存储器数据操纵，例如高速缓存读取或高速缓存编程。在一个实施例中，存储器数据可以从存储器阵列802中调回，并临时地存储于存储器808中，例如用于纠错。在用于数据缓冲的一个实施例中，引入的数字数据以程序块存储于存储器808中，并且接着将数据逐个程序块地编程到存储器802中。
图9是说明包括扩展阵列的存储器阵列900的方块图。
存储器阵列900包括阵列902、内容可寻址存储器908、扩展阵列909、多个x译码器912、918和919、多个y译码器922、928和929以及多个感测放大器932、938和939。
存储器阵列900与存储器阵列800（图8）相似，但包括扩展阵列909、x译码器919和y译码器929以及感测放大器939。可使用扩展阵列919用于额外的数据开销存储，例如纠错或存储器管理（例如，被擦除或编程的选中存储器块的状态、由选中块使用的阵列数和编程周期、或在选中块中的坏位的数量）。
图10是说明包括用于内容可寻址存储器的扩展阵列的存储器阵列1000的方块图。
存储器阵列1000包括阵列1002、内容可寻址存储器1008、扩展阵列1007和1009、多个x译码器1012、1017、1018和1019、多个y译码器1022、1028、1029和1057、多个感测放大器1032、1038和1039、标签位阵列1052以及标签位感测放大器1058。存储器阵列1000与存储器阵列900相似，但还包括用于内容可寻址存储器1008的扩展阵列1007和用于扩展阵列1007的扩展x译码器1017。在另一个实施例中，用于内容可寻址存储器1007的扩展阵列还包括单独的y译码器和单独的感测放大器。标签位感测放大器1058感测标签位阵列1052的内容。
图11是说明可配置感测放大器1100的示意图。
可配置感测放大器1100可用作以上描述在图3-10中的可配置感测放大器和标签位感测放大器。
可配置感测放大器1100感测存储器阵列1102的内容。存储器阵列1102可以是对于图3-10以上描述的存储器阵列中之一。为了清楚和简化起见，只示出存储器阵列1102的一部分。存储器阵列1102包括存储单元1104、电阻1106和1108、电容1110以及开关1112。电阻1106和1108示意性地示出并表示位线的电阻。电容1110是从存储单元1104到可配置感测放大器1100的位线上的寄生电容。开关1112由选择位线的相应y驱动器控制，且将选择的存储单元1104切换至可配置感测放大器1100。感测模式配置电路1120形成第一级，而NMOS晶体管1122、电阻1125和1126以及电流源1127形成可配置感测放大器1100的第二级。将第二级配置为源极跟随器级。在另一实施例中，第二级是公用源级。例如使用第二级驱动存储器阵列的全局位线。
可配置感测放大器1100包括感测模式配置电路1120、NLZ（原生）NMOS晶体管1122、开关1124、多个电阻1125和1126、多个电流源1127和1128、电容1130以及比较器1131。
如以下更详细地描述，感测模式配置电路1120设置感测模式用于读取存储单元1104的内容。将产生的检测电压施加到NLZ晶体管1122的栅极，其配置为源级跟随器。当由开关1124、电阻1125和1126切换时，电流源1127提供用于NLZ晶体管1122的偏置电流。由电流偏置1128偏置比较器1131。比较器1131将从源极跟随器晶体管1122检测的电压与参考电压作比较。
感测模式配置电路1120包括多个开关1134至1139和晶体管1140。NL晶体管1140在电流模式感测期间切换为用作负载的功能，并在电压模式感测期间用作电流源。在电流模式感测中，开关1134、1135和1136关闭，而开关1137、1138和1139打开。在电压感测模式中，开关1137、1138和1139关闭，而开关1134、1135和1136打开。对于存储于存储单元中的数据类型，可以调节电流源1127和1128的偏置电流。例如，当感测数据时，偏置电流可能小，对于感测慢码，该偏置电流可能是中间的，而对于感测快的代码偏置电流可能大。通常读取代码是快的且可以选择大的感测电流。
图12是说明内容可寻址存储器1200的方块图。
内容可寻址存储器1200可以分别用作如图8-10中的内容可寻址存储器808、908和1008。内容可寻址存储器1200包括匹配线阵列1202、驱动器阵列1204、字线驱动器阵列1206、感测放大器阵列1208、管线级1210、地址转换阵列1212和输出级1214。
在一个实施例中，匹配线阵列1202包括二进制CAM单元的阵列（图13）。在另一实施例中，匹配线阵列1202包括三进制CAM单元的阵列（图14）。在一个实施例中，根据应用，匹配线阵列1202是64至1024位宽和1024行。
以下结合图13和14描述内容可寻址存储器1202的操作。
图13是说明用于二进制CAM单元系统的匹配线阵列1202和管线级1210的方块图。
匹配线阵列1202包括多个单元电路1302，和多个NMOS晶体管1306。单元电路1302包括存储单元1320和多个NMOS下拉晶体管1321至1324。在一个实施例中，存储单元1320包括SRAM单元。在另一实施例中，存储单元1320包括PSRAM（伪SRAM，例如，以隐藏刷新使用DRAM单元来模拟SRAM）。无论何时存在单个数据位失配，下拉晶体管1321至1324就操作以将匹配线1327放电。位线1312和反相的位线1313耦合存储单元1320的列，用于存储单元1320的读取和写入。将存储单元1320的输出和反相的输出耦合至NMOS晶体管1321和1323各自的栅极。将COMPARE数据线1315和反相的COMPARE数据线1314分别耦合至NMOS晶体管1324和1322的栅极，以使能晶体管。将NMOS晶体管1322和1324的源极耦合至NMOS晶体管1306的漏极，其耦合至地以响应施加到其栅极的时钟信号。字线1336使能存储单元1320。匹配线1327耦合至NMOS晶体管1321和1323的漏极以及耦合至管线级1210。
在所有的比较数据有效和完成预充电事件之后，晶体管1306用作虚拟地下拉晶体管以将匹配线1327下拉到虚拟地。
管线级1210包括PMOS晶体管1304和1305、反相器1307、缓冲器1308和锁存器1310。在匹配事件结束之后，管线级1210捕获匹配线1327的状态。锁存器1310可以是边沿触发的触发器或电平触发的锁存器。PMOS晶体管1304操作预充电晶体管以便响应时钟信号来预充电匹配线1327。在预充电事件结束后，反相器1307和PMOS晶体管1305形成保持器电路，以保持或保存匹配线1327上的电荷。
驱动器阵列1204包括位线驱动器以驱动位线（1312、1313），从而将数据写入到单元1320。驱动器阵列1204也包括比较数据驱动器以驱动数据位用于比较。感测放大器阵列1208可包括感测放大器、锁存器和缓冲器，用于读取在匹配位阵列1202中存储的数据。
字线驱动器1206使能CAM存储单元1302的行。驱动器阵列1204的位线驱动器驱动位线1312和反相的位线1313，以将数据写入到存储单元1302。驱动器阵列1204的比较数据驱动器驱动对应的比较数据线1315和反相的比较数据线1314，以分别使能晶体管1324和1322，用于确定是否存在匹配。当出现匹配事件时，存储单元1320使能相应的晶体管1321或1323，以保持匹配线1327为虚拟地、或上至如由预充电晶体管1304预充电的电源电压。
感测放大器1208其可以包括锁存器和缓冲器，并读取在SRAM阵列1302中存储的数据。地址转换阵列1212将从内容可寻址存储器阵列1202中选择的匹配线的物理位置转换为存储器的合适的指针地址。可以包括锁存器和缓冲器的地址转换感测放大器1214从地址转换阵列1212读取地址数据。
图14是说明用于三进制CAM单元系统的匹配线阵列1202和管线级1210的方块图。
匹配线1202包括多个单元电路1402和多个NMOS晶体管1406。单元电路1402包括存储单元1420和1430，以及多个下拉NMOS晶体管1421至1426。存储单元1420存储要与输入数据相比较的数据。存储单元1430存储掩蔽位以表示比较数据是否要被掩蔽，以便不用进行比较。在一个实施例中，存储单元1420和1430是SRAM单元。无论何时在存储的数据和比较数据之间存在失配，假若特定位没有被掩蔽，晶体管1421至1426就提供两组串联的三个下拉晶体管以下拉匹配线1427。位线1412和反相位线1413耦合存储单元1420的列，用于在存储单元1420中读取和写入。将存储单元1420的输出和反相输出耦合至NMOS晶体管1421和1423的各个栅极。将比较数据线1415和反相的比较数据线1414分别耦合至NMOS晶体管1425和1426，以使能晶体管。匹配线1416和反相的匹配线1417耦合存储单元1430的列，用于存储该掩蔽位的存储单元1430的读取和写入。将存储单元1430的输出和反相输入分别耦合至NMOS晶体管1422和1424的栅极，以使能晶体管。将NMOS晶体管1425和1426的源极耦合至NMOS晶体管1406的漏极，其耦合至地以响应施加到其栅极的时钟信号。字线1436使能存储单元1420和1430。将匹配线1427耦合至NMOS晶体管1421和1423的漏极并耦合至管线级1210。
在所有的比较数据有效和完成了预充电事件之后，晶体管1406用作虚拟下拉地晶体管，以下拉匹配线1417用于虚接地。
管线级1210包括PMOS晶体管1404和1405、反相器1407、缓冲器1408和锁相器1410。在匹配事件结束后，管线级1410捕获匹配的线1417的状态。锁存器1410可以是边沿触发的触发器或电平触发的锁存器。PMOS晶体管1404操作预充电晶体管，以预充电匹配线1417而响应时钟信号。在预充电事件结束之后，反相器1407和PMOS晶体管1405形成保持器电路，以保持或保存匹配线1417上的电荷。
现在描述内容可寻址存储器1200的操作。首先，通过串行载入到驱动器阵列1204的位线驱动器中，例如从只读存储器（ROM）或闪存芯片中将数据装载到CAM存储单元1302中。位线驱动器接着沿着位线1312和1313将数据驱动到由字线1336选择的所选择行中。重复数据装载序列以填充匹配线阵列1202。感测放大器阵列1208感测和锁存来自CAM存储单元1302的数据，例如以识别或测试CAM单元数据。
接着如下所述，将引入N位例如64位的输入数据流与在匹配线阵列1202中存储的数据作比较。N位的输入数据流首先装载到驱动阵列1204的比较数据阵列1204中。比较数据驱动器接着将该数据驱动到比较数据线1313和1314上。接着使数据比较使能（例如，时钟（CK）从低到高的转换，时钟（CK）低以便预充电所有的匹配线1327）。在同一周期对整个阵列进行的比较结果出现在匹配线1327处，并由感测放大器阵列1208的匹配线感测和缓冲电路来感测。接着将结果锁存到在1210的管线级中，接着将其施加到地址转换阵列1212。锁存的输出例如是指针、微代码或控制线。
对于图14的三进制内容可寻址存储器，除了在掩蔽存储单元1430中存储的掩蔽数据之外，操作是相似的。作为部分的装载操作，驱动器阵列1204的掩蔽线驱动器将数据装载到掩蔽位存储单元1430中。掩蔽数据使能或禁止对于选择的CAM存储单元1420的数据比较。
存储单元1320、1420和1430可以是易失性存储器。在一个实施例中，存储单元1320、1420和1430可以是伪SRAM（PSRAM）存储单元，其中该伪SRAM使用DRAM单元用于SRAM功能以降低管芯尺寸。在另一实施例中，通过调制存储于电容中电压的幅度，例如调制传送门（passmate）上的电压电平（例如，字线上的电压）到电容以在电容上存储不同的电压电平，例如用于2位PSRAM多级单元的0.2V、0.4V、0.8V，PSRAM单元可使用多级存储单元。在该情况下，附加的控制和译码电路（未示出）提取和操作多级PSRAM单元的数字位，或附加的模拟多级电路直接操作该存储的模拟电平。
再次参考图2，存储子系统204可被存取在存储子系统204之中的并行的、并发的或管线的操作。第一存储子系统204的一部分可以被存取用于例如编程、擦除、读取或验证的操作，而同时使能另一存储子系统204以同时存取用于另一操作，例如编程、擦除、读取或验证。在存储单元的内容必须被发送的操作期间，以合适的感测模式设置存储子系统204。
作为说明性的例子，第一存储子系统204可存储代码，而第二存储子系统204也存储代码。当第一存储子系统204被编程、擦除或读取时，第二存储子系统204也可以被编程、擦除或读取。
在另一个说明性的例子中，第一存储子系统204可存储代码，而第二存储子系统204存储数据。当从第一存储子系统204中编程、擦除或读取代码时，可以从第二存储子系统204中编程、擦除或读取数据。
在另一个说明性的例子中，数据可以存储在第一和第二存储子系统204中。当从第一存储子系统204中编程、擦除或读取数据时，可以从第二存储子系统204编程、擦除或读取数据。
在另一个说明性的例子中，第一存储子系统204包括SRAM或者内容可寻址存储器，而第二存储子系统204存储数据或代码。当在第一存储子系统中写入或读取SRAM或内容可寻址存储器时，数据或代码可以从第二存储子系统204中编程、擦除或读取。
在用于并发存储器操作的一个实施例中，各个存储子系统204包括与用于所需操作的译码、感测、写入和锁存有关的合适的控制电路。
在一个实施例中，在不同的感测模式中可以验证和读取存储单元。例如，通过将存储单元设置在电压模式中可以验证存储单元，而可以在电流读取模式中进行存储单元的读取。
这里描述的存储子系统和存储器阵列可以是多芯片或单片的。
在前述的描述中，描述了各种方法和装置以及具体的实施例。然而，对于熟悉本技术领域的人应显而易见的是，在不脱离由后附权利要求的边界和限制所定义的本发明的精神和范围的条件下，可以进行各种选择、修饰和改变。

Claims (25)

1.一种存储系统，包括：
多个存储单元；
多个标签位单元，其存储表示存储在多个存储单元中的内容特征的标签位；及
还包括感测电路，其包括至少一个开关和晶体管并且是可配置的以基于由标签位所表示的内容的特征以在第一感测模式和第二感测模式之间切换。
2.如权利要求1的存储系统，其中存储单元为单级。
3.如权利要求2的存储系统，其中存储单元是非易失性的。
4.如权利要求2的存储系统，其中存储单元是易失性的。
5.如权利要求1的存储系统，其中存储单元为多级。
6.如权利要求5的存储系统，其中存储单元是非易失性的。
7.如权利要求5的存储系统，其中存储单元是易失性的。
8.如权利要求1的存储系统，其中标签位为单级。
9.如权利要求8的存储系统，其中标签位单元为非易失性的。
10.如权利要求8的存储系统，其中标签位单元为易失性的。
11.如权利要求1的存储系统，其中标签位为多级。
12.如权利要求11的存储系统，其中标签位单元是非易失性的。
13.如权利要求11的存储系统，其中标签位单元是易失性的。
14.如权利要求1的存储系统，其中所述第一感测模式是电压感测模式，并且所述第二感测模式是电流感测模式。
15.如权利要求1的存储系统，其中所述第一感测模式是电流感测模式，并且所述第二感测模式是电压感测模式。
16.如权利要求1的存储系统，其中所述感测电路是可配置的以在高速感测模式和低速感测模式之间切换。
17.如权利要求1的存储系统，其中所述感测电路是可配置的以在多级感测模式和单级感测模式之间切换。
18.如权利要求1-17中任一权利要求的存储系统，其中感测电路根据存储单元的可配置性来配置感测模式。
19.如权利要求1的存储系统，其中所述多个存储单元是标签位存储器，用于存储在存储单元中的相应存储单元中存储的内容的标签位指示符。
20.如权利要求19的存储系统，其中所述感测电路是标签位感测电路，以检测与所述存储单元中选择的存储单元相对应的选择的标签位指示符。
21.如权利要求1的存储系统，其中多个存储单元排列成段。
22.如权利要求21的存储系统，其中所述多个存储单元的第一部分的段是第一尺寸，而所述多个存储单元的第二部分的段是第二尺寸。
23.如权利要求1的存储系统，还包括接口控制器。
24.如权利要求1的存储系统，还包括通用存储控制器。
25.如权利要求24的存储系统，其中通用存储控制器处理生产和/或屏蔽测试。
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