CN102884585A - 在存储器装置及系统中确定及使用软数据 - Google Patents

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Abstract

本发明包含用于在存储器装置及系统中确定及使用软数据的方法、装置及系统。一个或一个以上实施例包含存储器单元阵列及耦合到所述阵列的控制电路。所述控制电路经配置以使用若干个感测电压对所述存储器单元执行若干个感测操作以确定与所述存储器单元的目标状态相关联的软数据，且至少部分地基于所述所确定的软数据来调整用以确定所述目标状态的感测电压。

Description

在存储器装置及系统中确定及使用软数据
技术领域
本发明大体来说涉及半导体存储器装置、方法及系统，且更明确地说涉及用于在存储器装置及系统中确定及使用软数据的方法、装置及系统。
背景技术
通常提供存储器装置作为计算机或其它电子装置中的内部半导体集成电路及/或外部可抽换式装置。存在许多不同类型的存储器，其包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、相变随机存取存储器(PCRAM)及快闪存储器等等。
快闪存储器装置可作为易失性及非易失性存储器用于宽广范围的电子应用。快闪存储器装置通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。快闪存储器的使用包含用于固态驱动器(SSD)、个人计算机、个人数字助理(PDA)、数码相机、蜂窝式电话、便携式音乐播放器(例如，MP3播放器)及电影播放器以及其它电子装置的存储器。数据(例如程序代码、用户数据及/或例如基本输入/输出系统(BIOS)的系统数据)通常存储于快闪存储器装置中。
两种常见类型的快闪存储器阵列架构为“NAND”及“NOR”架构，如此称谓是因为布置每一者的基本存储器单元配置的逻辑形式。NAND阵列架构将其存储器单元阵列布置成矩阵，使得所述阵列的一“行”中的每一存储器单元的控制栅极耦合到(且在一些情形中形成)存取线，所述存取线在此项技术中通常称为“字线”。然而，每一存储器单元并非由其漏极直接耦合到数据线(其在此项技术中通常称为数字线，例如位线)。而是，所述阵列的存储器单元在共用源极与数据线之间源极到漏极地串联耦合在一起，其中共同耦合到特定数据线的存储器单元称为“列”。
NAND阵列架构中的存储器单元可经编程到目标(例如，所要)状态。举例来说，可将电荷放置于存储器单元的电荷存储节点上或从所述电荷存储节点移除以将所述单元置于若干个经编程状态中的一者中。举例来说，单电平单元(SLC)可表示两个状态，例如1或0。快闪存储器单元还可存储两个以上状态，例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110。此些单元可称为多电平单元(MLC)。MLC可允许在不增加存储器单元的数目的情况下制造较高密度存储器，这是因为每一单元可表示一个以上数字，例如，一个以上位。举例来说，能够表示四个数字的单元可具有十六个经编程状态。
感测操作(例如，读取及/或编程检验操作)使用感测电压来确定快闪存储器单元的状态。然而，若干个机制(例如读取干扰、编程干扰及/或电荷损失(例如，电荷泄露))可致使存储器单元的电荷存储节点上的所存储电荷(例如，阈值电压(Vt))改变。由于所述所存储电荷的改变，先前所使用的感测电压(例如，在于所述所存储电荷的改变发生之前执行的感测操作期间使用的感测电压)可不再提供对存储器单元的准确及/或可靠的感测。即，当在于所述所存储电荷的改变发生之后执行的感测操作期间使用时，先前所使用的感测电压可导致对存储器单元的错误感测。举例来说，使用先前感测电压可导致对存储器单元处于除目标状态以外的状态(例如，不同于所述单元曾被编程到的状态的状态)中的确定。
发明内容
附图说明
图1是根据本发明的一个或一个以上实施例的非易失性存储器阵列的一部分的示意图。
图2图解说明根据本发明的一个或一个以上实施例的若干个阈值电压分布及感测电压的图示。
图3图解说明根据本发明的一个或一个以上实施例的若干个阈值电压分布及感测电压的图示。
图4是图解说明根据本发明的一个或一个以上实施例的用于操作存储器装置的方法的流程图。
图5图解说明根据本发明的一个或一个以上实施例的存储器装置的框图。
具体实施方式
本发明包含用于在存储器装置及系统中确定及使用软数据的方法、装置及系统。一个或一个以上实施例包含存储器单元阵列及耦合到所述阵列的控制电路。所述控制电路经配置以使用若干个感测电压对所述存储器单元执行若干个感测操作以确定与所述存储器单元的目标状态相关联的软数据，且至少部分地基于所述所确定的软数据来调整用以确定所述目标状态的感测电压。
与存储器单元相关联的软数据可指示所述存储器单元的阈值电压(Vt)在表示所述存储器单元曾被编程到的目标状态的Vt分布内的位置，如本文中将进一步描述。另外，与存储器单元相关联的软数据可指示所述存储器单元的Vt是否对应于所述存储器单元曾被编程到的目标状态的概率，如本文中将进一步描述。相比来说，对应于通过感测操作确定的存储器单元所处的状态的数据可称为硬数据，如本文中将进一步描述。
本发明的实施例可用以追踪及/或补偿存储器装置及/或系统中的Vt改变，例如，移位。追踪及/或补偿Vt改变可提供例如增加的准确性及/或可靠性(例如，降低的错误率)及/或增加的存储器装置及/或系统寿命的益处以及其它益处。
在本发明的以下具体实施方式中，参考形成本发明的一部分且其中以图解说明的方式展示可如何实践本发明的若干个实施例的所附图式。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明的所述实施例，且应理解，可在不背离本发明的范围的情况下利用其它实施例且可做出过程、电及/或结构改变。
如本文中所使用，“若干个”某物可指一个或一个以上此些事物。举例来说，若干个存储器装置可指一个或一个以上存储器装置。另外，如本文中所使用的标志符“N”及“M”(特别相对于图式中的元件符号)指示本发明的若干个实施例可包含如此标志的若干个特定特征。
本文中的图遵循其中第一数字或前几个数字对应于图式图编号，且剩余数字识别所述图式中的元件或组件的编号惯例。不同的图之间的类似元件或组件可通过使用类似数字来识别。举例来说，100可在图1中指代元件“00”，且类似元件可在图5中指代为500。如将了解，可添加、交换及/或消除本文中的各种实施例中所展示的元件以便提供本发明的若干个额外实施例。另外，如将了解，图中所提供的元件的比例及相对尺寸打算图解说明本发明的实施例且不应视为具限制意义。
图1是根据本发明的一个或一个以上实施例的非易失性存储器阵列100的一部分的示意图。图1的实施例图解说明NAND架构非易失性存储器阵列。然而，本文中所描述的实施例并不限于此实例。如图1中所展示，存储器阵列100包含存取线(例如，字线105-1、…、105-N)及交叉数据线(例如，局部位线107-1、107-2、107-3、…、107-M)。为便于在数字环境中寻址，字线105-1、…、105-N的数目及局部位线107-1、107-2、107-3、…、107-M的数目可为2的某一幂，例如，256个字线×4,096个位线。
存储器阵列100包含NAND串109-1、109-2、109-3、…、109-M。每一NAND串包含非易失性存储器单元111-1、…、111-N，每一非易失性存储器单元以通信方式耦合到相应字线105-1、…、105-N。每一NAND串(及其构成存储器单元)还与局部位线107-1、107-2、107-3、…、107-M相关联。每一NAND串109-1、109-2、109-3、…、109-M的非易失性存储器单元111-1、…、111-N在源极选择栅极(SGS)(例如，场效晶体管(FET)113)与漏极选择栅极(SGD)(例如，FET 119)之间源极到漏极地串联连接。每一源极选择栅极113经配置以响应于源极选择线117上的信号而将相应NAND串选择性地耦合到共用源极123，而每一漏极选择栅极119经配置以响应于漏极选择线115上的信号而将相应NAND串选择性地耦合到相应位线。
如图1中所图解说明的实施例中所展示，源极选择栅极113的源极连接到共用源极线123。源极选择栅极113的漏极连接到对应NAND串109-1的存储器单元111-1的源极。漏极选择栅极119的漏极在漏极触点121-1处连接到对应NAND串109-1的位线107-1。漏极选择栅极119的源极连接到对应NAND串109-1的最后存储器单元111-N(例如，浮动栅极晶体管)的漏极。
在一个或一个以上实施例中，非易失性存储器单元111-1、…、111-N的构造包含源极、漏极、浮动栅极或其它电荷存储节点及控制栅极。非易失性存储器单元111-1、…、111-N具有其分别耦合到字线105-1、…、105-N的控制栅极。一“列”非易失性存储器单元111-1、…、111-N构成NAND串109-1、109-2、109-3、…、109-M且分别耦合到给定局部位线107-1、107-2、107-3、…、107-M。一“行”非易失性存储器单元为共同耦合到给定字线105-1、…、105-N的那些存储器单元。术语“行”及“列”的使用并不打算暗示非易失性存储器单元的特定线性(例如，垂直及/或水平)定向。NOR阵列架构将类似地布局，惟存储器单元串将并联耦合于选择栅极之间除外。
如所属领域的技术人员将了解，可将耦合到选定字线(例如，105-1、…、105-N)的单元的子组作为群组一起编程及/或感测(例如，读取)。编程操作(例如，写入操作)可包含将若干个编程脉冲(例如，16V到20V)施加到选定字线以将耦合到所述选定存取线的选定单元的阈值电压(Vt)增加到对应于目标(例如，所要)编程状态的所要编程电压电平。
感测操作(例如读取或编程检验操作)可包含感测耦合到选定单元的位线的电压及/或电流改变以确定所述选定单元的状态。感测操作可涉及提供电压以(例如)加偏压于与选定存储器单元相关联的位线(例如，位线107-1)以超过提供到与所述选定存储器单元相关联的源极线(例如，源极线123)的电压(例如，偏压电压)。或者，感测操作可包含将位线107-1预充电，后跟当选定单元开始导电时放电并感测所述放电。
感测选定单元的状态可包含将若干个感测电压(例如，读取电压)提供到选定字线同时将若干个电压(例如，读取通过电压)提供到耦合到所述串的未选定单元的字线以足以将所述未选定单元放置于导电状态中而不管未选定单元的阈值电压如何。对应于正被读取及/或检验的选定单元的位线可经感测以确定所述选定单元是否响应于施加到选定字线的特定感测电压而导电。举例来说，选定单元的状态可由位线电流在其处达到与特定状态相关联的特定参考电流的字线电压来确定。
如所属领域的技术人员将了解，在对NAND串中的选定存储器单元执行的感测操作中，所述串的未选定存储器单元经加偏压以便处于导电状态中。在此感测操作中，可基于在对应于所述串的位线上所感测的电流及/或电压来确定所述选定单元的状态。举例来说，可基于位线电流在给定时间周期中是改变了特定量还是达到特定电平来确定所述选定单元的状态。
当所述选定单元处于导电状态中时，电流在所述串的一端处的源极线触点与所述串的另一端处的位线触点之间流动。如此，与感测所述选定单元相关联的电流通过所述串中的其它单元中的每一者、单元堆叠之间的扩散区域及选择晶体管而携载。
图2图解说明根据本发明的一个或一个以上实施例的若干个阈值电压分布及感测电压的图示201。图2中所展示的实例可表示(举例来说)先前连同图1一起描述的存储器单元111-1、…、111-N。图2中所展示的实例表示两位(例如，四状态)存储器单元。然而，如所属领域的技术人员将了解，本发明的实施例并不限于两位存储器单元的此实例。
如图2中所展示，阈值电压(Vt)分布225-0、225-1、225-2及225-3分别表示存储器单元可被编程到的四个目标状态，例如，L0、L1、L2及L3。在图2中所图解说明的实例中，Vt分布225-3可称为单元可被编程到的最大Vt(例如，“Vtmax”)，这是因为其为包含具有最大量值的Vt的范围。在操作中，选定块中的存储器单元可一起擦除，使得其在被编程之前具有Vt分布225-0内的Vt电平。如此，分布225-0可称为经擦除状态且可表示特定所存储数据状态(目标状态L0)，例如，例如二进制“11”的所存储数据。目标状态L1可对应于数据01，目标状态L2可对应于数据00，且目标状态L3可对应于数据10。
Vt分布225-0、225-1、225-2及225-3可表示经编程到对应目标状态的若干个存储器单元，其中Vt分布曲线的高度指示若干个单元平均经编程到Vt分布内的特定电压。Vt分布曲线的宽度227指示表示特定目标状态的电压的范围，例如，L2的Vt分布曲线225-2的宽度表示对应于数据00的电压的范围。
图2中图解说明若干个感测电压。此些感测电压可包含编程检验电压及/或读取电压以及其它感测电压。举例来说，图解说明编程检验电压PV1、PV2及PV3以及读取电压R1、R2及R3。可在一个或一个以上编程脉冲之后执行编程检验操作以帮助确定存储器单元是否已在所要Vt范围内编程以帮助防止所述存储器单元接收其它编程脉冲，例如，“过编程”所述单元。举例来说，欲编程到L1目标状态的存储器单元可借助电压PV1来进行编程检验。类似地，编程检验电压PV2可与欲编程到L2的单元一起使用且PV3可与欲编程到L3的单元一起使用。
在图2中所图解说明的实例中，电压电平R1、R2及R3表示可用以在感测操作期间在状态L0、L1、L2及L3之间进行区分的感测电压(例如，读取电压)。在对NAND串中的选定存储器单元执行的感测操作中，所述串的未选定存储器单元可借助通过电压“Vpass”229来加偏压以便处于导电状态中。如图2中所图解说明，Vpass 229可具有大于Vtmax的量值。当串中的所有单元均处于导电状态中时，电流可在所述串的一端处的源极线触点与所述串的另一端处的漏极线触点之间流动。如此，可在选定单元开始导电时基于在对应于特定串的位线上所感测的电流及/或电压(例如，响应于(经由选定字线)施加到所述单元的控制栅极的特定读取电压)来确定所述选定单元的状态。举例来说，可基于位线电流在给定时间周期中是改变了特定量还是达到特定电平来确定选定单元中所存储的数据的逻辑值。如所属领域的技术人员将理解，其它类型的感测操作也是可能的。
存储器单元的Vt可由于若干个机制而随时间改变，例如，移位。举例来说，存储器单元的电荷存储节点(例如，浮动栅极)可随时间损失电荷。即，电荷可从所述电荷存储节点泄露。此电荷损失可致使单元的Vt改变，例如，降低。另外，由于存储器单元随时问经历编程及/或感测操作，因此编程干扰及/或读取干扰机制可致使所述单元的Vt改变，例如，增加。如所属领域的技术人员将了解，其它机制也可致使所述存储器单元的Vt随时间改变。
在一些实例中，此Vt改变可更改存储器单元的状态。举例来说，如果存储器单元经编程到目标状态L2(例如，数据00)，那么电荷损失可致使所述存储器单元的Vt降低到小于R2的电平，或可能降低到对应于状态L1(例如，数据01)的Vt 225-1内的电平。
因此，此Vt改变可导致在使用图2中所图解说明的感测电压(例如，读取电压R1、R2及R3，及/或编程检验电压PV1、PV2及PV3)对存储器单元执行的感测操作期间感测错误数据。举例来说，使用图2中所图解说明的感测电压来执行感测操作可导致对存储器单元表示除所述单元曾被编程到的目标状态以外的状态的确定。举例来说，如果读取电压R2用于对曾被编程到目标状态L2且已经历电荷损失的存储器单元执行的感测操作中，那么所述感测操作可确定所述单元表示状态L1。即，使用读取电压R2可导致将经编程以存储数据00的单元错误地感测为存储数据01。
如此，在于Vt改变发生之前执行的感测操作期间使用的感测电压(例如，图2中所图解说明的读取及/或编程检验电压)可不再提供对已经历Vt改变(例如，电荷损失)的存储器单元的准确及/或可靠感测。然而，将所述感测电压调整(例如，改变)(例如)到除图2中所图解说明的那些感测电压以外的感测电压可追踪及/或补偿此Vt改变，借此提供对已经历Vt改变的存储器单元的准确及/或可靠感测，如本文中将进一步描述。
图3图解说明根据本发明的一个或一个以上实施例的阈值电压(Vt)分布325-1及325-2以及感测电压S0、S1、S2、S3及S4的图示301。举例来说，图3中所展示的实例可表示由于例如电荷损失、编程干扰及/或读取干扰的机制而已经历Vt改变(例如，移位)的存储器单元。在由先前连同图2一起描述的Vt分布225-1及225-2表示的存储器单元已经历Vt改变之后，Vt分布325-1及325-2可分别对应于Vt分布225-1及225-2。此外，虽然为了简单而未在图3中展示，但图示301还可包含在由先前连同图2一起描述的Vt分布225-0及/或225-3表示的存储器单元已经历Vt改变之后对应于Vt分布225-0及/或225-3的额外Vt分布。
如图3中所展示，Vt分布325-1及325-2(例如)由于其中所表示的存储器单元的Vt移位而已相对于图2中所展示的Vt分布225-1及225-2移位。举例来说，Vt分布325-1与325-2的部分重叠，如图3中所展示。因此，在Vt改变发生之前使用的感测电压(例如，图2中所图解说明的感测电压)可不再提供对存储器单元的准确及/或可靠感测，如本文中先前所描述。举例来说，可将经编程到目标状态L2的存储器单元感测为处于状态L1中。
然而，将感测电压调整到不同感测电压(例如，调整到除图2中所图解说明的那些感测电压以外的感测电压)可用以追踪及/或补偿Vt改变，借此提供对存储器单元的准确及/或可靠感测。举例来说，在图3中所图解说明的实施例中，将感测电压中的一者或一者以上调整到感测电压S2可提供对存储器单元的准确及/或可靠感测。即，与使用图2中所图解说明的感测电压的感测操作相比，使用感测电压S2的感测操作可感测较少的错误数据。举例来说，感测电压S2可为感测最少量的错误数据的感测电压。可至少部分地基于与存储器单元相关联的软数据来确定将提供对所述存储器单元的准确及/或可靠感测的感测电压，例如，将感测最少量的错误数据的感测电压。即，所述感测电压的调整可至少部分地基于与存储器单元相关联的软数据，如本文中将进一步描述。
如图3中所展示，由Vt分布325-1及325-2表示的存储器单元具有与其相关联的硬数据及软数据两者。硬数据为对应于通过感测操作确定的存储器单元所处的状态的数据。举例来说，在图3中所图解说明的实施例中，硬数据01与经确定处于状态L1中的存储器单元相关联，且硬数据00与经确定处于状态L2中的存储器单元相关联。硬数据可对应于存储器单元曾被编程到的目标状态。
与存储器单元相关联的软数据可指示所述存储器单元的Vt在表示所述存储器单元曾被编程到的目标状态的Vt分布内的位置。举例来说，在图3中所图解说明的实施例中，软数据111指示存储器单元的Vt在表示存储器单元曾被编程到的目标状态的Vt分布内位于大于感测电压S0的电压处。即，如果存储器单元曾被编程到目标状态L1，那么软数据111指示存储器单元的Vt位于朝向Vt分布325-1的边缘处，且如果存储器单元曾被编程到目标状态L2，那么软数据111指示存储器单元的Vt位于朝向Vt分布325-2的中间处。另外，软数据010指示存储器单元的Vt位于小于感测电压S4的电压处，例如，如果所述存储器单元曾被编程到目标状态L1那么朝向Vt分布325-1的中间且如果所述存储器单元曾被编程到目标状态L2那么朝向Vt分布325-2的边缘。此外，软数据110指示存储器单元的Vt位于感测电压S0与感测电压S 1之间，软数据101指示存储器单元的Vt位于感测电压S 1与感测电压S2之间，软数据100指示存储器单元的Vt位于感测电压S2与感测电压S3之间，且软数据011指示存储器单元的Vt位于感测电压S3与感测电压S4之间。
与存储器单元相关联的软数据还可指示所述存储器单元的Vt是否对应于所述存储器单元曾被编程到的目标状态的概率。举例来说，在图3中所图解说明的实施例中，软数据111指示存储器单元的Vt对应于目标状态L2的强概率，软数据110指示存储器单元的Vt对应于目标状态L2的中等概率(例如，小于所述强概率的概率)，且软数据101指示存储器单元的Vt对应于目标状态L2的弱概率(例如，小于所述中等概率的概率)。另外，软数据010指示存储器单元的Vt对应于目标状态L1的强概率，软数据011指示存储器单元的Vt对应于目标状态L1的中等概率，且软数据100指示存储器单元的Vt对应于目标状态L1的弱概率。
因此，并非与特定硬数据相关联的所有存储器单元均可具有与其相关联的相同软数据。举例来说，与硬数据01相关联的第一存储器单元可具有与其相关联的软数据010，而与硬数据01相关联的第二存储器单元可具有与其相关联的软数据011。此外，并非与特定软数据相关联的所有存储器单元均可具有与其相关联的相同硬数据。举例来说，与软数据110相关联的第一存储器单元可具有与其相关联的硬数据01，而与软数据110相关联的第二存储器单元可具有与其相关联的硬数据00。
本发明的实施例并不限于图3中所展示的感测电压及/或软数据区域。举例来说，可使用较大数目个感测电压及/或较大量的软数据区域来指示Vt分布内的更精确的Vt位置及/或Vt是否对应于目标状态的更精确的概率。然而，为了简单，图3中已图解说明五个感测电压及六个软数据区域。另外，虽然感测电压在图3中展示为间隔开特定(例如，相同)电压量，但本发明的实施例并不限于此，例如，感测电压可间隔开不同电压量。
图4是图解说明根据本发明的一个或一个以上实施例的用于操作存储器装置的方法400的流程图。所述存储器装置可为(举例来说)连同图5一起描述的存储器装置502。另外，所述存储器装置可包含一个或一个以上存储器阵列，例如先前连同图1一起描述的存储器阵列100。
在步骤432处，使用感测(例如，读取)电压执行感测(例如，读取)操作以感测(例如，读取)与若干个存储器单元相关联的硬数据。所述读取电压可为(举例来说)先前连同图2一起描述的读取电压R2。所述存储器单元可为(举例来说)先前连同图1一起描述的存储器单元111-1、…、111-N。所述硬数据可为(举例来说)类似于先前连同图3一起描述的硬数据的硬数据。
在步骤434处，作出所述硬数据是否可校正的确定。确定所述硬数据是否可校正可包含(举例来说)对所述硬数据执行错误校正操作。如果所述错误校正操作失败，那么所述硬数据可能不可校正。
如果所述硬数据不可校正，那么所述存储器单元可已经历阈值电压(Vt)改变(例如，移位)，如本文中先前所描述。然而，将用以读取硬数据的读取电压调整(例如，改变)到不同电压可追踪及/或补偿所述Vt改变，如本文中先前所描述。可使用软数据来确定此不同电压，例如，用以读取所述硬数据的所述读取电压将调整到的电压。
举例来说，在步骤436处，如果所述硬数据不可校正，那么使用一个或一个以上额外读取电压来执行一个或一个以上额外读取操作以读取与所述存储器单元相关联的软数据。所述额外读取电压可为(举例来说)先前连同图3一起描述的感测(例如，读取)电压S0、S1、S2、S3及/或S4，且所述软数据可为(举例来说)类似于先前连同图3一起描述的软数据的软数据。在步骤438处，使用所述软数据来确定用以读取所述硬数据的所述读取电压将调整到的电压。将连同图5一起进一步描述使用软数据来确定所述读取电压将调整到的电压的实例。
先前方法可不使用软数据来确定用以读取硬数据的读取电压将调整到的电压。即，先前方法可不使用软数据来追踪及/或补偿Vt改变。举例来说，在先前方法中，如果硬数据经确定为不可校正，那么可使用第二读取电压来执行第二读取操作以读取硬数据。如果使用所述第二读取电压读取的硬数据经确定为可校正，那么可将读取电压调整到所述第二读取电压。如果使用所述第二读取电压读取的硬数据经确定为不可校正，那么可使用第三读取电压来执行第三读取操作以读取硬数据，且可重复所述过程直到找到不导致读取不可校正的硬数据的读取电压为止，且将读取电压调整到此电压。
然而，由于软数据可指示Vt在Vt分布内的位置及/或Vt是否对应于目标状态的概率(如本文中先前所描述)，因此与不使用软数据的先前方法相比，可使用软数据来更准确、可靠及/或精确地追踪及/或补偿Vt改变。举例来说，与在使用已使用先前方法调整的经调整读取电压读取硬数据的情况下相比，在使用已基于软数据调整的经调整读取电压读取硬数据的情况下，在读取操作期间读取的更多硬数据位可为可校正的。另外，与使用已使用先前方法调整的经调整读取电压读取的硬数据相比，使用已基于软数据调整的经调整读取电压读取的硬数据可在较长时间周期(例如，较大数目个编程及擦除循环)内可为可校正的。即，与在已使用先前方法调整经调整读取电压的情况下相比，在已基于软数据调整经调整读取电压的情况下，可经过较长时间周期(例如，较大数目个编程及擦除循环)直到经调整电压由于额外Vt移位而需要再次调整为止。
图5图解说明根据本发明的一个或一个以上实施例的存储器装置502的框图。如图5中所展示，存储器装置502包含存储器阵列500。存储器阵列500可为(举例来说)先前连同图1一起描述的存储器阵列100。虽然图5中展示一个存储器阵列，但本发明的实施例并不限于此，例如存储器装置502可包含一个以上存储器阵列。
存储器装置502还包含耦合到存储器阵列500的控制电路540，如图5中所展示。控制电路540包含错误校正组件542。错误校正组件542可为(举例来说)错误校正码解码器。然而，实施例并不限于特定类型的错误校正组件。
控制电路540可经配置以通过调整用以确定存储器阵列500中的存储器单元的目标状态的感测电压(例如，读取电压)来追踪及/或补偿所述存储器单元的阈值电压(Vt)改变，例如，移位。感测电压的调整可至少部分地基于与目标状态相关联的软数据。即，可使用与目标状态相关联的软数据来确定感测电压将调整到的电压。
举例来说，控制电路540可经配置以使用若干个感测电压对存储器阵列500中的存储器单元执行若干个感测操作以确定与所述存储器单元的目标状态相关联的软数据。可使用不同感测电压来执行每一感测操作。控制电路540可经配置以至少部分地基于所确定的软数据来调整用以确定目标状态的感测电压。
用以确定软数据的若干个感测电压可为(举例来说)先前连同图3一起描述的感测电压S0、S1、S2、S3及/或S4。所述软数据可为(举例来说)先前连同图3一起描述的软数据。所述目标状态可为(举例来说)先前连同图2及3一起描述的目标状态L1或目标状态L2。所述欲调整的感测电压可为(举例来说)先前连同图2一起描述的读取电压R2。然而，实施例并不限于特定感测电压、软数据、或目标状态。
控制电路540可经配置以使用经调整感测电压来确定存储器阵列500中的存储器单元的状态。举例来说，控制电路540可经配置以使用经调整感测电压对存储器阵列500中的存储器单元执行感测操作以感测所述存储器单元的状态。
控制电路540可经配置以存储所确定的软数据。举例来说，控制电路540可包含存储所确定的软数据的存储器，例如，DRAM或SDRAM(图5中未展示)。所述存储器可仅仅用以存储软数据，或所述存储器可存储额外数据连同软数据。举例来说，所述存储器可包含用以存储所确定的软数据的至少四个存储器单元页。此外，用以存储软数据的存储量可取决于经执行以确定软数据的感测操作的数目。举例来说，用以存储所确定的软数据的位的数目可由以下给出：
Iog2(X+1)
其中X为经执行以确定软数据的感测操作的数目。用以确定目标状态的感测电压的随后(例如，未来)调整可至少部分地基于所存储的软数据来调整。即，用以确定目标状态的感测电压可至少部分地基于存储于控制电路540中的先前所确定的软数据来调整。
控制电路540可经配置以响应于由错误校正组件542对与存储器阵列500中的存储器单元的所确定(例如，所感测)的状态相关联的数据执行的错误校正操作的失败而执行(例如，自动地)若干个感测操作以确定软数据。所述错误校正操作的失败可由(举例来说)存储器阵列500中的存储器单元的Vt移位所致，如本文中先前所描述。控制电路540还可经配置以在此错误校正操作的失败之前执行若干个感测操作以确定软数据。通过在所述错误校正操作失败之前执行的感测操作确定的软数据可由控制电路540存储，如本文中先前所描述。响应于随后错误校正操作失败，控制电路540可经配置以至少部分地基于所述所存储的软数据来调整用以确定目标状态的感测电压。即，用以确定目标状态的感测电压可至少部分地基于在所述错误校正操作之前确定且存储于控制电路540中的软数据来调整。
用以确定软数据的若干个感测电压可间隔开特定(例如，相同)电压量。或者，用以确定软数据的若干个感测电压可间隔开不同电压量。所述感测电压之间的电压间距可影响所确定的软数据的精确性。举例来说，所述感测电压之间的电压间距越小，所确定的软数据的精确性越大。
经执行以确定软数据的感测操作的数目及/或用以确定软数据的感测电压的数目可为(举例来说)至少四个。在此些实施例中，软数据(例如，每一软数据区域)可包含至少两个数据位。另外，经执行以确定软数据的感测操作的数目及/或用以确定软数据的感测电压的数目可为(举例来说)至少八个。在此些实施例中，软数据(例如，每一软数据区域)可包含至少三个数据位。然而，本发明的实施例并不限于特定数目个感测操作或感测电压。
在一个或一个以上实施例中，错误校正组件542可经配置以对通过若干个感测操作确定的软数据执行错误校正操作。举例来说，错误校正组件542可经配置以对所述软数据运行错误校正算法，例如，低密度奇偶校验(LDPC)、格式编码调制(TCM)或软里德-所罗门(Reed-Solomon)(RS)算法。然而，实施例并不限于特定类型的错误校正算法。
控制电路540可经配置以至少部分地基于对软数据执行的错误校正操作的结果来调整用以确定存储器阵列500中的存储器单元的目标状态的感测电压。即，控制电路540可经配置以使用软数据来确定所述感测电压将调整到的电压。举例来说，错误校正操作可确定哪一感测操作具有与其相关联的最低错误量，且控制电路540可将用以确定存储器单元的目标状态的感测电压调整到用以执行经确定具有与其相关联的最低错误量的感测操作的感测电压。
在一个或一个以上实施例中，控制电路540可经配置以使用第一感测电压对存储器阵列500中的存储器单元执行第一感测操作以确定与所述存储器单元的目标状态相关联的软数据。错误校正组件542可对所述所确定的软数据执行错误校正操作。如果所述错误校正操作未导致失败，那么控制电路540可经配置以将用以确定目标状态的感测电压调整到所述第一感测电压。如果所述错误校正操作导致失败，那么控制电路540可经配置以使用第二感测电压(例如，不同于所述第一感测电压的感测电压)对所述存储器单元执行第二感测操作以确定与所述存储器单元的目标状态相关联的额外软数据。错误校正组件542可对所述所确定的额外软数据执行额外错误校正操作。如果所述额外错误校正操作未导致失败，那么控制电路540可经配置以将用以确定目标状态的感测电压调整到所述第二感测电压。如果所述额外错误校正操作导致失败，那么控制电路540可经配置以使用额外感测电压重复此过程直到错误校正操作不导致失败为止，且相应地调整用以确定目标状态的感测电压。
所述第二感测电压可为低于所述第一感测电压的电压。举例来说，使用较低电压作为所述第二感测电压可追踪及/或补偿由于电荷损失所致的存储器阵列500中的存储器单元中的Vt改变。或者，所述第二感测电压可为高于所述第一感测电压的电压。使用较高电压作为所述第二感测电压可追踪及/或补偿由于读取干扰及/或编程干扰机制所致的所述存储器单元中的Vt改变。
图5中所图解说明的实施例可包含未图解说明以便不使本发明的实施例模糊的额外电路。举例来说，存储器装置502可包含地址电路以锁存通过I/0电路经由I/0连接器提供的地址信号。地址信号可由行解码器及列解码器接收并解码以存取存储器阵列500。所属领域的技术人员将了解，地址输入连接器的数目可取决于存储器装置502及/或存储器阵列500的密度及架构。
总结
本发明包含用于在存储器装置及系统中确定及使用软数据的方法、装置及系统。一个或一个以上实施例包含存储器单元阵列及耦合到所述阵列的控制电路。所述控制电路经配置以使用若干个感测电压对所述存储器单元执行若干个感测操作以确定与所述存储器单元的目标状态相关联的软数据，且至少部分地基于所述所确定的软数据来调整用以确定所述目标状态的感测电压。
虽然本文中已图解说明且描述了特定实施例，但所属领域的技术人员将了解可用经计算以实现相同结果的布置来替代所展示的特定实施例。本发明打算涵盖本发明的若干个实施例的改动或变化。应理解，已以图解说明方式而非限定方式做出上文说明。在审阅上文说明之后，所属领域的技术人员将明了上文实施例的组合及本文中未具体描述的其它实施例。本发明的若干个实施例的范围包含其中使用上文结构及方法的其它应用。因此，应参考所附权利要求书连同授权此权利要求书的等效物的全部范围来确定本发明的若干个实施例的范围。
在前述具体实施方式中，出于简化本发明的目的而将一些特征一起集合在单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比明确陈述于每一权利要求中多的特征的意图。而是，如以上权利要求书反映，发明性标的物在于少于单个所揭示实施例的所有特征。因此，以上权利要求书由此并入到具体实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (32)

1.一种存储器装置，其包括：
存储器单元阵列；及
控制电路，其耦合到所述阵列且经配置以：
使用若干个感测电压对所述存储器单元执行若干个感测操作以确定与所述存储器单元的目标状态相关联的软数据；及
至少部分地基于所述所确定的软数据来调整用以确定所述目标状态的感测电压。
2.根据权利要求1所述的存储器装置，其中所述所确定的软数据指示与所述存储器单元相关联的若干个阈值电压在与所述目标状态相关联的阈值电压分布内的位置。
3.根据权利要求1所述的存储器装置，其中所述控制电路经配置以：
使用第一感测电压对所述存储器单元执行第一感测操作以确定与所述存储器单元的所述目标状态相关联的软数据；及
如果对所述所确定的软数据执行的错误校正操作未导致失败，那么将用以确定所述目标状态的所述感测电压调整到所述第一感测电压。
4.根据权利要求3所述的存储器装置，其中所述控制电路经配置以：
如果对所述所确定的软数据执行的所述错误校正操作导致失败，那么使用第二感测电压对所述存储器单元执行第二感测操作以确定与所述存储器单元的所述目标状态相关联的额外软数据；及
如果对所述所确定的额外软数据执行的错误校正操作未导致失败，那么将用以确定所述目标状态的所述感测电压调整到所述第二感测电压。
5.根据权利要求1到4中任一权利要求所述的存储器装置，其中所述控制电路经配置以存储所述所确定的软数据。
6.一种用于操作存储器装置的方法，其包括：
通过对若干个存储器单元执行若干个感测操作来确定与所述存储器单元的目标状态相关联的软数据，其中使用不同感测电压来执行每一感测操作；及
至少部分地基于所述所确定的软数据来调整用以确定所述目标状态的感测电压。
7.根据权利要求6所述的方法，其中所述所确定的软数据指示与所述存储器单元相关联的若干个阈值电压是否对应于所述目标状态的概率。
8.根据权利要求7所述的方法，其中所述所确定的软数据指示与所述存储器单元相关联的所述阈值电压是否对应于所述目标状态的强概率、中等概率及/或弱概率。
9.根据权利要求6到8中任一权利要求所述的方法，其中所述方法包含：
对所述所确定的软数据执行错误校正操作；及
至少部分地基于所述错误校正操作的结果来调整用以确定所述目标状态的所述感测电压。
10.根据权利要求6到8中任一权利要求所述的方法，其中所述方法包含使用所述经调整感测电压来确定所述存储器单元的状态。
11.根据权利要求6到8中任一权利要求所述的方法，其中所述方法包含：
在对与所述存储器单元的所确定的状态相关联的数据执行的错误校正操作的失败之前，通过执行所述感测操作来确定所述软数据；及
响应于所述错误校正操作的所述失败，至少部分地基于所述所确定的软数据来调整用以确定所述目标状态的所述感测电压。
12.根据权利要求6到8中任一权利要求所述的方法，其中所述方法包含响应于对与所述存储器单元的所确定的状态相关联的数据执行的错误校正操作的失败而对所述存储器单元执行所述若干个感测操作。
13.一种存储器装置，其包括：
存储器单元阵列；及
控制电路，其耦合到所述阵列且经配置以：
响应于对与所述存储器单元的所确定的状态相关联的数据执行的错误校正操作的失败，使用感测电压对所述存储器单元执行感测操作以确定与所述存储器单元的目标状态相关联的软数据；
对所述所确定的软数据执行错误校正操作；及
如果所述错误校正操作未导致失败，那么调整用以确定所述目标状态的感测电压。
14.根据权利要求13所述的存储器装置，其中所述控制电路经配置以：
如果所述错误校正操作导致失败，那么使用不同感测电压对所述存储器单元执行额外感测操作以确定与所述存储器单元的所述目标状态相关联的额外软数据；
对所述所确定的额外软数据执行额外错误校正操作；及
如果所述额外错误校正操作未导致失败，那么调整用以确定所述目标状态的所述感测电压。
15.根据权利要求14所述的存储器装置，其中所述不同感测电压为低于所述感测电压的电压。
16.根据权利要求13到15中任一权利要求所述的存储器装置，其中所述存储器装置为快闪存储器装置。
17.根据权利要求13到15中任一权利要求所述的存储器装置，其中所述控制电路包含经配置以对所述所确定的软数据执行所述错误校正操作的错误校正组件。
18.一种用于操作存储器装置的方法，其包括：
响应于对与若干个存储器单元的所确定的状态相关联的数据执行的错误校正操作的失败，通过使用感测电压对所述存储器单元执行感测操作来确定与所述存储器单元的目标状态相关联的软数据；
对所述所确定的软数据执行错误校正操作；及
如果所述错误校正操作未导致失败，那么将用以确定所述目标状态的感测电压调整到用以执行所述感测操作的所述感测电压。
19.根据权利要求18所述的方法，其中所述方法包含使用用以执行所述感测操作的所述感测电压来确定所述存储器单元的状态。
20.根据权利要求18所述的方法，其中所述方法包含：
如果所述错误校正操作导致失败，那么通过使用不同感测电压对所述存储器单元执行额外感测操作来确定与所述存储器单元的所述目标状态相关联的额外软数据；
对所述所确定的额外软数据执行额外错误校正操作；及
如果所述额外错误校正操作未导致失败，那么将用以确定所述目标状态的所述感测电压调整到所述不同感测电压。
21.根据权利要求20所述的方法，其中所述不同感测电压为高于所述感测电压的电压。
22.一种存储器装置，其包括：
存储器单元阵列；及
控制电路，其耦合到所述阵列且经配置以：
响应于对与所述存储器单元的所确定的状态相关联的数据执行的错误校正操作的失败，使用若干个感测电压对所述存储器单元执行若干个感测操作以确定与所述存储器单元的目标状态相关联的软数据；
对所述所确定的软数据执行错误校正操作；及
至少部分地基于所述错误校正操作的结果来调整用以确定所述目标状态的感测电压。
23.根据权利要求22所述的存储器装置，其中所述控制电路包含经配置以执行所述错误校正操作以确定哪一感测操作具有与其相关联的最低错误量的错误校正组件。
24.根据权利要求23所述的存储器装置，其中所述控制电路经配置以将用以确定所述目标状态的所述感测电压调整到用以执行经确定具有与其相关联的所述最低错误量的所述感测操作的所述感测电压。
25.根据权利要求22到24中任一权利要求所述的存储器装置，其中所述若干个感测电压间隔开特定电压量。
26.根据权利要求22到24中任一权利要求所述的存储器装置，其中所述若干个感测操作及所述若干个感测电压为至少四个。
27.一种用于操作存储器装置的方法，其包括：
响应于对与若干个存储器单元的所确定的状态相关联的数据执行的错误校正操作的失败，通过对所述存储器单元执行若干个感测操作来确定与所述存储器单元的目标状态相关联的软数据，其中使用不同感测电压来执行每一感测操作；
对所述所确定的软数据执行错误校正操作；及
至少部分地基于所述错误校正操作的结果来调整用以确定所述目标状态的感测电压。
28.根据权利要求27所述的方法，其中所述方法包含：
通过执行所述错误校正操作来确定哪一感测操作具有与其相关联的最低错误量；及
将用以确定所述目标状态的所述感测电压调整到用以执行经确定具有与其相关联的所述最低错误量的所述感测操作的所述感测电压。
29.根据权利要求27所述的方法，其中所述不同感测电压间隔开不同电压量。
30.根据权利要求27所述的方法，其中所述感测操作的数目为至少八个。
31.根据权利要求27所述的方法，其中所述方法包含：响应于对与所述存储器单元的所确定的状态相关联的数据执行的所述错误校正操作的所述失败，通过对所述存储器单元执行所述感测操作来自动地确定与所述存储器单元的所述目标状态相关联的软数据。
32.根据权利要求27到31中任一权利要求所述的方法，其中对所述所确定的软数据执行所述错误校正操作包含：对所述所确定的软数据运行错误校正算法。
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