CN103109349B - 具有与第一通路或中间通路结构连接的后触点的微电子元件 - Google Patents

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伊利亚斯·默罕默德
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Abstract

微电子单元（140B、184B）包括微电子元件，例如具有单晶形式的半导体区域的集成电路芯片（102）。半导体区域具有以第一方向延伸的正面、邻近正面的有源电路元件（124）、远离正面（112）的背面（114）、及向背面延伸的导电通路（120）。导电通路可通过无机介电层（122）与半导体区域绝缘。开口（154）可从背面延伸，穿过半导体区域的部分厚度，沿第一方向，开口和导电通路具有各自的宽度（156、158）。在开口与导电通路相交处，开口的宽度（156）可比导电通路的宽度（158）更大。后触点（168）可与导电通路（120）电连接，并在背面（114）暴露，用于与如另一类似微电子单元（140A）、微电子封装或电路板等外部电路元件电连接。

Description

具有与第一通路或中间通路结构连接的后触点的微电子元件
相关申请的交叉引用
本申请要求专利申请号为12/842651、申请日为2010年7月23日的美国专利申请之利益，其公开的内容以引用的方式并入本文。
背景技术
本发明涉及微电子器件的封装，尤其是半导体器件的封装。
微电子器件通常包括如硅或砷化镓的半导体材料的薄板，一般称为裸片或半导体芯片。半导体芯片一般设置为单独的封装单元。在一些单元的设计中，半导体芯片安装至基板或芯片载体上，而基板或芯片载体再安装至如印刷电路板等的电路板上。
有源电路在半导体芯片的第一面（如正面）制备。为便于与有源电路的电连接，在芯片的同一面设置有结合垫。结合垫通常以规则阵列的形式设置，或者绕裸片的边缘，或者在裸片的中心，对于许多存储器件来说是在裸片的中心。结合垫通常由如铜或铝等的导电金属制成，大约为0.5微米厚。结合垫可包括单层或多层的金属。结合垫的大小随器件类型而变化，但典型地，在一侧的尺寸为几十微米至几百微米。
硅通孔技术（Through-siliconvias，TSV）可用于在半导体芯片的暴露结合垫的正面与半导体芯片的与正面相对的背面之间提供电连接。常规的TSV孔会使可用于容纳有源电路的第一表面部分缩减。这种第一表面上可用于有源电路的可利用空间的减少，可使生产每个半导体芯片所需的硅量增加，从而潜在地增加每个芯片的成本。
在芯片的任一几何布置中，尺寸是重要的考虑因素。随着便携式电子装置的快速发展，芯片的更紧凑几何布置的需求变得更为强烈。仅以示例的方式说明，通常称为“智能手机”的装置，集成了移动电话及强大的数据处理器、存储器、如全球定位系统接收器、数码相机等的辅助器件等的功能，以及局域网连接，并伴有高分辨率的显示及相关的图像处理芯片。这种装置可提供如完整的互联网连接、包括高清视频等的娱乐、导航、电子银行及更多的性能，都设置在袖珍式的装置内。复杂的便携装置要求把大量芯片包装至狭小的空间内。此外，一些芯片具有许多输入和输出接口，一般称为“I/O口”。这些I/O口必须与其他芯片的I/O口互连。这种互连应尽量短且应具有低的阻抗，以使信号传输延迟最小化。形成这些互连的元器件不应大幅度增加组件的尺寸。类似需求也出现在其他应用中，例如，数据服务器，如在互联网搜索引擎中使用的数据服务器。例如，在复杂芯片之间设置大量短且阻抗低的互连的结构，可增加搜索引擎的频带宽度（bandwidth），并降低其能耗。
尽管在半导体通路的形成和互连方面已取得进展，为加强制造芯片的正面与背面之间连接的处理过程，及由这种处理过程得到的结构，可以做出进一步的改善。
发明内容
微电子单元包括具有单晶形式半导体区域的微电子元件，例如集成电路芯片。半导体区域具有沿第一方向延伸的正面、邻近正面的有源电路元件、远离正面的背面、及向背面延伸的导电通路。导电通路可通过无机介电层与半导体区域绝缘。开口可从背面穿过半导体区域的部分厚度而延伸，沿第一方向，开口和导电通路具有各自的宽度。在开口与导电通路相交处，开口的宽度可比导电通路的宽度更大。后触点可与导电通路电连接，并在背面暴露，用于与如另一微电子单元、微电子封装或电路板等外部电路元件电连接。
在一个实施例中，可在开口内设置聚合物电介质，使后触点与导电通路电连接的导电互连线至少在开口内延伸，聚合物电介质使导电互连线与半导体区域分隔开。在特定实施例中，导电互连线与开口的轮廓一致。
在一个实施例中，导电互连线沿第一方向在导电通路与后触点之间延伸，第一方向至少基本竖直，其中竖直是指微电子元件正面与背面之间的厚度的方向。在一个实施例中，聚合物电介质可包括沿第一方向延伸的孔隙。开口邻近孔隙的表面沿第二方向朝着正面延伸，第二方向可相对第一方向以锐角延伸。
在特定实施例中，导电通路包括金属，例如可为，钨、铜、镍、钛或铝中一种或多种。在一个实施例中，导电通路的至少一部分包括多晶半导体。在特定实施例中，导电通路的宽度不大于10微米。
前触点可在微电子元件的正面暴露，用于使微电子元件与外部电路元件电互连。正面可沿横切于第一方向的第二方向延伸，且导电通路可与前触点电连接。在一个实施例中，沿第一方向或第二方向中的至少一个方向，导电通路的至少一个边缘可暴露在前触点的边缘之外。
微电子元件内的开口可包括从背面延伸的第一开口，第一开口具有沿第一方向的第一宽度，第二开口从第一开口朝着正面延伸。在第一开口与第二开口相交处，第二开口可具有比第一宽度小的第二宽度。导电通路可暴露在第二开口内，后触点可通过第一开口和第二开口与导电通路电连接。
在一个实施例中，第二宽度可比导电通路的宽度大。沿朝着正面的方向，第二开口可逐渐变小。沿朝着第二开口的方向，第一开口可逐渐变小。
在一个实施例中，复数条导电通路可在开口内暴露，复数个后触点通过开口与导电通路电连接。
微电子元件可包括与导电通路电连接、并沿开口的至少一个表面朝着后触点延伸的复数条导电迹线。
在一个实施例中，复数个后触点可覆盖半导体区域内的开口，且微电子元件可进一步包括从导电通路延伸至后触点的复数条导电互连线。
在特定实施例中，竖直方向可为微电子元件的正面与背面之间的厚度方向，导电互连线可沿该竖直方向在导电通路和后触点之间延伸。
在特定实施例中，一个或多个其他电子元器件可与微电子单元电连接，如之前的一个或多个实施例中所述。
系统可进一步包括外壳，其中所述结构和其他电子元器件可安装至外壳。
根据本发明实施例提供了制造微电子单元的方法。在这种实施例中，微电子元件可包括单晶形式的半导体区域，且具有正面、远离正面的背面。有源电路元件可位于正面邻近，包括牺牲材料的区域可朝背面延伸。处理过程可包括，通过由从背面延伸并暴露该区域的开口进行处理而去除至少部分的牺牲材料。例如，牺牲材料可包括多晶半导体或钨。
处理过程可包括形成至少部分地取代已除去的牺牲材料的导电区域。在一个实施例中，处理过程可包括形成与导电区域电连接且在背面暴露的用于与电路元件电连接的后触点。
在一个实施例中，形成开口的步骤可进一步包括形成从背面朝着正面延伸的第一开口。第一层可形成在第一开口内。然后，半导体区域的材料可通过第一层内的开口去除，以形成从第一开口向正面延伸的第二开口。
在一个实施例中，形成第一层的步骤可包括，通过至少在第一开口的内表面上电化学沉积聚合物，形成衬在第一开口内的介电层。
在一个示例中，可应用光刻法以限定第一层内的开口的大小和位置。在特定情况下，可用激光限定第一层内的开口的大小和位置。
该方法进一步包括除去第一层，然后在第一开口和第二开口的内表面形成介电层。然后可形成包括后触点的导电结构，导电结构与半导体区域通过介电层绝缘。
在特定实施例中，去除步骤通过由第一开口和第二开口施加的处理过程，除去了牺牲材料的至少一部分。微电子元件可进一步包括使牺牲材料区域与半导体区域分隔开的介电区域。牺牲材料可包括多晶半导体。去除步骤可除去至少部分的多晶半导体，形成导电触点的步骤可包括形成至少在开口内远离导电通路延伸的导电互连线，后触点可与导电互连线电连接。
在特定实施例中，介电区域可包括无机介电材料，形成介电层的步骤可包括至少在开口的内表面沉积聚合物材料。去除步骤可对于介电区域选择性地除去多晶半导体材料。
在特定实施例中，聚合物材料可电化学沉积。
在特定实施例中，形成后触点的步骤可包括至少在第二开口的内表面形成介电层，然后用导电材料至少填充第二开口。
在一个示例中，形成后触点的步骤可包括在第二开口内形成第二介电层，然后在第二介电层的表面上沉积金属层，金属层与至少第二开口的轮廓一致。
根据本发明的一个实施例，提供了制造微电子元件的方法。微电子元件可包括单晶形式的半导体区域，且具有以第一方向延伸的正面、邻近正面的有源电路元件、暴露在正面的前导电触点、及远离正面的背面。导电通路包括可朝着背面延伸的金属。在一个示例中，导电通路可具有沿正面的方向、偏离出前导电触点边缘之外的边缘。
该方法可包括形成在半导体区域内从背面延伸并暴露导电通路的开口。后触点可形成为与导电通路电连接，并在背面暴露以与电路元件电连接。
在一个实施例中，形成开口的步骤可包括形成从背面朝正面延伸的第一开口。该开口可衬有第一层，然后半导体区域的材料可通过第一层内的开口去除。以这种方式，可形成从第一开口朝正面延伸的第二开口。
在一个示例中，聚合物材料可至少在开口的内表面上沉积，以在形成后触点之前形成介电层。在特定示例中，聚合物材料可电化学沉积。
在一个实施例中，形成第一层的步骤可包括，通过至少在第一开口的内表面电化学沉积聚合物，形成衬在第一开口内的介电层。
在一个示例中，可应用光刻法限定在第一层内的开口的大小和位置。替代地，可应用激光以限定第一层内的开口的大小和位置。
一个实施例提供了第一层的去除。然后介电层可在第一开口和第二开口的内表面形成。然后可形成包括后触点的导电结构，导电结构通过介电层与半导体区域绝缘。
在特定实施例中，形成后触点的步骤可包括，至少在第二开口的内表面上形成介电层。然后可用导电材料填充第二开口，如果有可能第一开口也同样填充。
在一个实施例中，形成后触点的步骤可包括在第二开口内形成第二介电层。金属层可沉积在第二介电层的表面。在特定实施例中，金属层可至少与第二开口的轮廓一致，或替代地，可填充第二开口或设置不与开口轮廓一致的柱或其他结构。
本发明另一方面提供了系统，包含了与其他电子器件配合使用的根据本发明上述各方面的微电子结构、根据本发明上述各方面的复合芯片、或二者。例如，该系统可置于可为便携式外壳的单个外壳内。根据本发明这方面的优选实施例的系统，可比同类的常规系统更紧凑。
附图简要说明
图1是说明根据本发明实施例的微电子单元制造方法当中一个阶段的剖面图。
图2是说明根据本发明实施例的微电子单元制造方法中图1所示阶段随后的阶段的剖面图。
图3是说明根据本发明实施例的微电子单元制造方法中另一阶段的剖面图。
图4是说明根据本发明实施例的微电子单元制造方法当中一个阶段的剖面图。
图5是说明根据本发明实施例的微电子单元制造方法当中一个阶段的剖面图。
图6是说明根据本发明实施例的微电子单元制造方法当中一个阶段的剖面图。
图7是说明根据本发明实施例的微电子单元制造方法当中一个阶段的剖面图。
图8是说明根据本发明实施例的微电子单元制造方法当中一个阶段的剖面图。
图9是说明根据本发明实施例的微电子单元制造方法当中一个阶段的剖面图。
图10是说明根据本发明实施例的微电子单元制造方法当中一个阶段的剖面图。
图11是说明根据本发明实施例的微电子单元制造方法当中一个阶段的剖面图。
图12是说明根据本发明实施例的微电子单元制造方法当中一个阶段的剖面图。
图13是说明根据本发明实施例的堆叠微电子组件制造方法当中一个阶段的剖面图。
图14是说明根据本发明实施例的堆叠微电子组件的结构和互连的剖面图。
图15是说明根据本发明实施例的微电子单元制造方法当中一个阶段的剖面图。
图16是说明根据本发明实施例的微电子单元制造方法当中一个阶段的剖面图。
图17是说明根据本发明实施例的堆叠微电子组件制造方法当中一个阶段的剖面图。
图18是说明根据本发明实施例的微电子单元的结构的剖面图。
图19是说明根据图18所示本发明实施例的变例的微电子单元的结构的剖面图。
图20是说明根据本发明实施例的微电子单元的图19中剖面图相对应的俯视图。
图21是说明根据本发明实施例的图20所示微电子单元变例的与图19的剖面图对应的俯视图。
图22是说明根据图18所示本发明实施例的变例的微电子单元的结构的剖面图。
图23是说明根据图18所示本发明实施例的变例的微电子单元的结构的剖面图。
图24是说明根据图18所示本发明实施例的变例的微电子单元的结构的剖面图。
图25是说明根据图18所示本发明实施例的变例的微电子单元的结构的剖面图。
图26是说明根据参照图1至图18所示实施例的变例的微电子单元制造方法当中一个阶段的剖面图。
图27是说明根据参照图1至图18所示实施例的变例的微电子单元制造方法中另一阶段的剖面图。
图28是根据本发明一个实施例的系统的示意图。
具体实施方式
单晶半导体基板，如完整晶圆100或晶圆的一部分，在图1中示出。晶圆或部分晶圆100显示出具有复数个单独的区域102，在每个区域102的外周边缘104处彼此附接。通过进一步描述的处理过程，区域102可成为单独的微电子元件，如集成电路芯片。除非另有说明，在下文进一步描述的处理过程，是对包括彼此以这种方式附接的复数个区域的晶圆或部分晶圆进行的，晶圆或部分晶圆在下文中都称为“晶圆”。最初，晶圆100具有数百微米的厚度106。晶圆可主要由硅或化合物半导体材料组成，例如Ⅲ-Ⅴ族化合物半导体，如砷化镓（GaAs）及类似物，或Ⅱ-Ⅳ族化合物半导体。
现在将参照图2及其后的图进行描述“第一通路”流程。从图2可以看出，沟108、110从晶圆的作为主要表面的正面112在晶圆内形成，沟朝着晶圆远离正面的背面114延伸。背面通常是晶圆的主要表面，沿晶圆厚度106的方向与正面分隔开。一些沟108相对浅，例如，从正面112典型地延伸70纳米至500纳米的深度。其他沟110典型地延伸的深度范围为从约300纳米至几微米或几十微米。通常，沟110延伸的深度大于沟108，例如，当沟108延伸至400纳米的深度时，沟110延伸至大于400纳米的深度。
从图2中进一步可以看出，可处理晶圆以在沟108内形成隔离区域118并在沟110内形成介电层122。通常隔离区域118通过在沟108内填充如氧化物的无机介电材料而形成，氧化物例如为二氧化硅。介电层122可通过在沟110内沉积如氧化物的无机介电层而设置。在特定示例中，无机介电层可包括二氧化硅、氮化硅、氮氧化硅、或其中一种或多种的组合。
图3示出了另一处理过程，其中在沟110内形成多晶半导体材料的区域120。在一个示例中，多晶半导体材料为多晶体的硅，下文称为“多晶硅”或“多晶”。在特定示例中，其中多晶的功能仅作为牺牲层，多晶可作为本征半导体材料或轻微掺杂的半导体材料而提供。在另一示例中，特别是在多晶形成部分的最终导电结构的情况下，多晶是用如磷或砷及其他等的n型掺杂剂、或如硼等的p型掺杂剂重掺杂的（例如，在掺杂浓度为5×1018cm-3至1021cm-3）。多晶硅可沉积在介电层122上方。在介电材料和多晶硅沉积后，可除去覆盖在正面112上的位于沟外侧的多余的多晶硅和介电材料。例如，可采用化学机械抛光（“CMP”）除去正面112上方的这种层，同时至少平面化填充沟118的表面，使之与正面112共面。替代地，取代形成多晶硅的区域120，区域可包括如钨或钛等金属，其可承受用来形成晶圆的有源电路元件的随后处理过程。
从图4可以看出，进行进一步的处理过程以在晶圆100的单晶半导体区域形成有源电路元件124，例如为晶体管、二极管、其他器件、或其组合等的半导体器件。有源电路元件可通过隔离区域118以及有源电路元件124的半导体区域相对于与其邻近的晶圆100部分的掺杂类型不同而彼此绝缘。有源电路元件典型地通过衬在沟110内的介电层122与晶圆的高掺杂多晶硅区域120分隔开。形成有源电路元件的处理过程，通常在形成隔离区域118和多晶硅区域120之后或同时进行。鉴于此，多晶硅区域120需要承受在形成有源电路元件时应用的通常高于600℃、可能高达1400℃的高处理温度，如为驱使掺杂剂进入有源电路元件的各半导体区域而应用的温度。
在形成有源电路元件后，在单晶晶圆100的正面112顶上形成介电层132。形成穿过介电层延伸且分别与多晶硅区域120和有源电路元件124电接触的接触通路126、128。接触通路可包括多晶半导体材料、金属、金属合金，例如为硅化物、导电金属化合物、或其组合。在特定实施例中，接触通路126、128可包括难熔金属，例如，钨、钛、或其组合。这些金属可通过物理气相沉积（“PVD”）、喷溅或化学气相沉积（“CVD”）而沉积。与多晶硅相似，钨和钛也可承受随后的高温处理过程。
图4进一步示出了使有源电路元件与多晶硅区域120电连接的金属线130。为了说明的目的，所示的金属线130使接触通路126与接触通路128连接。但是，金属线无需与接触通路126、128直接连接。例如，使多晶硅区域120与有源电路元件124连接的金属线可设置在位于较高的介电层（未示出）内的较高水平位置的金属层内，较高的介电层比形成接触通路126、128的介电层132离主表面112更远。
另一介电层134覆盖介电层132，及位于介电层132、134之间的其中可设置附加层金属布线136与通路137的一个或多个介电层（未示出）。这些金属布线136和通路137可使一个或多个多晶区域120通过布线130及通路126与相对应的前触点138连接。在之前的处理过程后，如金属垫、柱或柱与垫的组合等的导电触点138，可暴露在晶圆140的暴露正面141上。例如通过可从较高水平位置介电层（未示出）和介电层134内的金属线130延伸至触点138的通路与金属线（未示出）的组合，触点138可与一些或所有多晶硅区域电连接。导电触点138具有沿晶圆的横向142延伸的横向尺寸144，该横向尺寸144比多晶区域的以相同方向142的相对应的横向尺寸146大。从图4可以看出，导电触点138无需与多晶硅区域120对齐。此外，多晶区域120的外周边缘148可位于触点的最近的外围边缘139之外。甚至可为，晶圆的特定触点138不覆盖且甚至不部分地覆盖晶圆的任一多晶硅区域120的主表面149。
如将在下文描述的，在进一步的用于形成后导电触点的处理过程之前，进行晶圆140厚度缩减过程，图5示出了该处理过程的随后阶段。在一个示例中，晶圆140的厚度可通过从背面114研磨或磨光而缩减。在一个实施例中，在研磨或磨光后，晶圆140的最终厚度缩减至几十微米至100-200微米。在特定实施例中，最终厚度可小于10微米。可选择地，在研磨或磨光过程中，晶圆140的暴露正面150（即暴露有触点138的表面）可被夹在卡盘（未示出）上或如通过粘接剂附着于载体基板152上而实现对晶圆140的支撑。
然后，如图6所示，可形成从背面114向晶圆140的正面150延伸的开口154。开口154可通过任一种方法或几种方法的组合而形成。开口可通过除去背面与多晶硅区域120之间的单晶半导体材料的至少一部分而形成，并去除衬在多晶硅区域的介电层122的一部分。在特定示例中，开口154可通过激光烧蚀、机械研磨、蚀刻、或通过朝晶圆的背面114引入磨粒流而形成。在一个实施例中，开口154可通过共同拥有、共同待决的、专利申请号为12/842612的美国专利申请中描述的一种或多种技术而形成，其公开的内容以引用的方式并入本文。
典型地，沿晶圆140的横向142，开口的宽度156比在同一横向上的多晶硅区域120的宽度158更大。沿平行于正面150和背面114延伸平面的第一方向和第二方向，宽度156通常是开口154的小尺寸。
图7提供了图6中所示组件的替代视图，其中特征的范围扩大，各特征比图6中的尺寸更小，从而自暴露至少一些多晶硅区域120的背面，出现较多数量的多晶硅区域120、有源电路元件124和开口154。从图7中还可以看出，介电层122的一部分使多晶硅区域与其中形成有源电路元件124的相邻区域隔开。
此后，如从图8可以看出的，可在背面114上及在开口154内形成介电层160。介电层160可包括各种类型的介电材料，其成分可为无机物或聚合物。在特定实施例中，介电层160包括聚合物材料。各种方法都可用于形成介电层160。在一个示例中，在晶圆100的背面涂敷可流动的介电材料，然后在“旋涂”操作过程中，可流动材料更均匀地在晶圆的背面分布，随后是可包括加热的干燥周期。在其他示例中，介电材料的热塑性膜可铺在晶圆100的背面114上，然后加热包括晶圆和盖元件的组件，致使膜向下流动至开口154内。在另一示例中，可应用气相沉积形成介电层。
在又一示例中，晶圆100可浸入介电沉积槽中以形成保形的介电涂层或介电层160。可应用如电泳沉积或电解沉积等的电化学沉积以形成保形的介电涂层，使得保形的介电涂层只沉积在组件暴露的导体与半导体的表面上。在沉积过程中，半导体器件晶圆保持在所需的电位，电极浸入槽中以使槽保持在不同的所需电位。然后在适当的条件下，组件保持在槽中充足的时间，以在器件晶圆的暴露的导体或半导体的表面上形成电沉积的保形介电涂层160，包括但不限于沿着背面144、开口154的壁155、及如多晶硅或钨等的牺牲材料区域的表面。只要在待涂敷表面与槽之间保持足够强的电场，电泳沉积就会发生。甚至在较强电场不再存在后，仍可继续电泳沉积。电泳沉积的涂层为自限制的，在涂层达到沉积过程中如电压、浓度等参数确定的特定厚度后，沉积过程就会停止。电泳沉积在组件的导体和/或半导体外表面上形成了连续的厚度均匀的保形涂层。另外，电泳沉积涂层通常不在可存在的现有介电层上形成，归因于其介电（非导电）性能。换言之，电泳沉积的特性为其不在覆盖导体的介电材料层上形成，假设该介电材料层具有足够的厚度来保证其介电性能。典型地，电泳沉积将不在厚度大于约10微米至几十微米的介电层上发生。
在一个实施例中，保形介电层160可由阴极环氧树脂沉积反应源（precursor）生成。替代地，可应用聚氨酯或丙烯酸反应源。各种电泳涂敷反应源的成分和供应来源在下表1中列出。
此后，如从图9可以看出的，在聚合物层160内形成开口164，以从每个开口暴露多晶硅区域。在一个实施例中，可应用光刻法（photolithography）确定开口164在聚合物层160内的大小和位置。在另一实施例中，可应用激光确定开口164的大小和位置。现在可去除每个多晶区域120（图8）内的多晶硅，如通过相对于晶圆140的其他材料，即介电层，选择性地蚀刻多晶硅区域内的多晶硅，介电层例如为无机介电层，如环绕每个多晶硅区域的氧化物层122。多晶硅蚀刻也可相对其他介电材料而选择性地进行，如位于单晶半导体区域100的前主表面112与晶圆的暴露正面150之间的层162，层例如为氧化物或其他材料。当区域120内的材料为不是多晶硅半导体的材料，例如为钨时，钨可通过由介电层内的开口164应用蚀刻或其他过程而去除。
此后，如图10所示，在一个实施例中，可在开口内及之前由多晶硅区域占据的位置上形成金属层166。在一个示例中，例如通过电镀过程，金属可沉积在开口内及晶圆140的背面114上，之后，可除去覆盖背面114的多余金属。示意地，金属层内包括的金属可如铜、镍、铝或其组合。其他一层或多层的金属、金属合金或导电金属化合物可设置为用于与介电层粘附的催化剂材料、籽晶层（seedlayer），或设置为隔离金属层，例如用于避免离子在金属层与相邻介电层之间移动。在一些情况下，钨、钛或二者都可充当一些的这些附加金属层。在从其内除去多晶硅后，介电层122仍然在原位置，替代从多晶硅区域去除的材料的金属可称为“导电通路”220。沿晶圆的背面114所在平面的方向142，每个导电通路的宽度示例性地小于10微米。
然后可应用随后的电镀过程，以形成暴露在晶圆114背面的后触点168，如导电垫，从图11可以看出。替代地，在形成开口内金属层166的过程期间，在背面上方形成金属层时，该金属层可图案化或扩大以形成后触点168。至少在开口154内远离导电通路220延伸、且与触点168连接的金属层166的一部分，可称为“导电互连线”。从图11可以特别地看出，每个开口154可在其内部容纳与暴露在背面114的后触点168电连接的单个金属层166。但是，其他布置是可能的，如将参照图19、图20和图21在下文所描述的。
从图12还可以看出，可选择地，例如通过在其上电镀金属，可形成与如晶圆导电金属垫等的前触点138接触的再分布层（RDL）170。可选择地形成RDL，以形成与后触点168大致竖直对齐（即沿竖直方向172）的扩展结合垫、迹线或附加导电垫。在这种情况下，通过一个晶圆140A的前导电触点138与另一晶圆140B的后触点168电连接，可形成多晶圆组件180。在一个示例中，通过RDL170，触点138、168可与至少在RDL与后触点168之间的结合层174接合，结合层174包括如锡、焊料等结合金属，导电胶、各向异性的导电粘合剂或其他导电接合材料等。替代地，在其他示例中，触点138、168可通过如热压结合、扩散结合或其他技术等另外的接合技术而电连接在一起。
图14示出了下一阶段，其中多晶圆组件180（图13）可沿如集成电路芯片等的微电子元件的切割线分离，以形成堆叠微电子单元182，其包含为从每个晶圆140A、140B（图13）切下部分的单元184A、184B。现在通过暴露的前触点138或RDL层170与结合金属188，微电子单元182可与电路板186或其他电路元件电接合。替代地，通过单元184A的后触点168与结合金属，微电子单元182可以类似的方式与电路板接合。
从图15可以看出，在对于图8和图9在上文所描述的方法的变例中，如光致抗蚀剂层或其他材料的牺牲层190涂敷在开口154内与背面114上。然后在牺牲层190内形成暴露多晶硅区域的开口。然后，例如通过以相对暴露至蚀刻剂的如牺牲层190和介电层122等的其他材料选择性蚀刻的方式蚀刻多晶硅，多晶硅区域的部分或多晶硅材料，可通过牺牲层190内的开口完全去除。
此后，如图16所示，可从开口154和半导体区域100的背面114除去牺牲层190，之后可形成覆盖半导体区域100的暴露表面的介电层192（图17）。然后处理过程继续，如参照图10在上文所述，形成金属层166。
图18示出了上述实施例（图6至图11）的变例，其中从背面延伸的开口为阶梯形开口，其中第一开口204从背面114朝正面延伸，然后第二开口206从第一开口内朝正面延伸，以暴露牺牲区域220。在一个实施例中，开口的某些方面和伴随开口的介电层或导电结构的方面，可如专利申请号为12/072508、申请日为2008年2月26日美国专利申请，及专利申请号为12/784841、申请日为2010年5月21日的美国专利申请中所描述，其公开的内容以引用的方式并入本文。在一个实施例中，第一开口的最大宽度258，如在背面114处，比第二开口的最大宽度260大。另外，最大宽度260可大于导电通路的最大宽度262，如图10所示及参照图10在上文所描述的，在区域220内用金属替代除去的多晶硅材料后生成导电通路。从图18可以看出，第一开口204可逐渐变细，沿朝正面的方向、也为沿朝第二开口206的方向而变小。第二开口206也可逐渐变细，沿朝着正面的方向而变小。进一步如图18所示，衬在第一开口的介电层264与衬在第二开口的介电层266，可为相同层或不同层。示意地，焊料掩模270可覆盖部分的背面114，后触点168暴露在焊料掩模的开口272内。
图19示出了上述实施例（图6至图11）的另一变例，其中导电互连线274沿介电层264并在背面114上延伸，在背面与后触点268电连接。在一个实施例中，如作为同时形成在介电层264的暴露表面276、278上的相同金属层或一系列金属层的部分，后触点268可与导电互连线274一体地形成，介电层264位于开口254内及背面114上方。如图19所示，导电互连线沿开口的第一壁254A延伸，但不沿其第二壁254B延伸。在一个实施例中，导电互连线可与其覆盖的开口254的壁254A的轮廓一致。在一个实施例中，导电互连线274可为在第一孔内延伸的唯一导电元件，并可从如通过第二开口256暴露的单个导电通路延伸。
替代地，从图20可以看出，导电互连线274和其他导电互连线274可作为位于相对大的开口254内表面上的复数条导电迹线而设置，其中一定数量的导电通路220或直接地暴露或通过在通路与第一开口之间相对应的第二开口暴露。另外，晶圆的微电子元件102可具有超过一个的第一开口。例如，复数条导电互连线374（图20）可沿从背面朝着正面延伸的另一第一开口354的一个或多个内表面延伸，导电互连线374与覆盖背面的后触点368电连接。如图20所示，导电互连线274可沿开口斜壁向上的方向，在导电通路和后触点之间延伸。替代地，一个或多个导电互连线，如互连线274A、274B可部分地沿倾斜壁向上的方向且部分地沿斜壁的方向延伸。在一个特定实施例中，导电互连线可以如迹线等的导电元件的方式形成，如共同拥有的专利申请号为12/842669的美国专利申请中所描述，其公开的内容以引用的方式并入本文。在另一变例中，可设置单个开口454（图21），导电互连线474沿多个方向从开口延伸。在一个示例中，集成电路芯片可为具有复数条导电通路420的动态随机存取存储器（“DRAM”）芯片，导电互连线474可直接地或例如通过第二开口的途径间接地与导电通路420连接。从图21可以看出，一些导电互连线474可从导电通路420沿第一方向430延伸，而其他导电互连线474从导电通路420沿第二方向432延伸。
图22示出了特定变例，其中后触点568作为覆盖填充开口554的介电材料的区域590的导电垫而设置。在这种情况下，通过穿过孔隙592延伸的金属柱，后触点568可与导电通路连接，孔隙贯穿介电区域590而延伸。在一个示例性的实施例中，在第二开口内的介电层558、导电通路520与金属层556形成后，由填充第一开口的聚合物材料形成介电区域590。然后如通过激光烧蚀、机械研磨或其他技术，可在介电区域内形成孔隙。然后在孔隙内形成金属层以形成柱566。
在特定实施例中，孔隙可具有沿竖直方向510延伸的壁570，竖直方向510即沿相对单晶半导体区域100的正面112垂直的方向。在这种情况下，孔隙内形成的柱566沿竖直方向510在导电通路520与设置导电触点568的表面593之间延伸。该壁570以与开口554的壁552不同的方向延伸，且相对其为锐角512。在另一实施例中，孔隙的壁570可不沿竖直方向延伸，但是相对于开口554的壁552延伸的方向仍然以锐角512延伸。
在一个实施例中，柱566可为具有中心孔的中空管状结构；在另一实施例中，柱可为实心的，即，其内不具有开口。在形成柱后，可在柱的顶上形成导电垫，作为后触点。在另一实施例中，可省略导电垫。在这种情况下，柱的暴露端可以延伸至介电区域的表面593上方、或与表面593共面、或凹入而略低于表面593。
图23示出了图19所示实施例的变例，其中在形成金属层之前没有除去多晶硅区域620。而是允许多晶硅区域620保持在原位置，当金属层668形成时与其接触，金属层668形成沿介电层664的壁延伸、并与后触点670电连接的导电互连线的至少一部分。如在上述实施例中（图19），覆盖在背面上或在第一开口内的介电层上的导电互连线的一部分672，可与后触点670一体地形成。在与所示及上述（图20至图21）的类似的特定实施例中，复数条导电互连线可沿开口的一个或多个内表面，从与各多晶硅区域620连接的复数个金属层668延伸。
在特定实施例中，在形成导电互连线后，可用介电材料680填充开口654。以这种方式，介电材料680可帮助增强结构的机械强度，且还可提供在开口654内的各导电互连线之间的绝缘。
从图24可以看出，在实施例（图22）的变例中，在从区域720除去多晶硅后，多晶硅的一部分可能仍在其内保留。在一种情况下，保留的多晶硅可填充区域720的邻近单晶半导体区域100正面112的部分。然后，形成于其上的金属层768与位于最初形成的介电区域770的壁所包含的容积内的多晶硅接触。以这种方式，导电结构设置为从正面112穿过初始通路的保留多晶硅部分720，并穿过在围绕初始多晶硅部分的壁内所包含的金属部分724而延伸。
图25示出了图19所示及参照图19在上文所描述的实施例的另一变例，其中半导体区域100内的第二开口856内的金属层868与第二开口的表面870的轮廓一致。如特别地示出的，金属层868可至少大致覆盖，并可完全地覆盖在第二开口856内的介电层872的内表面。
参照图26至图27，现在将描述为实施“中间通路”制造过程的必需的另外变例。中间通路制造过程与上述的第一通路制造过程之间的不同在于，在形成导电通路920（图27）之前，进行有源电路元件924形成（图26）时应用的高温处理过程。如在上述实施例中所述，通路920延伸至低于深度D2的深度D1，有源电路元件924延伸至D2。本实施例中的导电通路920典型地至少在用于形成有源电路元件924的高温处理过程完成后形成。但是，在晶圆的布线元件形成之前，且在导电触点938形成之前，可形成导电通路920，其中晶圆的布线元件如与在介电层934内晶圆的一个或多个金属化层内的布线连接的金属布线936和通路937，导电触点938如暴露在晶圆940的外表面942的导电垫。因为通路920无需经受高温处理过程，它们可由最终金属形成。在一个示例中，通路920可包括例如镍、铜或铝等金属。在特定实施例中，通路92可通过电镀形成。在另一示例中，通路可包括钨或钛，例如可通过PVD过程或CVD过程或其组合而形成。
从图27可以看出，导电通路从介电层932的主表面931延伸，介电层932的主表面931相对单晶半导体区域100的前主表面912位于其上方高度H1处，通路延伸至通常低于有源电路元件924延伸深度D2的深度D1。
当晶圆940具有预先存在的中间通路结构（图27）时，现在可进行如上文参照图5、图6、图7和图8所描述的处理过程。参照图9，现在可在介电层160内形成孔164。但是，因为在中间通路过程中的导电通路920由金属形成，而不是具有较大电阻的如多晶硅等的牺牲材料，通路920内的金属无需去除。因此，省略了从多晶硅区域去除多晶硅的步骤，取代它的是接下来使结构金属化，以形成导电互连线及与导电通路连接的后触点，如图10至图11所示及参照图10至图11在上文所描述的。进一步的处理过程也可进行，以形成如参照图12在上文所述的前RDL。还可进行，根据参照图13至图14，参照图15至图17、图18、图19至图20、图19和图21、图22、或图25的特定变例在上文所述的过程。在特定情况下，中间通路初始结构的导电通路920内的金属可为铜、镍或铝或其组合。
在特定实施例中，以引用的方式并入本文的与本申请同日申请的下列专利申请中，公开了与本发明相关的更多详细信息、处理过程和结构，其可在下文所述的结构和过程中应用。
通路或通路导电体可通过以下专利申请中非常详细描述的过程而形成，如在共同待决的、共同转让的专利申请号分别为12/842587、12/842612、12/842669、12/842692和12/842717的美国专利申请中，及在申请公开号为2008/0246136的公开的美国专利申请中，其公开的内容以引用的方式并入本文。
上述的结构提供了超常的三维互连能力。这些能力可用于任意类型的芯片。仅以示例的方式说明，芯片的下面的组合可在如上文所述的结构中包括：（Ⅰ）处理器及与该处理器一起使用的存储器；（Ⅱ）相同类型的复数个存储器芯片；（Ⅲ）不同类型的复数个存储器芯片，如DRAM（动态随机存储器）和SRAM（静态存储器）；（Ⅳ）图像传感器和用于处理来自传感器的图像的图像处理器；（Ⅴ）专用集成电路（“ASIC”）和存储器。上述的结构可在不同的电子系统的构造中利用。例如，根据本发明进一步实施例的系统900包括如上文所述的结构906与其他电子元器件908和910配合使用。在描述的示例中，元器件908为半导体芯片，而元器件910为显示屏，但任意其他元器件都可应用。当然，尽管为清楚图示起见，在图28中只描述了两个附加元器件，系统可包括任意数量的这种元器件。如上文所述的结构906可为，例如，上文所述的与图14或图18至图27中任一个相关的微电子单元184A或堆叠微电子组件182，或如参照图14在上文所描述的并入复数个微电子单元的结构184A。在另一变例中，二者都可提供，且任意数量的这种结构都可应用。结构906和元器件908、910都安装至以虚线示意性地描绘的共同外壳901内，且彼此电互连以形成所需的电路。在所示的示例性系统中，系统包括如柔性印刷电路板等的电路板902，且电路板包括使元器件之间彼此互连的大量导电体904，其中在图28中只示出了一个。但是，这只是示例，任意适当的用于形成电连接的结构都可应用。外壳901作为便携式外壳而描述，具有用于如移动电话或个人数字助理等的类型，显示屏910暴露在外壳的表面。其中结构906包括如成像芯片等的光敏元件，还可配置镜头911或其他光学器件，以提供光至结构的路线。同样，图28内所示的简化系统只是示例，其他系统，包括一般视为固定结构的系统，如台式计算机、路由器及类似的结构，都可应用上述的结构而制成。
因为在不偏离本发明的情况下，上述的这些及其他的变例与特征的组合都可利用，之前描述的优选实施例应认为是对由权利要求书所确定的本发明的说明而不是限制。

Claims (35)

1.微电子单元，包括：
微电子元件，包括单晶半导体区域，且所述微电子元件具有正面、在所述正面暴露的前触点、邻近所述正面的有源电路元件、远离所述正面的背面、包括一种或多种多晶半导体材料和金属的第二区域、及从所述背面延伸穿过所述单晶半导体区域的部分厚度的开口，所述第二区域朝着所述背面延伸穿过所述半导体区域的部分厚度，所述第二区域通过无机介电层与所述单晶半导体区域绝缘，所述微电子元件进一步具有至少一条完全位于所述正面与所述背面之间的通路，其中所述前触点与所述第二区域仅间接地电连接，且该间接电连接通过所述通路延伸；及
后触点，与所述第二区域电连接，且在所述背面暴露，用于与外部电路元件电连接。
2.根据权利要求1所述的微电子单元，进一步包括在所述开口内的聚合物电介质以及导电互连线，所述导电互连线使所述后触点与所述第二区域电连接并至少在所述开口内延伸，所述聚合物电介质使所述导电互连线与所述单晶半导体区域分隔开。
3.根据权利要求2所述的微电子单元，其中所述导电互连线与所述开口的轮廓一致。
4.根据权利要求2所述的微电子单元，其中所述微电子元件的所述正面与所述背面之间的厚度的方向为竖直方向，所述导电互连线沿第一方向在所述第二区域与所述后触点之间延伸，所述第一方向至少基本竖直。
5.根据权利要求4所述的微电子单元，其中所述聚合物电介质包括沿所述第一方向延伸的孔隙，所述开口的邻近所述孔隙的表面沿第二方向朝着所述正面延伸，所述第二方向相对所述第一方向以锐角延伸。
6.根据权利要求1所述的微电子单元，其中所述第二区域包括钨。
7.根据权利要求1所述的微电子单元，其中所述前触点与所述第二区域通过至少一条与所述通路连接的金属布线而电连接，所述通路和所述至少一条金属布线位于在所述微电子元件的所述正面与所述单晶半导体区域之间的介电区域内。
8.根据权利要求1所述的微电子单元，其中所述开口包括第一开口和第二开口，所述第一开口从所述背面朝所述正面延伸，并且所述第一开口具有第一宽度，所述第一宽度的方向为所述背面所在平面的方向，所述第二开口从所述第一开口朝着所述正面延伸，在所述第一开口与所述第二开口相交处，所述第二开口具有比所述第一宽度小的第二宽度，其中所述第二区域的至少一部分在所述第二开口内暴露，所述后触点通过所述第一开口和所述第二开口与所述第二区域电连接。
9.根据权利要求8所述的微电子单元，其中所述第二宽度比所述第二区域的宽度大。
10.根据权利要求8所述的微电子单元，其中沿朝着所述正面的方向，所述第二开口逐渐变小。
11.根据权利要求8所述的微电子单元，其中沿朝着所述第二开口的方向，所述第一开口逐渐变小。
12.根据权利要求1所述的微电子单元，其中所述微电子元件包括在所述开口内暴露的多个所述第二区域，多个所述后触点通过所述开口与所述多个第二区域电连接。
13.根据权利要求12所述的微电子单元，其中所述多个后触点覆盖所述开口，所述微电子元件进一步包括从所述第二区域延伸至所述后触点的多条导电互连线。
14.根据权利要求13所述的微电子单元，其中所述微电子元件的所述正面与所述背面之间的厚度方向为竖直方向，所述导电互连线沿所述竖直方向在所述第二区域与所述后触点之间延伸。
15.一种系统，包括根据权利要求1所述的微电子单元，以及与所述微电子单元电连接的一个或多个其他电子元器件。
16.根据权利要求15所述的系统，进一步包括外壳，所述微电子单元和所述其他电子元器件安装至所述外壳。
17.制造微电子单元的方法，包括：
提供微电子元件，所述微电子元件包括单晶半导体区域，且所述微电子元件具有正面、在所述正面暴露的前触点、邻近所述正面的有源电路元件、远离所述正面的背面、位于所述正面下方的由牺牲材料构成的第二区域，所述第二区域朝着所述背面延伸穿过所述单晶半导体区域的部分厚度，所述第二区域包括多晶半导体材料，且所述第二区域与所述单晶半导体区域绝缘，所述微电子元件具有至少一条完全位于所述正面与所述背面之间的通路，其中所述前触点与所述第二区域仅间接地电连接，且该间接电连接通过所述通路延伸；
通过从开口实施的处理过程去除至少部分的所述牺牲材料，其中所述开口从所述背面延伸且暴露所述第二区域；
形成至少部分地替代被除去的所述牺牲材料的导电区域；及
形成与所述导电区域电连接且在所述背面暴露的后触点，用于与电路元件电连接。
18.根据权利要求17所述的方法，其中所述微电子元件的状态设置为，所述微电子元件的前触点通过至少一条与所述通路连接的金属布线而与所述第二区域电连接，所述通路与所述至少一条金属布线位于在所述微电子元件的所述正面与所述单晶半导体区域之间的介电区域内。
19.根据权利要求17所述的方法，进一步包括形成所述开口，所述开口的形成是通过形成从所述背面朝着所述正面延伸的第一开口、在所述第一开口内形成第一种层、及然后通过所述第一种层内的开口去除所述单晶半导体区域的材料形成从所述第一开口向所述正面延伸的第二开口来实现的，其中所述去除步骤通过从所述第一开口和所述第二开口实施的处理过程而进行,其中介电区域使所述第二区域与所述单晶半导体区域分隔开。
20.根据权利要求17所述的方法，其中介电区域使所述第二区域与所述单晶半导体区域分隔开，其中所述去除步骤除去至少部分的所述多晶半导体材料，形成所述后触点的步骤包括形成至少在所述开口内远离所述导电区域而延伸的导电互连线，所述后触点与所述导电互连线电连接。
21.根据权利要求19所述的方法，其中所述介电区域包括无机介电材料，形成所述第一种层的步骤包括至少在所述开口的内表面沉积聚合物材料。
22.根据权利要求19所述的方法，其中所述去除步骤相对所述介电区域选择性地除去所述多晶半导体材料。
23.根据权利要求21所述的方法，其中所述聚合物材料通过电化学方式进行沉积。
24.根据权利要求19所述的方法，其中形成第一种层的步骤包括，通过至少在所述第一开口的内表面上电化学沉积聚合物来形成衬在所述第一开口内的介电层。
25.根据权利要求19所述的方法，进一步包括应用光刻法以限定所述第一种层内的开口的大小和位置。
26.根据权利要求19所述的方法，进一步包括应用激光限定所述第一种层内的开口的大小和位置。
27.根据权利要求19所述的方法，进一步包括除去所述第一种层，然后在所述第一开口和所述第二开口的内表面形成介电层，然后形成包括所述后触点的导电结构，所述导电结构与所述单晶半导体区域通过所述介电层绝缘。
28.根据权利要求19所述的制造微电子单元的方法，其中所述形成后触点的步骤包括，至少在所述第二开口的内表面形成介电层，然后用导电材料至少填充所述第二开口。
29.根据权利要求19所述的制造微电子单元的方法，其中所述形成后触点的步骤包括在所述第二开口内形成第二介电层，然后在所述第二介电层的表面上沉积金属层，所述金属层至少与所述第二开口的轮廓一致。
30.制造微电子单元的方法，包括：
提供微电子元件，所述微电子元件包括单晶半导体区域，且所述微电子元件具有正面、在所述正面暴露的前触点、邻近所述正面的有源电路元件、远离所述正面的背面、位于所述正面下方的包括钨的区域、完全位于所述正面与所述背面之间的通路，其中，所述包括钨的区域位于朝所述背面延伸的开口内，且所述包括钨的区域延伸穿过所述单晶半导体区域的部分厚度，且所述包括钨的区域与所述单晶半导体区域绝缘，其中所述前触点与所述包括钨的区域仅间接地电连接，且该间接电连接通过所述通路延伸；
通过从第一开口实施的处理过程而至少暴露所述包括钨的区域，其中所述第一开口从所述背面延伸；
形成与所述包括钨的区域接触的导电区域；
形成与所述导电区域电连接且在所述背面暴露的后触点，用于与电路元件电连接。
31.根据权利要求30所述的方法，其中所述微电子元件的状态设置为，所述微电子元件的所述前触点通过至少一条与所述通路连接的金属布线而与所述包括钨的区域电连接，所述通路和所述至少一条金属布线位于在所述微电子元件的所述正面与所述单晶半导体区域之间的介电区域内。
32.根据权利要求30所述的方法，进一步包括形成从所述背面朝着所述正面延伸的第一开口，在所述第一开口内形成第一种层，及然后去除所述第一种层的一部分而形成从所述第一开口向所述正面延伸的第二开口，其中所述包括钨的区域的暴露是通过从所述第一开口和所述第二开口实施的处理过程而进行的。
33.根据权利要求32所述的方法，其中所述形成第一种层的步骤包括至少在所述第一开口的内表面沉积聚合物材料。
34.根据权利要求33所述的方法，其中所述聚合物材料通过电化学方式进行沉积。
35.根据权利要求32所述的方法，进一步包括除去所述第一种层，然后在所述第一开口和所述第二开口的内表面形成介电层，然后形成包括所述后触点的导电结构，所述导电结构与所述半导体区域通过所述介电层绝缘。
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