CN103155043A - 具有直通电流隔离的电平偏移器 - Google Patents

Abstract

给出了具有直通电流隔离的适合于高电压应用的电平偏移器电路。该电平偏移器接收第一使能信号并且在第一节点处接收输入电压，并在第二节点处提供输出电压。响应于第一使能信号被赋值，该电路从输入电压提供输出电压，并且当第一使能信号被去赋值时，将输出电压设置到低电压值。该电平偏移电路包括：耗尽型NMOS晶体管，其具有连接到输出节点的栅极；以及PMOS晶体管，其具有连接到第一使能信号的栅极。该电路还包括与NMOS晶体管和PMOS晶体管不同的第一电阻元件。NMOS晶体管、PMOS晶体管和第一电阻元件串联连接在第一节点和第二节点之间，NMOS晶体管连接到第一节点。该电平偏移器还包括放电电路，连接到第二节点并且用于接收第二使能信号。当第一使能信号被去赋值时，第二使能信号被赋值，以及当第一使能信号被去赋值时，第二使能信号被赋值，并且当第二使能信号被赋值时，放电电路将第二节点连接到低电压值，并且当第二使能信号被去赋值时，放电电路将第二节点与地隔离。

Description

具有直通电流隔离的电平偏移器

技术领域

本申请一般涉及集成电路半导体器件，更具体地，涉及高电压开关。

背景技术

在集成电路中，通常需要用于响应于输入信号从源向输出提供电压的电路。例子是非易失性存储器中的字线选择电路。在这样的电路中，响应于处于器件到器件逻辑电平的输入信号，相对高的编程电压被提供给字线。例如，在对于NAND型快闪存储器的相当典型的值中，响应于从地来到3-5V的“高”值的输入而在字线上提供10-30V。能够处理这样的高电压的这样的电平偏移器在可编程非易失性存储器的外围电路中多处得到应用。为了改进电路的操作，重要的是当被使能时在输出上的电压达到其完全的值，以及还有当被禁用时电平偏移器迅速关闭。

存在许多对于这样的开关的设计。一些普通的设计使用NMOS晶体管和逻辑电荷泵来升高用于导通晶体管的栅极电压值以及将高电压从源传递到输出。由于NMOS晶体管的体偏压（body bias）以及电荷泵斜升（ramping）速度，这些开关通常花费相当长的时间来达到用于传递完全高电压的传递电压电平需要。所需的较高的编程电压电平和较低的器件供应电压两者加重了这些问题，因为由于电荷泵中的NMOS晶体管的体效应，这些组合使得更难有效并及时地泵浦。从而，存在对于能够处理高电压并且当被使能和禁用时具有迅速的响应的电平偏移器电路的持续需求。

发明内容

根据一般的一些方面，给出了一种电平偏移器电路。该电平偏移器被连接以在第一节点处接收输入电压、接收第一使能信号以及在第二节点处提供输出电压。响应于第一使能信号被赋值，从输入电压提供输出电压，并且当第一使能信号被去赋值时，输出电压被提供为低电压值。该电平偏移电路包括：耗尽型NMOS晶体管，其具有连接到第二节点的栅极；以及PMOS晶体管，其具有连接到第一使能信号的栅极。该电路还包括与NMOS晶体管和PMOS晶体管不同的第一电阻元件。NMOS晶体管、PMOS晶体管和第一电阻元件串联连接在第一节点和第二节点之间，其中NMOS晶体管连接到第一节点。该电平偏移器还包括放电电路，连接到第二节点并且用于接收第二使能信号。当第一使能信号被去赋值时，第二使能信号被赋值，以及当第一使能信号被去赋值时，第二使能信号被赋值，并且当第二使能信号被赋值时，放电电路将第二节点连接到低电压值，并且当第二使能信号被去赋值时，放电电路将第二节点与地隔离。

在其他方面，一种电平偏移器电路连接在输入节点和输出节点之间并且包括第一电流路径和第二电流路径。第一电流路径在输入节点和输出节点之间并且连接以接收第一使能信号。第一电流路径包括：耗尽型NMOS晶体管，连接到输入节点并且具有连接到输出节点的栅极；以及PMOS晶体管，在所述输入和输出节点之间与该耗尽型NMOS晶体管串联。PMOS晶体管具有连接以接收第一使能信号的栅极，由此，当第一使能信号被赋值时，PMOS晶体管导通。第二电流路径在输出节点和地之间，被连接以接收第二使能信号，由此当第二使能信号被赋值时，输出节点连接到地。当第一使能电路被赋值并且第二使能信号未被赋值时，电平偏移器电路被使能，并且当第二使能电路被赋值并且第一使能信号未被赋值时，电平偏移器电路被禁用。第一电流路径还包括与耗尽型NMOS晶体管和PMOS晶体管不同的一个或多个电阻元件，该一个或多个电阻元件在耗尽型NMOS晶体管和输出节点之间与PMOS晶体管串联。

本发明的各个方面、优点、特征和实施例被包括在其示例性例子的以下描述中，该描述应结合附图来考虑。在此引用的所有专利、专利申请、文章、其他出版物、文献和事物为了所有目的通过在此的全部引用合并于此。至于任何所并入的出版物、文献或事物与本申请之间在术语的定义或使用上的任何不一致或冲突，应以本申请中的为准。

附图说明

图1是电平偏移器的电路图。

图2是例示图1的电路的操作的波形集。

图3是图1和图4的细节。

图4是采用在此所述的方面的电平偏移器的示例实施例。

图5是例示图4的电路的操作的波形集。

具体实施方式

当需要响应于使能信号在给定节点处提供特定电压时，电平偏移器在集成电路中得到许多应用。例如，它们经常作为非易失性存储器器件上的外围电路的一部分出现，其中它们需要提供在这些器件中使用的诸如10-30伏范围内的一些相当高的电压电平。这样的非易失性存储器器件的例子在美国专利no.5,570,315、5,903,495和6,046,935中描述，例如，其中在与本申请同时提交的Jonathan Hoang Huynh和Feng Pan的题为“High Voltage Switch Suitablefor use in Flash Memory”的美国专利申请中给出可以使用这样的电平偏移器的开关的具体例子。通常重要的是这样的电平偏移器电路对用于开启和关闭两者的使能信号响应迅速。

可以参考图1简要例示此情况。思想是能够响应于使能信号（EN）向电路的输出（在节点Y处的TG_OUT）提供输入电压（在节点X处的TG_IN）。在此，输出正被提供给传递栅极（pass gate）121。当被使能时，电流I1用于充电节点Y。当被禁用时，电流Idis用于将节点Y取为地。

在图1的例子中，电平偏移器使用耗尽101器件和p沟道器件103作为在无需使用电荷泵的情况下从输入（TG_IN）向输出（TG_OUT）传递高电压的开关。在复位期间，当输入仍为高并且输出正被放电到地时，随着在电流Idis尝试将节点Y取为地的同时电流I1继续尝试对节点Y充电，出现直通电流（shoot-through current）、以及相应的功率损耗。该电流的持续时间将依赖于输入电压电平。为了减少此直通电流的量，电平偏移器电路的示例实施例在充电路径中添加电阻，在放电阶段期间创建隔离以最小化输入的功率损耗。

进一步考虑图1，图1示出克服了在背景技术部分中所述的问题中的许多的一个设计。响应于使能信号EN，电平偏移器将从输入电压源TG_IN得到的电压TG_OUT在此情况下提供给晶体管121的栅极，允许其传递电压Vin到Vout。开关将输入电压TG_IN从节点X经过串联的耗尽型NMOS晶体管NFETD101和PMOS晶体管HPFET103提供给输出节点Y。HPFET103的栅极连接到使能信号EN，并且NFETD的栅极连接以接收电压电平TG_OUT。放电电路110也连接到节点Y以在电平偏移被禁用时对此节点放电。在此实施例中，放电块110接收第二放电使能信号EN_DIS，其与第一使能信号EN的关系将在以下描述。

因为在NAND存储器结构的情况下，节点X处的电压电平TG_IN可能具有10-30伏的值，所以器件NFETD101和HPFET103可能需要是被形成为处理在具体应用中预期的电压的高电压器件。在在此给出的示例实施例中，电路上的低电压电平Vss将被取为地并且高值Vdd通常是1.8到2.2V。

可以参考图2的波形描述图1的电平偏移器电路的功能。首先，电路被禁用，EN被去赋值（de-assert）并且EN_DIS被赋值。如在此布置的，EN_DIS信号在被赋值时处于Vdd，并且在被去赋值时处于Vss。EN信号在被赋值时处于低值（Vss）并且处于值VA。选取VA的值以足够有效地截止HPFET103。如从图2可见（并且对于图5类似地，如下所述），EN和EN_DIS同时是高并且同时是低，仅其幅度不同。在某种程度上，它们可以被认为是相同的使能信号（或者取决于定义，彼此相反），但是由于为了有效地截止p型器件HPFET103而对于EN信号的需要，EN信号在其高值（如在此的）上可能不同。如将理解的，EN和EN_DIS的每个何时为高或低以及何时认为它们被赋值或者去赋值的定义可以颠倒，因为这些信号在其相反版本方面可以容易地被定义。对于此讨论，EN信号可以被认为控制电平偏移器何时被使能以将输入电压从节点X传递到输出节点Y，并且EN_DIS信号可以被认为控制放电块110（或者图4中的210，以下讨论）何时被使能以将节点Y放电到Vss。

返回图2，首先输入电压TG_IN处于Vdd，EN处于VA，并且EN_DIS处于Vdd。从而，节点Y经过块110连接到Vss，并且输出电平TG_OUT也处于Vss。由于EN处于VA，HPFET103截止，使得即使NFETD101是其栅极处于Vss的耗尽型器件，电流I1也是0。

为了使能电平偏移器，在t₀时TG_IN被取为高值的VHIGH。在t₁，EN被赋值并且EN_DIS被去赋值；即，在在此使用的布置下，EN和EN_DIS被降落到Vss。这断开了经过节点Y的放电块110到地的路径。随着EN来到Vss，HPFET103导通并且TG_OUT开始升高，并且因为NFETD101的栅极也连接到节点Y，这进一步增加了电流I1。这有效地降低了节点X和Y之间的阻抗，并且允许电流路径I1充电TG_OUT=TG_IN=VHIGH，得到经过传递栅极121的Vin=Vout。

在示例实施例中，放电块110（以及类似地图4的210，如下所述）包括连接以接收EN_DIS作为输入并且具有连接到输出节点的其输出的反相器111。反相器电路的简单例子在图3中示出。如图3中所示，当较低晶体管被处于高的EN_DIS信号导通时，此晶体管将对于电流Idis提供到地（或更通常地到Vss）的路径。为了保护反相器111不受到可能在节点Y上的高电压值影响，可以将一个或多个晶体管放置在反相器111的输出和节点Y之间。在示例实施例中，每个具有连接到EN_DIS的其栅极的一对晶体管113和115被用于在电平偏移器被使能时（以及EN_DIS为低时）保护反相器111不受VHIGH影响。当被禁用并且EN_DIS被赋值（在此处于Vdd）时，晶体管将向反相器111传递放电电流Idis并将其传递到地/Vss。

返回到图1和图2，并且考虑电平偏移器的禁用，这开始于时间t₂，此时EN_DIS被使能（在此例子中被取为Vdd）以将TG_OUT放电到Vss以便将VTD降低到NFETD101的阈值电压。为了放电节点Y并且截止传递栅极121，经过块110放电的电流Idis将包括来自NFETD101的栅极的I2、来自传递栅极121的电流I3以及仍从节点X流入电平偏移器中的任何残余电流I1。同时，EN_DIS升高，EN升高到电压VA，这与VTD大约相同以完全切断该路径。（如上所述，VA可能需要不同于Vdd以实现此点，像在此情况下下，其稍高于Vdd。）换句话说，为了禁用电平偏移器，这大约是用于（通过放电节点Y）降低NFETD101的栅极并且将HPFET103的栅极上的电压升高到VTD的电阻分压器电路要增加节点X和Y之间的路径上的有效阻抗以降低电流I1的导通水平（on level）。电平偏移器的供应电压（TG_IN）将影响切换时间的持续时间以及在t₂和t₃之间的放电阶段期间损失的直通电流（I1对于Idis电流的贡献）的幅度。最终，在t₃，TG_OUT的电平降到Vss，电平偏移器被禁用，并且供应电平TG_IN被取为回降到Vdd。（在美国专利6,696,880号中讨论了与图1的电路类似的电路，其还提供了与其操作以及关于可以并入到图1和图4两种的电路中的变化的细节有关的进一步讨论，包括用于更迅速地使能电平偏移器的技术。）

在电平偏移器的操作中，期望除了从被禁用迅速转变到被使能状态之外，该电路还可以迅速转变回到被禁用状态。如何迅速禁用电平偏移器（从t₂到t₃的时间）是要看能够如何迅速截止器件NFETD101，其中电流Idis试图吸收电流I2和I3，同时电流I1继续试图充电节点Y。在在此给出的原则方面，向图1的电平偏移器电路添加一个或多个电阻以在放电期间将充电路径（I1）与路径I2和I3隔离。图4中例示了一个实施例，其中添加了电阻器R1231、R2233或者其两者（以任意组合使用）。这些电阻的值可以随着设计而变化，但是在通常的应用中可以在例如10-100kΩ的范围内。随着添加了电阻，对电平偏移器的导通速度的影响很少，因为传递栅极221的电容小。（例如，在一个通常的实现方式中，在TG_OUT节点处的电容大约是100fF，尽管这当然将随设计不同而变化。）

进一步考虑图4的示例实施例，除了元件R1231和R2233之外，元件可以取为基本上与图1中的相同并且类似地编号（即201对于101、203对于103等等）。图5是对于图1的电路的图2的、图4的等效图。如图5中所示，对于图4的电路的输入的波形相同，在t’₀，TG_IN从Vdd被取为VHIGH，并且EN和EN_DIS在t’₁分别被使能和禁用。由于R1231、R2233或其两者的存在，TG_OUT的上升时间将慢于图1和图2中的，但是如所述，所涉及的电容通常小，使得相关的RC常数小，并且在在此考虑之下的应用中，在改进的放电行为中补偿了在用于使能的速度方面的小的代价。

在放电期间，在t’₂时，EN和EN_DIS被取为其高值。随着添加了一个或多个电阻器，有效的电阻分压器允许对于NFETD的栅极的更低的分压点，并且减少了电流I1的导通水平。从而，此技术允许NFETD201的更快速的截止。这允许到当TG_OUT在此处于Vss时的t’₃的时间更迅速到来。除了NFETD203的更快速的截止改进了电平偏移器的禁用响应之外，I1的降低的水平减少了直通电流量，并且实现了功率节约。

为了例示和描述的目的已经给出了本发明的以上详细描述。不意图穷尽或者将本发明限制到所公开的精确形式。根据以上教导，许多修改和变化是可能的。选取所述的实施例以便最佳地说明本发明的原理及其实际应用，由此使得本领域技术人员在各个实施例中以及利用适合于构思的具体使用的各种修改最佳地利用本发明。意图本发明的范围由随附权利要求定义。

Claims (20)

1.一种电平偏移器电路，被连接以在第一节点处接收输入电压、接收第一使能信号、以及在第二节点处提供输出电压，其中响应于第一使能信号被赋值而从输入电压提供输出电压，以及当第一使能信号被去赋值时将输出电压提供为低电压值，所述电平偏移器电路包括：

耗尽型NMOS晶体管，具有连接到第二节点的栅极；

PMOS晶体管，具有连接到第一使能信号的栅极；

与NMOS晶体管和PMOS晶体管不同的第一电阻元件，其中所述NMOS晶体管、所述PMOS晶体管和所述第一电阻元件串联连接在第一节点和第二节点之间，所述NMOS晶体管连接到第一节点；以及

放电电路，连接到第二节点并且用于接收第二使能信号，其中当第一使能信号被去赋值时，第二使能信号被赋值，以及当第一使能信号被去赋值时，第二使能信号被赋值，以及其中当第二使能信号被赋值时，放电电路将第二节点连接到低电压值，并且当第二使能信号被去赋值时，放电电路将第二节点与地隔离。

2.如权利要求1的电平偏移器电路，其中所述第一电阻元件连接在所述PMOS晶体管和所述第二节点之间。

3.如权利要求2的电平偏移器电路，还包括不同于所述NMOS晶体管和所述PMOS晶体管的、连接在所述NMOS晶体管和所述PMOS晶体管之间的第二电阻元件。

4.如权利要求1的电平偏移器电路，其中所述第一电阻元件连接在所述NMOS晶体管和所述PMOS晶体管之间。

5.如权利要求1的电平偏移器电路，其中所述放电电路包括：

反相器，具有作为输入的第二使能信号以及具有经过一个或多个耗尽型NMOS晶体管连接到第二节点的输出，所述一个或多个耗尽型NMOS晶体管的栅极连接到第二使能信号。

6.如权利要求1的电平偏移器电路，其中所述低电压电平是地。

7.如权利要求1的电平偏移器电路，其中所述第一使能信号的被赋值的电平和被去赋值的电平之间的电压差不同于所述第二使能信号的被赋值的电平和被去赋值的电平之间的电压差。

8.如权利要求1的电平偏移器电路，其中第一使能信号在被赋值时具有低电压电平。

9.如权利要求1的电平偏移器电路，其中所述第一使能信号的被赋值的值和被去赋值的值之间的电平的差在1.8到2.2伏的范围内。

10.如权利要求1的电平偏移器电路，其中第二使能信号在被去赋值时具有低电压电平。

11.如权利要求1的电平偏移器电路，其中所述第二使能信号的被赋值的值和被去赋值的值之间的电平的差在2.5到2.7伏的范围内。

12.如权利要求1的电平偏移器电路，其中输入电压在10到30伏的范围内。

13.如权利要求12的电平偏移器电路，其中所述PMOS晶体管是高电压器件。

14.一种电平偏移器电路，连接在输入节点和输出节点之间，包括：

在所述输入节点和所述输出节点之间的第一电流路径，被连接以接收第一使能信号，所述第一电流路径包括：

耗尽型NMOS晶体管，连接到所述输入节点并且具有连接到所述输出节点的栅极；以及

PMOS晶体管，在所述输入节点和输出节点之间与所述耗尽型NMOS晶体管串联，具有连接以接收第一使能信号的栅极，由此当该第一使能信号被赋值时，所述PMOS晶体管导通；以及

在所述输出节点和地之间的第二电流路径，被连接以接收第二使能信号，由此当所述第二使能信号被赋值时，所述输出节点连接到地，

其中当第一使能电路被赋值并且所述第二使能信号未被赋值时，所述电平偏移器电路被使能，以及当所述第二使能电路被赋值并且所述第一使能信号未被赋值时，所述电平偏移器电路被禁用，以及

其中所述第一电流路径还包括与所述耗尽型NMPS晶体管和PMOS晶体管不同的一个或多个电阻元件，所述一个或多个电阻元件在所述耗尽型NMOS晶体管和所述输出节点之间与所述PMOS晶体管串联。

15.如权利要求14的电平偏移器电路，其中第二路径包括：

反相器，具有连接以接收第二使能信号的输入以及连接到输出节点的输出。

16.如权利要求15的电平偏移器电路，其中所述反相器通过具有连接以接收所述第二使能信号的控制栅极的一个或多个串联的晶体管而连接到所述输出节点。

17.如权利要求14的电平偏移器电路，其中所述PMOS晶体管是高电压器件。

18.如权利要求14的电平偏移器电路，其中所述一个或多个电阻元件包括连接在所述PMOS晶体管和所述输出节点之间的第一电阻器。

19.如权利要求18的电平偏移器电路，其中所述一个或多个电阻元件还包括连接在所述耗尽型NMOS晶体管和所述PMOS晶体管之间的第二电阻器。

20.如权利要求1的电平偏移器电路，其中所述一个或多个电阻元件包括连接在所述耗尽型NMOS晶体管和所述PMOS晶体管之间的第一电阻器。

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