CN103210486A - 芯片两侧分段式通路的形成 - Google Patents

Abstract

制造半导体组件(10)的方法包括，提供具有正面(21)、背面(22)及复数个导电垫(50)的半导体元件(20)，通过从正面(21)上方应用相应导电垫(50)的处理过程形成穿过相应导电垫(50)而延伸的至少一个孔(40)，形成从背面(22)至少穿过半导体元件(20)的部分厚度而延伸的开口(30)，使得至少一个孔(30)与开口(40)在正面与背间之间的位置相交，形成在背面(22)暴露的至少一个导电元件(60,80)，用于与外部器件电连接，至少一个导电元件在至少一个孔(30)内延伸，并至少延伸至开口(40)内，导电元件与相应导电垫(50)电连接。

Description

芯片两侧分段式通路的形成

相关申请的交叉引用

本申请要求申请号为12/884649、申请日为2010年9月17日、名称为“芯片两侧分段式通路的形成”的专利申请之利益，其公开的内容以引用的方式并入本文。

背景技术

本发明涉及微电子器件的封装，尤其是半导体器件的封装。

微电子元件通常包括，如硅或砷化镓的半导体材料的薄板，通常称为裸片或半导体芯片。通常半导体芯片设置为单独的、预先封装的单元。在一些单元的设计中，半导体芯片安装在基板或芯片载体上，而基板或芯片载体又安装在如印刷电路板这样的电路板上。

有源电路制备在半导体芯片的第一表面（如正面）。为便于与有源电路电连接，在芯片的同一表面设置有结合垫。结合垫通常以规则阵列的形式设置，或者沿裸片的边缘，或者在裸片的中心，对于许多存储器件来说设置在裸片的中心。结合垫通常由如铜或铝等的导电金属制成，大约为0.5微米厚。结合垫可包括单层或多层的金属。结合垫的大小随器件类型而变化，但典型地，在一侧的尺寸为几十微米至几百微米。

贯通硅通路（TSV）用于使结合垫与半导体芯片的与第一表面相对的第二表面（如背面）连接。常规通路包括穿透半导体芯片的孔及从第一表面穿过孔延伸至第二表面的导电材料。结合垫可与通路电连接，以允许结合垫与半导体芯片第二表面上的导电元件连通。

常规的贯通硅通路（TSV）孔会使可用于容纳有源电路的第一表面部分缩减。这种第一表面上可用于有源电路的可利用空间的减少，会使生产每个半导体芯片所需的硅量增加，从而潜在地增加每个芯片的成本。

由于通路内不理想的应力分布、及如半导体芯片与如芯片将结合的结构之间热膨胀系数（CTE）的不匹配，常规通路可能会面临可靠性方面的挑战。例如，当半导体芯片内的导电通路通过相对薄且为刚性的介电材料而绝缘时，通路内可存在相当大的应力。另外，当半导体芯片与聚合物基板的导电元件结合时，芯片与基板的较高热膨胀系数（CTE）的结构之间电连接，将由于热膨胀系数（CTE）的不匹配而处于应力下。

在芯片的任一几何布置中，尺寸是重要的考虑因素。随着便携式电子装置的快速发展，芯片的更紧凑几何布置的需求变得更为强烈。仅以示例的方式说明，通常称为“智能手机”的装置，集成了移动电话及强大的数据处理器、存储器、如全球定位系统接收器、数码相机等的辅助器件等的功能，以及局域网连接，并伴有高分辨率的显示及相关的图像处理芯片。这种装置可提供如完整的互联网连接、包括高清视频等的娱乐、导航、电子银行及更多的功能，都设置在袖珍式的装置内。复杂的便携装置要求把大量芯片包装至狭小的空间内。此外，一些芯片具有许多输入和输出接口，一般称为“I/O口”。这些I/O口必须与其他芯片的I/O口互连。这种互连应尽量短且应具有低的阻抗，以使信号传输延迟最小化。形成这些互连的元器件应不大幅度增加组件的尺寸。类似需求也出现在其他应用中，例如，数据服务器，如在互联网搜索引擎中使用的数据服务器。例如，在复杂芯片之间设置大量短且阻抗低的互连的结构，可增加搜索引擎的频带宽度（bandwidth），并降低其能耗。

尽管在半导体通路的形成和互连方面已取得进展，进一步的改进仍是可以做出的。

发明内容

根据本发明的一个方面，制造半导体组件的方法可包括，提供具有正面、远离正面的背面及复数个导电垫的半导体元件。每个垫可具有在正面暴露的顶面，且可具有远离顶面的底面。该方法还可包括，通过从正面上方应用至相应导电垫的处理过程，形成至少穿过相应的一个导电垫的至少一个孔。该方法还可包括，形成从背面至少穿过半导体元件的部分厚度而延伸的开口，使得至少一个孔与开口在正面与背面之间的位置相交。该方法还可包括，形成在背面暴露的至少一个导电元件，用于与外部器件电连接。该至少一个导电元件可在至少一个孔内延伸，并至少延伸至开口内。导电元件可与相对应的导电垫电连接。

在特定实施例中，该方法还可包括，形成连续介电层，所述连续介电层至少在相应导电垫的上方位置部分地覆盖相应导电垫、并覆盖半导体元件在孔内的内表面。在示例性的实施例中，形成至少一个导电元件的步骤中，可形成至少一条与相应导电垫直接或间接连结的导电互连件，及至少一个与相应导电互连件连结的导电触点。至少一个导电触点可在背面暴露。在特定实施例中，至少一个导电触点可覆盖半导体元件的背面。在一个实施例中，开口可具有沿背面横向的第一宽度，至少一个导电触点可具有沿该横向的第二宽度，第一宽度比第二宽度大。在特定实施例中，至少一个触点可在竖直方向上与半导体的开口内的部分对齐，该竖直方向为半导体元件厚度的方向。

在示例性的实施例中，可进行形成至少一个孔的步骤，使得该至少一个孔穿过半导体元件的部分厚度而延伸。在一个实施例中，可进行形成至少一个孔的步骤，使得该至少一个孔向上穿过半导体元件的厚度、延伸至正面与背面之间三分之一的距离。开口可穿过没有被至少一个孔占用的、半导体元件的剩余厚度而延伸。在特定实施例中，半导体元件可包括复数个有源半导体器件。复数个导电垫中的至少一个导电垫可与复数个有源半导体器件中的至少一个有源半导体器件电连接。在示例性的实施例中，孔和开口当中任意种的一个或多个，可通过朝半导体元件引入精细研磨颗粒喷射流而形成。

在一个实施例中，形成至少一个孔的步骤可形成两个或更多个的孔。可进行形成开口的步骤，使得开口从半导体元件的背面延伸至两个或更多个孔。在特定实施例中，可进行形成开口的步骤，使得开口具有通道形状，且具有沿半导体元件表面的第一方向延伸的长度、及沿与所述第一方向垂直的第二横向延伸的宽度，长度大于宽度。在示例性的实施例中，可从正面上方对相应导电垫应用的处理过程可为化学蚀刻、激光钻孔、或等离子蚀刻。在一个实施例中，制造堆叠组件的方法可至少包括，第一半导体组件和第二半导体组件。该方法还可包括，使第一半导体组件与第二半导体组件电连接的步骤。

在特定实施例中，形成至少一个导电元件的步骤中，可形成至少一条在背面暴露以用于与外部器件电连接的导电互连件、及至少一条导电通路。至少一个导电互连件可至少延伸至开口内。每条通路可在相应孔内延伸，并可与相应导电互连件及相应垫连结。在一个实施例中，形成至少一个导电元件的步骤中，可形成两条或更多个导电互连件。复数个孔可与开口相交，且导电互连件可至少从开口内延伸至相应通路。在示例性的实施例中，每个导电互连件可通过电镀至少覆盖开口内表面的金属层而形成。导电互连件可与开口的轮廓一致。在特定实施例中，导电互连件可沿开口内表面的相应部分而延伸。

在一个实施例中，可进行形成至少一个导电元件的步骤，从而至少在开口内形成两条或更多个导电互连件。该两条或更多个导电互连件中的每个导电互连件都可延伸至单独的一条导电通路。在示例性的实施例中，每个导电互连件都可限定内部空间。在特定实施例中，该方法还可包括用介电材料填充每个内部空间的步骤。在一个实施例中，该方法还可包括形成至少覆盖开口内表面的介电层的步骤。每个导电互连件可在介电层的表面之间填充一容积。

在示例性的实施例中，该方法还可包括，形成开口内的介电区域、及形成穿过介电区域延伸的孔隙。孔隙可具有恒定的直径或可沿朝着正面的方向逐渐变细，且可具有与开口轮廓不一致的轮廓。形成至少一个导电元件的步骤中，可至少在孔隙内形成相应的一个导电互连件。在特定实施例中，相应的一个导电互连件可具有圆柱或截头圆锥的形状。在一个实施例中，相应的一个导电互连件可通过在孔隙内表面上电镀金属层而形成。在示例性的实施例中，相应的一个导电互连件可限定内部空间。

在特定实施例中，该方法还可包括用介电材料填充内部空间的步骤。在一个实施例中，相应的一个导电互连件可填充孔隙内的容积。在示例性的实施例中，至少一条导电通路可通过电镀至少覆盖相应的一个孔的内表面的金属层而形成。导电通路可与孔的轮廓一致。在特定实施例中，至少一条导电通路中每条都可限定内部空间。在一个实施例中，该方法还可包括用介电材料填充每个内部空间的步骤。在示例性的实施例中，该方法还可包括形成至少覆盖相应的一个孔的内表面的介电层的步骤。至少一条导电通路中的每条都可填充介电层的表面之间的容积。

在一个实施例中，该方法还可包括，在形成开口的步骤之前，在每个孔内形成介电区域，并形成穿过每个介电区域延伸的孔隙。孔隙可具有恒定的直径，或可沿朝着背面的方向逐渐变细，且可具有与孔的轮廓不一致的轮廓。形成至少一个导电元件的步骤，可至少在孔隙内形成相应的一条导电通路。在示例性的实施例中，相应的一条导电通路可具有圆柱或截头圆锥形的形状。在特定实施例中，相应的一条导电通路可通过电镀覆盖孔隙内表面的金属层而形成。在一个实施例中，至少一条导电通路中的每条都可限定内部空间。

在示例性的实施例中，该方法还可包括用介电材料填充每个内部空间的步骤。在特定实施例中，至少一条导电通路中每条导电通路都可填充孔隙内的容积。在一个实施例中，每条导电通路可具有在其顶端的第一宽度，每个导电互连件在其底端可具有第二宽度，导电互连件的底端与相应的一条导电通路顶端相交，第二宽度与第一宽度不同。在示例性的实施例中，可进行形成至少一个导电元件的步骤，从而形成在背面暴露的至少一个导电互连件，用于与外部器件电连接。至少一个导电互连件可在至少一个孔内延伸，并至少延伸至开口内。每个导电互连件可延伸至相应垫。

在特定实施例中，形成至少一个导电元件的步骤可形成两条或更多条的导电互连件。复数个孔可与开口相交，且导电互连件可至少在开口内延伸，并穿过相应孔延伸至相应垫。在一个实施例中，该方法还可包括在孔和开口内形成介电区域，并形成穿过介电区域延伸的孔隙。孔隙可具有与孔的轮廓或开口的轮廓不一致的轮廓。形成至少一个导电元件的步骤，可至少在孔隙内形成相应的一个导电互连件。在示例性的实施例中，相应的一个导电互连件可具有圆柱或截头圆锥的形状。在特定实施例中，相应的一个导电互连件可通过电镀覆盖孔隙内表面的金属层而形成。

根据本发明的一个方面，半导体组件包括半导体元件，半导体元件具有正面、远离正面的背面、及从背面至少穿过半导体元件部分厚度而延伸的开口。半导体元件可进一步包括在正面上的复数个导电垫。半导体组件还可包括，穿过导电垫并穿过半导体元件部分厚度而延伸的至少一个孔。至少一个孔可与开口在正面与背面之间的位置相交。在孔与开口相交的位置，孔与开口的内表面可相对背面以不同角度延伸，使得在孔内表面的斜度与开口内表面的斜度之间具有一个阶变。半导体组件还可包括连续的介电层，介电层至少在导电垫上方的位置部分地覆盖导电垫，并覆盖孔内的半导体材料的内表面。半导体组件还可包括与相应导电垫电连接的至少一个导电元件。至少一个导电元件可具有在背面暴露的第一部分，用于与外部器件电连接。至少一个导电元件可具有至少在导电垫上方的位置覆盖连续介电层的第二部分。

根据本发明一个方面，半导体组件包括半导体元件，半导体元件具有正面、远离正面的背面、及从背面至少部分地穿过半导体元件的厚度而延伸的开口。半导体元件可进一步包括在正面上的复数个导电垫。半导体组件还可包括穿过导电垫并穿过半导体元件的部分厚度的至少一个孔。该至少一个孔可与开口在正面与背面之间的位置相交。在孔与开口相交的位置，孔内表面及开口内表面可相对背面沿不同角度延伸，使得孔内表面的斜度与开口内表面的斜度之间具有阶变。半导体组件还可包括，覆盖导电垫在孔内的内表面并覆盖孔内半导体材料的内表面的连续介电层。半导体组件还可包括，与相应导电垫电接触的至少一个导电元件。至少一个导电元件可具有在背面暴露的第一部分，用于与外部器件电连接。至少一个导电元件可具有覆盖连续介电层的第二部分。

在特定实施例中，至少一个导电垫可具有背向半导体元件的朝外表面。介电层的至少一部分可与朝外表面接触。在一个实施例中，至少一个导电元件可包括至少一个导电互连件和至少一个导电触点，导电互连件与相应导电垫直接或间接连结，导电触点与相应导电互连件连结。至少一个导电触点可在背面暴露。在示例性的实施例中，至少一个导电触点可覆盖半导体元件的背面。在特定实施例中，开口可具有沿背面横向的第一宽度，至少一个导电触点可具有沿该横向的第二宽度，第一宽度大于第二宽度。

在一个实施例中，至少一个触点可与半导体元件开口内的部分在竖直方向上对齐，竖直方向为半导体元件的厚度方向。在示例性的实施例中，半导体元件可包括复数个有源半导体器件，复数个导电垫中的至少一个可与复数个有源半导体器件中的至少一个电连接。在特定实施例中，至少一个孔可为两个或更多个的孔，开口可从半导体元件背面延伸至该两个或更多个的孔。在一个实施例中，开口可具有通道形状，具有沿半导体元件表面的第一方向延伸的长度，及沿与所述第一方向垂直的第二横向延伸的宽度，长度大于宽度。

在示例性的实施例中，至少一个导电垫可具有背对半导体元件的朝外表面。至少一个导电元件的至少一部分可覆盖朝外表面，并可与其电连接。在特定实施例中，堆叠组件可至少包括第一半导体组件和第二半导体组件。第一半导体组件可与第二半导体组件电连接。在一个实施例中，至少一个导电元件可包括在背面暴露用于与外部器件电连接的至少一个导电互连件，及至少一条导电通路。至少一个导电互连件可至少延伸至开口内。每条通路可在相应孔内延伸，且可与相应导电互连件及相应垫连结。在示例性的实施例中，至少一个导电元件可包括两条或更多条的导电互连件。复数个孔可与开口相交，且导电互连件可至少在开口内延伸并至相应通路。

在特定实施例中，每个导电互连件可至少覆盖开口的内表面。导电互连件可与开口的轮廓一致。在一个实施例中，导电互连件可沿开口内表面的相应部分延伸。在示例性的实施例中，至少一个导电元件可包括至少在开口内延伸的两条或更多条的导电互连件。两条或更多条的导电互连件中的每个导电互连件都可延伸至单独的一个导电通路。在特定实施例中，每个导电互连件可限定内部空间。在一个实施例中，每个内部空间可用介电材料至少部分地填充。在示例性的实施例中，半导体组件还可包括至少覆盖开口内表面的介电层。每个导电互连件可填充介电层表面间的容积。

在一个实施例中，半导体组件还可包括位于开口内的介电区域、及穿过介电区域延伸的孔隙。孔隙可具有恒定的直径，或可沿朝着正面的方向逐渐变细，且可具有与开口轮廓不一致的轮廓。相应的一个导电互连件可至少在孔隙内延伸。在示例性的实施例中，相应的一个导电互连件可具有圆柱或截头圆锥的形状。在特定实施例中，相应的一个导电互连件可限定内部空间。在一个实施例中，内部空间可用介电材料至少部分地填充。在示例性的实施例中，相应的一个导电互连件可填充孔隙内的容积。在特定实施例中，至少一条导电通路可至少覆盖相应孔的内表面。导电通路可与孔的轮廓相一致。

在示例性的实施例中，至少一条导电通路中的每条都可限定内部空间。在一个实施例中，每个内部空间可用介电材料至少部分地填充。在特定实施例中，半导体组件还可包括至少覆盖相应的一个孔的内表面的介电层。至少一条导电通路中的每条导电通路都可填充介电层表面间的容积。在示例性的实施例中，半导体组件还可包括位于每个孔内的介电区域，及穿过每个介电区域而延伸的孔隙。孔隙可具有恒定的直径，或可沿朝着背面的方向逐渐变细，且可具有与孔轮廓不一致的轮廓。相应的一条导电通路可至少在孔隙内延伸。在特定实施例中，相应的一条导电通路可具有圆柱或截头圆锥的形状。在一个实施例中，至少一条导电通路中的每条导电通路都可限定内部空间。

在特定实施例中，每个内部空间可用介电材料至少部分地填充。在示例性的实施例中，至少一条导电通路中的每条导电通路都可填充孔隙内的容积。在一个实施例中，每条导电通路可在其顶端具有第一宽度，且每个导电互连件可在其底端具有第二宽度，导电互连件的底端与相应的一条导电通路的顶端相交，第二宽度与第一宽度不同。在特定实施例中，至少一个导电元件可包括在背面暴露的至少一个导电互连件，用于与外部器件电连接。至少一个导电互连件可在至少一个孔内延伸，并至少延伸至开口内。每个导电互连件可延伸相应垫。

在示例性的实施例中，至少一个导电元件可包括两条或更多条的导电互连件。复数个孔可与开口相交，且导电互连件可至少在开口内延伸、并穿过相应孔延伸至相应垫。在一个实施例中，半导体组件还可包括位于孔与开口内的介电区域，及穿过介电区域延伸的孔隙。孔隙可具有与孔的轮廓或开口的轮廓都不一致的轮廓。相应的一个导电互连件可至少在孔隙内延伸。在特定实施例中，相应的一个导电互连件可具有圆柱或截头圆锥的形状。

根据本发明的一个方面，半导体组件包括半导体元件，半导体元件具有正面、远离正面的背面、从背面至少穿过半导体元件部分厚度延伸的开口、及从正面至少穿过半导体元件部分厚度延伸的孔。孔和开口可在正面与背面之间的位置相交。半导体元件可进一步包括在正面上的复数个导电垫。至少一个导电垫可与孔横向偏离。半导体组件还可包括至少一个导电元件，导电元件具有在背面暴露的部分，用于与外部器件电连接。至少一个导电元件可在孔内延伸，并至少延伸至开口内。至少一个导电元件可只部分地覆盖相应导电垫的表面。

在特定实施例中，至少一个导电元件可包括在背面暴露用于与外部器件电连接的至少一个导电互连件，及至少一条导电通路。至少一个导电互连件可至少延伸至开口内。每条通路都可在相应孔内延伸，且可与相应导电互连件及相应垫连结。在一个实施例中，至少一条导电通路可至少覆盖相应的一个孔的内表面。导电通路可与孔的轮廓一致。在示例性的实施例中，至少一条导电通路中的每条可都限定内部空间。在特定实施例中，每个内部空间可用介电材料至少部分地填充。

本发明的另一方面提供了系统，系统合并了根据本发明之前方面的微电子结构、根据本发明之前方面的复合芯片、或二者与其他电子器件的结合。例如，系统可位于可为便携式外壳的单个外壳内。根据本发明此方面优选实施例的系统，可比类似的常规系统更紧凑。

附图说明

图1是说明根据本发明实施例通路结构的截面图。

图2是说明根据本发明另一实施例通路结构的截面图。

图3A至图3F是说明根据图1和图2所描述的本发明实施例的制造阶段的截面图。

图4是说明根据另一实施例通路结构的截面图。

图5是说明根据另一实施例通路结构的截面图。

图6是说明根据另一实施例通路结构的截面图。

图7A至图7J是说明根据图6所描述的本发明实施例的制造阶段的截面图。

图8是说明根据另一实施例通路结构的截面图。

图9是说明根据另一实施例通路结构的截面图。

图10是说明堆叠组件的截面图，堆叠组件包括复数个具有图8所示通路结构的封装芯片。

图11是说明根据另一实施例通路结构的截面图。

图12是说明根据另一实施例通路结构的截面图。

图13A至图13C是说明根据图11所描述的本发明实施例的制造阶段的截面图。

图14是说明根据另一实施例通路结构的截面图。

图15A至图15I是说明根据图14所描述的本发明实施例的制造阶段的截面图。

图16是说明堆叠组件的截面图，堆叠组件包括复数个具有图14所示通路结构的封装芯片。

图17是说明根据另一实施例通路结构的截面图。

图18A至图18G是说明根据图17所描述的本发明实施例的制造阶段的截面图。

图19是说明根据另一实施例通路结构的截面图。

图20A是说明根据图19所描述的本发明实施例通路结构的相对应的俯视图。

图20B是说明根据图19所描述的本发明实施例通路结构的相对应的替代俯视图。

图20C是说明根据另一实施例通路结构的立体图，通路结构包括与复数个较小开口连结的通道形开口。

图21A至图21D是说明根据图19所描述的本发明实施例的制造阶段的截面图。

图22是说明根据另一实施例通路结构的截面图。

图23A至图23J是说明根据图22所描述的本发明实施例的制造阶段的截面图。

图24是说明堆叠组件的截面图，堆叠组件包括复数个具有图22所示通路结构的封装芯片。

图25是根据本发明一个实施例系统的示意图。

具体实施方式                                                   

图1是说明根据本发明实施例通路结构的截面图。如图1中所示出的，微电子单元10包括半导体元件20，半导体元件20具有从背面22部分穿过半导体元件20、朝远离背面的正面21延伸的开口30。半导体元件20还具有穿过在正面暴露的导电垫50而延伸的孔40，孔与开口30在正面21与背面22之间的位置相交。导电通路60在孔40内延伸，导电互连件80在开口30内延伸、且具有在背面暴露的表面90，可用作与外部器件电连接的触点。

在图1中，平行于正面的方向本文称为“水平”或“横向”的方向；而垂直于正面的方向在本文中作为向上或向下的方向，且还在本文称为“竖直”方向。本文所指的方向为所指结构的参考系。因此，这些方向相对正常或重力参考系可位于任意方向。声明一个特征与另一特征相比，位于“表面上方”较高的高度，意味着这两个特征都以同一正交方向偏离该表面，但沿该同一正交方向该一个特征比该另一个特征距该表面的距离更远。相反地，声明一个特征与另一个特征相比，位于“表面上方”较低高度，意味着这两个特征都以同一正交方向偏离该表面，但沿该同一正交方向该一个特征比该另一个特征距该表面的距离更近。

半导体元件20可包括，例如可由硅制成的半导体基板。复数个有源半导体器件（如晶体管、二极管等）可设置在位于正面21上和/或正面21下方的有源半导体区域23内。复数个有源半导体器件可与导电垫50电连接，导电垫50用于与其他内部元器件和/或外部元器件互连。如图1所示，导电垫50的边缘可覆盖有源半导体区域23，或者导电垫可横向偏离有源半导体区域。半导体元件20正面21与背面22之间的厚度典型地小于200微米，且可显著地更小，例如为130微米、70微米或甚至更小。

半导体元件20可进一步包括位于正面21与导电垫50之间的介电层24。介电层24使导电垫50与半导体元件20电绝缘。此介电层24可称为微电子单元10的“钝化层”。介电层24可包括无机介电材料或有机介电材料，或二者都包括。介电层24可包括电沉积的保形涂层或其他介电材料，例如，如焊料掩模材料等的光成像聚合物材料。介电层24可包括一层或多层的氧化物材料或其他介电材料。

开口30从背面22部分地穿过半导体元件20朝正面21延伸。开口30包括内表面31，内表面31从背面22穿过半导体元件20、相对于背面22所限定的水平面以0度与90度之间的角度延伸。内表面31可具有恒定的斜度（例如图1所示）或变化的斜度（例如图11所示）。例如，当内表面31进一步向正面21深入时，内表面31相对于背面22所限定的水平面的角度或斜度的量值可减小（即，正值或负值的绝对值变小）。

如图1所示，开口30具有在背面22的宽度W1，及在下表面32的宽度W2，宽度W2小于宽度W1，从而沿从背面朝下表面的方向，开口逐渐变窄。在其他示例中，开口可具有恒定的宽度，或沿从下表面朝背面的方向，开口逐渐变窄。开口30可从背面22朝正面21延伸超过一半的厚度，从而沿垂直于背面22的方向，开口30的高度大于孔40的高度。

开口30可具有任意俯视形状，例如包括，具有从其延伸的复数个孔的矩形通道，如图20C所示。在一个实施例中，如图20A所示的实施例，开口可具有圆形的俯视形状（在图20A中，开口具有截头圆锥的三维形状）。在图20C所示的实施例中，开口沿背面的第一横向具有宽度，且沿背面的垂直于第一横向的第二横向，开口具有长度，长度比宽度大。在一些示例中，开口可具有任意的三维形状，例如包括，圆柱、立方体、或棱柱及其他。

孔40可从导电垫50的顶面51（即背向半导体元件20的朝外表面）、穿过导电垫延伸至开口30。如图1所示，在开口30的下表面32处，孔40具有宽度W3，而在导电垫50的顶面51处具有比宽度W3更大的宽度W4，从而沿从导电垫顶面朝开口的方向，孔逐渐变窄。在其他示例中，孔可具有恒定的宽度，或孔可沿从开口朝导电垫50顶面51的方向逐渐变窄。

内表面41可具有恒定的斜度或变化的斜度。例如，当内表面41从导电垫50的顶面51进一步向背面22深入时，内表面41相对于正面21所限定的水平面的角度或斜度的量值可减小（即，正值或负值的绝对值变小）。孔40可从导电垫50的顶面51朝正面21延伸小于一半的厚度，从而沿垂直于正面21的方向，孔40的高度小于开口30的高度。

孔40可具有任意的俯视形状，例如包括，如图20A至图20C所示（在图20C中，孔具有截头圆锥的三维形状）的圆形。在一些实施例中，孔40可具有正方形、矩形、椭圆形或任意其他俯视形状。在一些示例中，孔40可具有任意三维形状，例如包括圆柱、立方体、或棱柱及其他。

任意数量的孔40可从单个开口30延伸，且在单个开口30内，孔40可按任意几何构型布置。在一个实施例中，如图20A所示的实施例，四个孔布置为一簇。在其他实施例中，如图20C所示的实施例，从单个通道形状的开口延伸的复数个孔可沿多个轴延伸。各种开口与孔布置的特定示例及形成这些布置的方法，在并入本文的共同拥有的公开号为2008/0246136、申请号为12/842717、申请日为2010年7月23日的美国专利申请中描述。

半导体元件20包括在半导体元件20的正面21暴露或位于正面上的一个或多个导电垫50。尽管在图1中没有特别地示出，有源半导体区域23内的有源半导体器件通常与导电垫50导电连接。因此，通过并入半导体元件20的一个或多个介电层内部或在其上方延伸的线路，有源半导体器件是可导电连通的。

在一些实施例中，导电垫可不直接暴露在半导体元件的正面。替代地，导电垫可与迹线或其他导电元件电连接，导电元件延伸至暴露在半导体元件正面的端子。导电垫50可由任意导电金属制成，例如包括铜或金。导电垫50及本文公开的所有导电垫可具有任意俯视形状，包括正方形、圆形、椭圆形、三角形、矩形、或任意其他形状。

如在本文应用的，声明导电元件“暴露在”介电元件的表面，指的是导电元件可与一理论点接触，该理论点以垂直于该介电元件表面的方向从介电元件外部向该介电元件表面移动。因此，暴露在介电元件表面上的端子或其他导电元件可从该表面突出；可与该表面平齐；或可相对该表面凹陷，并通过介电元件上的孔或凹坑暴露。

实质上可用于形成导电元件的任何技术都可应用，以形成本文所述的导电元件，可采用如同时待决的申请号为12/842669、申请日为2010年7月23日的美国专利申请中所阐述的非光刻（non-lithographic）技术。这种非光刻技术可包括，例如，应用激光或应用如研磨或喷砂等的机加工艺，选择性地处理表面，使得沿将要形成导电元件的路线的该部分表面，处理为与表面的其他部分不同。例如，可应用激光或机加工艺，从表面只沿特定路线烧蚀或去除如牺牲层等的材料，因此形成沿该路线延伸的凹槽。然后可在凹槽内沉积如催化剂等的材料，并可在凹槽内沉积一种或多种金属层。

导电通路60在孔40内延伸，且与导电垫50及导电互连件80电连接。如图所示，导电通路60穿过导电垫50延伸，并部分地覆盖及接触其顶面51。

如图1所示，导电通路60可充满孔40内的介电层25内部的所有容积，介电层25使半导体元件20与导电通路电绝缘。换言之，在孔40内的介电层25内延伸的第二孔隙74，与孔的轮廓一致，且导电通路60与孔的轮廓一致。如图1所示，介电层25与在孔40内暴露的导电垫50的内表面53接触，且介电层越过孔向外延伸，并与导电垫的顶面51接触。

如图1所示，导电通路60是实心的。在其他实施例（如图2所示）中，导电互连件可包括内部空间，内部空间可一直打开着、填充介电材料、或填充第二导电材料。

在其他实施例中，如图17所示的实施例，导电互连件位于孔内的导电通路部分可具有圆柱或截头圆锥的形状。导电通路60可由金属或金属导电化合物制成，例如包括铜或金。

导电互连件80可在开口30内延伸，且与导电通路60电连接。如图1所示，导电互连件80可充满开口30内的介电层70内部的所有容积，介电层70使半导体元件20与导电互连件电绝缘。换言之，在开口30内的介电层70内部延伸的第一孔隙71，与开口的轮廓一致，且导电互连件80与开口的轮廓一致。

在特定实施例中（及在本文描述的所有其他实施例中），导电互连件80在下表面62的宽度W2与导电通路60顶端的宽度W3是不同的，导电互连件与导电通路在导电通路的顶端相交。

如图1所示，导电互连件80是实心的。在其他实施例（如图5所示实施例）中，导电互连件可包括内部空间，内部空间可一直打开着、填充介电材料、或填充第二导电材料。

在其他实施例中，如图17所示的实施例，单个单体式导电互连件位于开口内的导电互连件部分可具有圆柱或截头圆锥的形状。导电互连件80可由任意导电金属制成，例如包括铜或金。

导电互连件80的表面90暴露在介电层70的外表面72，用于外部元件互连。在一个实施例中，暴露表面90可为互连件80的顶面、即从通路距垫最远的表面，或者暴露表面可不是互连件的顶面。如图所示，表面90位于介电层70的外表面72所限定的平面上，且在半导体元件20背面22所限定的平面上方。在其他实施例中，导电互连件80的表面90可位于介电层70的外表面72所限定的平面的上方或下方，和/或表面90可位于背面22所限定的平面上或在该平面下方。例如通过研磨(grinding)、磨光(lapping)或抛光(polishing)处理，导电互连件80的表面90可平面化，以与介电层70的外表面72或背面22共面。

在一些实施例（如图10所示的堆叠实施例）中，导电结合材料可在表面90暴露或在暴露于半导体元件背面的另一导电触点的表面暴露，用于与外部器件互连。

图2是说明图1所示通路结构的变例的截面图，具有替代的导电通路结构。微电子单元10a与上述的微电子单元10类似，只是导电通路不是完全充满孔40内没有被介电材料25占用的内部空间，而是导电通路60a为在介电层上沉积的金属层，从而生成了导电通路60a内的内部空间27。

现在将参照图3A至图3F描述制造微电子单元10或10a（图1和图2）的方法。如图3A中所示出的，微电子单元10或10a具有一个或多个有源半导体区域23及一个或多个导电垫50。可形成从半导体元件20的背面22向下朝正面21延伸的开口30。例如，开口30可在背面22所需保留的部分上形成掩模层后，通过选择性的蚀刻半导体元件20而形成。例如，如光致抗蚀剂层等的光成像层，可沉积并图案化，使其只覆盖部分的背面22，之后，可进行定时蚀刻过程以形成开口30。通过粘接层13，支撑板12临时地附接至半导体元件20的正面，以在对背面22处理过程中提供对半导体元件的附加结构支撑。

每个开口30都具有平坦且通常距正面21等距离的下表面32。开口30的从背面22向下朝下表面32延伸的内表面31，可为倾斜的，即可沿相对背面22不是正交角度（直角）的角度延伸，如图3A所示。如各向同性蚀刻过程的湿蚀刻过程，与应用锥形刀片锯切的方法，及其他方法，都可用来形成具有倾斜内表面31的开口30。激光切割、机械研磨、化学蚀刻、激光钻孔、等离子蚀刻、朝半导体元件20引入精细研磨颗粒的喷射流，及其他方法，也可用于形成具有倾斜内表面31的开口30（或本文描述的任意其他孔或开口）。

替代地，开口的内表面不是倾斜的，开口30的内表面可沿竖直或基本竖直的方向从背面22以相对背面22基本为直角的角度向下延伸。各向异性的蚀刻过程，激光切割，激光钻孔，如锯切、研磨、超声波加工、朝半导体元件20引入精细研磨颗料喷射流等的机械去除过程，及其他方法，都可用于形成具有基本竖直内表面的开口30。

在特定实施例中（未示出），开口30可位于复数个导电垫50的上方，该复数个导电垫50设置在不止一个微电子单元10上，使得当微电子单元10被切割而相互分离时，在每个微电子单元10上都设有开口30的一部分。如本说明书和权利要求书中应用的，术语“开口”可指，完全位于单个微电子单元内的开口（如图20A和图20B所示）、在形成时穿过复数个微电子单元10而延伸的开口（未示出）、或与其他微电子单元10分离后位于特定微电子单元10的开口的一部分。

在半导体元件20内的开口30形成后，可在半导体元件的背面22上沉积如光致抗蚀剂等的光成像层或介电层70。形成介电层70可采用各种方法。在一个示例中，在半导体元件20的背面22涂敷可流动的介电材料，然后在“旋涂”操作过程中，可流动材料在背面更均匀地分布，随后是可包括加热的干燥周期。在另一示例中，介电材料的热塑性膜可铺在半导体元件20的背面22上，然后加热半导体元件，或在真空环境中加热，即放置在低于外界压力的环境中加热。然后这样致使膜向下流动至开口30的内表面31及下表面32上。在另一示例中，可应用气相沉积形成介电层70。 

在又一示例中，半导体元件20可浸入介电材料沉积槽中以形成保形的介电涂层或介电层70。在本文中应用的“保形涂层”（ "conformal coating"）是指，特定材料的涂层与将涂敷的表面的轮廓一致，例如当介电层70与半导体元件20的开口30的轮廓一致时。可应用例如包括电泳沉积或电解沉积的电化学沉积，以形成保形的介电层70。

在一个示例中，可应用电泳沉积技术以形成保形的介电涂层，使得保形的介电涂层只沉积在组件暴露的导体与半导体的表面上。在沉积过程中，半导体器件晶圆保持在所需的电位，电极浸入槽中以使槽保持在不同的所需电位。然后在适当的条件下，组件保持在槽中充足的时间，以在器件晶圆的暴露的导体或半导体的表面上形成电沉积的保形介电层70，包括但不限于沿着背面22、开口30的内表面31和下表面32。只要在待涂敷表面与槽之间保持足够强的电场，电泳沉积就会发生。因为电泳沉积的涂层为自限制的，在涂层达到沉积过程中如电压、浓度等参数确定的特定厚度后，沉积过程就会停止。

电泳沉积在组件的导体和/或半导体外表面上形成了连续的厚度均匀的保形涂层。另外，电泳涂层可沉积为涂层不在任何预先存在的介电层上形成，由于它的介电（非导电）性能。换言之，电泳沉积的特性为其不在覆盖导体的介电材料层上形成，假设该介电材料层具有保证其介电性能的足够厚度。典型地，电泳沉积将不在厚度大于约10微米至几十微米的介电层上发生。保形介电层70可由阴极环氧树脂沉积的反应源（precursor）形成。替代地，可应用聚氨酯或丙烯酸沉积的反应源。各种电泳涂层的反应源的成分及供应的原料在下面的表1中列出。

 

 [0095] 在另一示例中，可电解形成介电层。除了沉积层不是仅限于在接近导体或半导体的表面上形成以外，这种过程与电泳沉积类似。以这种方式，可形成电解沉积的介电层，并达到根据需要所选择的厚度，处理时间是所获得厚度的一个影响因素。

此后，如图3B所示出的，在开口30沉积导电互连件80，覆盖介电层70位于开口内的部分，使得导电互连件80的形状与内表面31和下表面32的轮廓一致。为形成导电互连件80，示例性的方法包括沉积金属层，通过在介电层70的外表面72上一次或多次喷射原生金属层（primary metal layer）、电镀或机械沉积的方法而沉积。机械沉积可包括在高速下引入加热的金属微粒流至待涂敷表面的步骤。例如，这个步骤可通过在背面22、开口的内表面31和下表面32上包层沉积（blanket deposition）而进行。在一个实施例中，原生金属层包括或主要由铝组成。在另一特定实施例中，原生金属层包括或主要由铜组成。在又一实施例中，原生金属层包括或主要由钛组成。一种或多种其他示例金属也可在形成导电互连件80的过程中应用。在特定示例中，可在上述表面中的一个或多个表面上形成包括复数个金属层的堆叠。例如，层叠的金属层可包括钛层伴有覆盖在钛层上的铜层（钛-铜，Ti-Cu）、镍层伴有覆盖在镍层上的铜层（镍-铜，Ni-Cu）、以类似的方式设置的镍-钛-铜（Ni-Ti-Cu）的堆叠、或镍-钒（Ni-V）的堆叠。

通过介电层70，导电互连件80与半导体元件20绝缘。如图3B所示，导电互连件80为实心的。在其他实施例中（如图4和图5），导电互连件80可包括内部空间，内部空间可填充第二导电材料或介电材料。

此后，如图3C所示出的，从半导体元件20的正面21上除去支撑板12，通过粘接层15使支撑板14临时附接至半导体元件20的背面22，以在正面的处理过程中提供对半导体元件的附加结构支撑。

此后，如图3D中所示出的，可在正面21和导电垫50需要保留的部分上沉积掩模层（未示出）。例如，如光致抗蚀剂层等的光成像层，可沉积并图案化，以只覆盖部分的正面21和导电垫50。然后，可在导电垫50的暴露在掩模开口内的部分上，应用蚀刻过程，从而去除掩模开口下的导电垫的金属。结果是，形成从顶面51穿过导电垫50延伸至其底面52的孔40。

此后，如图3E中所示出的，可以选择性地蚀刻如硅等半导体材料的方式，进行另一蚀刻过程，从而使孔40延伸至半导体元件内，从正面21延伸至开口30。在形成孔40时还去除了钝化层24的一部分，此部分可通过在蚀刻导电垫50的步骤中、蚀刻半导体元件20的步骤中、或作为单独的蚀刻步骤而进行蚀刻。蚀刻、激光钻孔、机械研磨、或其他适当的技术都可用于去除钝化层24的该部分。在特定实施例中，图3D和图3E所示出的处理步骤可结合为单个的处理步骤。例如，当形成孔40时，可在单个处理步骤中应用激光钻通导电垫50、钝化层24的一部分、半导体元件20的一部分。用于生成孔40的处理步骤的这种组合可在本文描述的任意实施例中应用。

去除介电层的其他可能技术包括各种选择性蚀刻的技术，其性质可为各向同性的或各向异性的。各向异性蚀刻过程包括反应离子蚀刻过程，其中朝待蚀刻表面引入离子流。反应离子蚀刻过程通常比各向同性的蚀刻过程选用的少，在高攻角入射的离子冲击的表面被蚀刻至比离子流定向的表面更大的范围。在应用反应离子蚀刻过程时，最好沉积掩模层以覆盖钝化层24，然后在掩模层内形成与孔40对齐的开口。以这种方式，可避免在蚀刻过程中去除了钝化层24的不在孔40内的其他部分。

此后，如图3F中所示出的，如光致抗蚀剂等的光成像层或介电层25可在半导体元件20的正面21上沉积，在需要使正面的一部分及孔40的内表面41与导电通路电绝缘的位置，在随后的步骤中沉积。

此后，再次参照图1和图2，可在介电层70的暴露在孔40的部分应用蚀刻过程，从而暴露导电互连件80的与孔对齐的部分。然后，例如通过包层沉积，在孔40内沉积覆盖介电层25位于孔内的部分的导电通路60或60a，使得导电通路60的形状与孔的内表面41、导电垫50的暴露表面、及介电层的外表面26的相应轮廓一致。导电通路60或60a从导电互连件80的暴露部分延伸至顶面51的暴露部分及导电垫50的侧面54（在图3F中可见）。

如图1所示，导电通路60可形成为，通过持续金属沉积过程直至导电通路成为实心而终止，从而导电通路内部没有开放的空间。如图2所示，导电通路60a可通过在导电通路成为实心之前停止金属沉积过程而形成，从而导电通路内部生成内部空间27。在导电通路60或60a形成后，从半导体元件20的背面22除去支撑板14。

最后，如果复数个微电子单元10或10a是在单个晶圆（未示出）上一起形成的，可沿切割线用锯切或其他切割方法使微电子单元彼此分离，而形成单独的微电子单元。把器件晶圆切割成单独单元的各种示例过程，在并入本文的共同拥有的临时申请号为60/761171和60/775086的美国临时专利申请中描述，其中任一种过程都可用于切割器件晶圆，以形成单独的微电子单元。

图4是说明图1中通路结构的变例的截面图，具有替代的导电互连件结构。微电子单元10b与上述的微电子单元10类似，只是导电互连件不是充满开口内没有被介电层占用的空间，而是导电互连件80b以金属层的形式沉积在开口30的介电层70上。尽管导电互连件80b与开口30的内表面31和下表面32被介电层70分隔开，导电互连件80b仍与内表面31和下表面32的轮廓一致。

导电互连件80b内生成的内部空间28，用在背面22暴露的如焊料等的导电块29填充，用于与外部器件互连。导电互连件80b可包括从开口30延伸出而至背面22上的接触表面90b，该接触表面可作为触点，用于与外部器件电连接。

在特定实施例中，导电互连件80b可覆盖介电层70位于开口30内的整个外表面72。替代地，导电互连件80b可只覆盖介电层70位于开口30内的部分（如一半）外表面72。

导电块29可包括熔点相对低的易熔金属，如焊料、锡、或包括复数种金属的低共熔混合物。替代地，导电块29可包括可润湿金属，如铜或熔点高于焊料或另一易熔金属熔点的其他贵金属或非贵金属。这种可润湿金属可与相对应的特征接合，例如，如电路板等互连元件的易熔金属特征接合，以使微电子元件10b与这种互连元件外部互连。在特定实施例中，导电块29可包括在如导电胶等介质内散布的导电材料，如填充金属的胶、填充焊料的胶、或各向同性的导电粘接剂、或各向异性的导电粘接剂。

图5是说明图4中通路结构的变例的截面图，具有替代的导电互连件结构。微电子单元10c与上述的微电子单元10b类似，只是导电互连件的内部空间不是被导电块填充，而是内部空间28用介电区域75填充。同样，导电通路不是完全充满孔40内没有被介电层25占用的空间，而是微电子单元10c包括具有图2所示内部空间27的导电通路60a。

相对于导电互连件80b，介电区域75可提供良好的介电隔离。介电区域75可为柔性的，具有足够低的弹性模量和足够的厚度，使得具有该模量和厚度的产物能提供柔性。

如图5所示，介电区域75可填充开口30内没有被导电互连件80b或介电层70占用的剩余空间，使得外表面76在半导体元件20的背面22所限定的平面上方，但平行于该平面而延伸。外表面76还位于介电层70的外表面72所限定的平面的上方，且外表面76位于导电互连件80b的接触表面90b所限定的平面下方。在特定实施例中，介电区域75的外表面76可位于背面22或外表面72所限定的平面上或其下方，外表面可位于接触表面90b所限定的平面上或其上方。

在另一实施例中，可具有从导电通路60沿内表面31延伸至背面22的复数个导电互连件80b。例如，可具有四个导电互连件80b，每个导电互连件沿截头圆锥形的内表面31隔开90度的间隔，且每个导电互连件都具有暴露在背面22的接触表面90b，可作为与外部器件电连接的触点。每个导电互连件80b可通过介电区域75与其他导电互连件中的每条都绝缘。

在示例性的实施例中，其中开口具有通道的形状（如图20c所示），间隔开的导电互连件80b可替代地沿限定通道形开口第一侧面的第一内表面31a、及限定开口第二侧面的第二内表面31b延伸，每个导电互连件80b都从相应导电通路60a延伸。

图6是说明图1中通路结构的变例的截面图，具有替代的导电互连件结构。微电子单元10d与上述的微电子单元10类似，只是导电互连件不是充满开口内没有被介电层占用的内部空间，而是导电互连件80d沉积在第一孔隙71内，该孔隙形成在位于开口30内的介电区域75d内。

导电互连件80d与开口30的内表面31的轮廓或下表面32的轮廓都不一致。微电子单元10d进一步包括与导电互连件80d电连接的导电触点90d。导电触点90d可覆盖开口30的内表面31，且可完全覆盖内表面31或下表面32或二者。

相对于导电互连件80d，介电区域75d可提供良好的介电隔离。介电区域75d可为柔性的，具有足够低的弹性模量和足够的厚度，使得具有该模量和厚度的产物能提供柔性。特别地，当对导电触点施加外部负载时，这种柔性介电区域75d可允许，附接至其上的导电互连件80d和导电触点90d，弯曲或相对于半导体元件20稍微移动。以这种方式，微电子单元10d的导电触点90d与电路板（未示出）的端子之间的结合可更好地承受热应变，热应变由于微电子单元与电路板之间的热膨胀系数（“CTE”）的不匹配而产生。

如图6所示，介电区域75d可填充开口30内没有被导电互连件80d或介电层70所占用的剩余空间，使得外表面76d延伸至半导体元件20的背面22所限定的平面。在特定实施例中，介电区域75d的外表面76d可位于背面22所限定的平面上方或下方。

第一孔隙71设置在介电区域75d内。第一孔隙71具有截头圆锥的形状，且从导电触点90d的底面91穿过介电区域75d延伸至导电通路60。在特定实施例中，第一孔隙可具有其他形状，例如包括，圆柱形状（如图8）或距背面不同距离的圆柱与截头圆锥组合的形状。在所示实施例中，第一孔隙71的轮廓（即第一孔隙71的外表面的形状）与开口30的轮廓（即开口30的内表面31的形状）不一致。

在特定实施例中，在彼此接合的位置，导电互连件80d和导电通路60可具有不同宽度，从而在过渡至导电通路60的外表面61的转折点处，导电互连件80d的外表面81可具有不连续的斜度。

根据处理条件，导电互连件80d可形成为实心的或中空的。在适当的处理条件下，可制造包括内部空间的导电互连件，然后该内部空间可用介电材料或第二导电材料填充，从而介电层或第二导电材料覆盖第一孔隙内的导电互连件。

导电触点90d可与开口30对齐，且可完全或部分地位于开口所限定的半导体元件20区域内。从图6可以看出，导电触点90完全位于开口30所限定的区域内。导电触点90的朝上表面92（其通常为触点的顶面）所限定的平面，基本平行于半导体元件20的背面22所限定的平面。

如图所示，导电触点90具有导电结合垫的形状，例如薄板构件。在其他实施例中，导电触点可为任意其他类型的导电触点，例如包括，导电柱。

如图所示，沿背面22的横向，开口30具有第一宽度，导电触点90具有沿该横向的第二宽度，第一宽度比第二宽度大。

现在将参照图7A至图7J，描述制造微电子单元10d的方法。图7A至图7J中所示的微电子单元10d，首先从半导体元件正面形成孔，然后从背面形成开口。微电子单元10d和本文描述的其他任意通路结构都可形成为，或先形成孔（如图7A至图7J所示）、或先形成开口（如图3A至图3F所示）。

如图7A中所示出的，微电子单元10d具有位于半导体元件21正面的一个或多个有源半导体区域23及一个或多个导电垫50。支撑板（如图3C至图3F中所示）可临时附接至半导体元件20的背面22，以在对正面21的处理过程中提供对半导体元件的附加结构支撑。

如图7B中所示出的，蚀刻过程可应用至导电垫50的一部分，从而去除导电垫的部分金属。结果为，形成从顶面51穿过导电垫50延伸至其底面52的孔40。如参照图3D在上文所描述的，可形成穿过导电垫50的孔40。

此后，如图7C中所示出的，可以选择性地蚀刻如硅等半导体材料的方式，进行另一蚀刻过程，从而使孔40从正面21朝着背面22延伸至半导体元件20内。如参照图3E在上文所描述的，可形成延伸至半导体元件20内的孔40。

此后，如图7D中所示出的，如光致抗蚀剂等的光成像层或介电层25可沉积在半导体元件20的正面21上及孔40内，如参照图3F在上文所描述的。

此后，如图7E中所示出的，在孔40内沉积导电通路60，覆盖介电层25的位于孔内的部分，从而导电通路60的形状与孔内表面41、导电垫50的暴露表面及介电层外表面26的相对应的轮廓一致，如参照图1在上文所描述的。在特定实施例中，导电通路可形成为具有内部空间，如图2所示的导电通路60a。在导电通路60形成后，可从半导体元件20的背面22上除去支撑板（图7A至图7E中未示出）。

此后，如图7F中所示出的，通过粘接层13使支撑板12临时附接至半导体元件20的正面21，以在背面22的处理过程中提供对半导体元件的附加结构支撑。

此后，如图7G中所示出的，半导体元件20的正面21与背面22之间的厚度可缩减。对背面研磨、磨光或抛光，或其组合都可用于缩减厚度。在这个步骤中，作为示例，半导体元件20的最初厚度T1（如图7F所示）可从700微米缩减至约为130微米或更小的厚度T2（如图7G所示）。

此后，如图7H中所示出的，可形成从背面22向下延伸至孔40的开口30，如参照图3A在上文所描述的。可应用蚀刻过程至介电层25的暴露在开口30内的部分，从而暴露导电通路60与孔对齐的部分。

此后，如图7I中所示出的，可在开口30内形成介电区域75d。可选择地，介电区域75d可形成为，使得该区域的暴露外表面76d与半导体元件的背面22或包覆背面的介电层的暴露表面，共面或基本共面。例如，自平面化的介电材料可沉积在开口30内，如通过分配（dispensing）或制版（stenciling）过程而沉积。在另一示例中，在形成介电区域75d后，可在半导体元件20的背面22上应用研磨、磨光或抛光过程，以使介电区域的外表面76d与背面22共面。

此后，如图7J中所示出的，形成穿过介电区域75d、在介电区域的外表面76d与导电通路60之间延伸的第一孔隙71。第一孔隙71可通过，例如激光烧蚀或任意其他适当的方法而形成。可在第一孔隙71内形成导电互连件80d。导电互连件80d可与导电通路60电连接，而与半导体元件20通过介电区域75d绝缘。然后，可形成导电触点90d。导电触点90d在介电区域75d的外表面76d暴露，用于与外部器件互连。导电触点90d在其底面91与导电互连件80d电连接。在一些实施例中，导电互连件80d和导电触点90d可在单个无电沉积步骤中形成。在其他实施例中，导电互连件80d和导电触点90d可由各自的无电沉积步骤而形成。在导电互连件80d和导电触点90d形成后，可从半导体元件20的正面21上除去支撑板。

最后，如果复数个微电子单元10d在单个晶圆（未示出）上一起形成，可沿切割线通过锯切或其他切割方法，使微电子单元相互分离，以形成单独的微电子单元。

图8是说明图6中通路结构的变例的截面图，具有替代的导电互连件结构。微电子单元10e与上述的微电子单元10d类似，只是导电互连件不是具有截头圆锥的形状，而是导电互连件80e具有圆柱的形状。

图9是说明图8中通路结构的变例的截面图，具有替代的导电通路结构。微电子单元10f与上述的微电子单元10e类似，只是导电通路不是完全充满孔内没有被介电层占用的内部空间，而是导电通路60f沉积为在介电层25上的金属层，从而在导电通路60f内生成内部空间27。如图9所示，导电触点90f（或本文公开的任意导电触点）的边缘98可置于半导体元件20的背面22上，或导电触点（或本文公开的任意导电触点）的边缘99可置于开口30上。在一个实施例中（如图8所示），整个导电触点可位于开口30之上。

图10是说明堆叠组件的截面图，堆叠组件包括复数个具有图8所示通路结构的封装芯片。在所示的实施例中，堆叠组件100包括彼此电连接的复数个微电子单元10e。尽管图10包括的复数个微电子单元10e如图8所示，但本文公开的任意微电子单元都可堆叠，以形成堆叠组件。尽管图10示出了堆叠的复数个微电子单元10e，在特定实施例中，堆叠组件100（或本文公开的任意堆叠组件）可为复数个堆叠半导体晶圆的一部分，每个晶圆包含复数个横向邻接的微电子单元10e。这种堆叠晶圆组件可包括复数个堆叠组件100，堆叠组件100可通过其间延伸的切割线而彼此分离。例如通过沿切割线用激光切割，堆叠组件100可相互分离。

通过在每个微电子单元10e内设置正面导电垫50和背面导电触点90e，数个微电子单元可以一个在另一个之上的方式堆叠，以形成微电子单元的堆叠组件100。在这种布置中，正面导电垫50与背面导电触点90e对齐。堆叠组件中各相邻的微电子单元之间的连接是通过导电块102进行的。正面21上的介电层25，及在介电层与背面22之间延伸的介电区域104，提供了堆叠组件100内相邻微电子单元10e之间的电隔离，除了设置互连的地方以外。

图11是说明图5中通路结构的变例的截面图，具有替代的导电互连件结构。微电子单元10g与上述的微电子单元10c类似，只是导电互连件不是用具有暴露外表面的介电区域填充，微电子单元10g具有用介电区域75g填充的导电互连件80g，而介电区域被导电互连件和暴露在背面22g用于与外部器件连接的导电触点90g所包围。同样，导电通路不是具有内部空间，而是微电子单元10g包括的导电通路60完全充满孔40内部的空间，如图1所示。另外，当内表面从背面22深入微电子元件20g内而至下表面32时，开口30g的内表面31具有变化的斜度。

图12是说明图11中通路结构的变例的截面图，具有替代的导电通路结构。微电子单元10h与上述的微电子单元10g类似，只是导电通路不是完全充满孔40内没有被介电层25占用的空间，而是微电子单元10h具有的导电通路60a包括内部空间27，如图2所示。

现在将参照图13A至图13C描述制造微电子单元10g的方法。图13A至图13C中所示的微电子单元10g，首先从半导体元件正面形成孔，然后从背面形成开口。与图7A至图7J所示的方法类似。

在图13A所示的制造阶段之前，微电子单元10g可经历与图7A至图7G所示相同的制造阶段。此后，如图13A中所示出的，可形成从背面22g向下延伸至孔40的开口30g，如参照图7H在上文所描述的。可在介电层25的暴露在开口30g的部分应用蚀刻过程，从而暴露导电通路60的与孔对齐的部分。

此后，如图13B所示出的，如光致抗蚀剂等的光成像层或介电层70g可沉积在半导体元件20g的背面22g上及开口30g内，如参照图3A在上文所描述的。

此后，如图13C中所示出的，导电互连件80g作为金属层而沉积在开口30g内的介电层70g上，使得导电互连件内生成内部空间85。如参照图3B所描述的，示例性的方法包括，通过在介电层70g的外表面72g上喷溅一层或多层原生金属层、电镀或机械沉积而沉积金属层。

然后，可用介电区域75g填充内部空间85，如参照图7I所描述的。可选择地，介电区域75g可形成为，使得该区域的暴露外表面与半导体元件的背面22g或介电层70g的暴露表面72g，共面或基本共面。

然后，可形成导电触点90g。导电触点90g在介电区域75g的外表面暴露，用于与外部器件互连。导电触点90g在其底面91g处，与导电互连件80g的上边缘电连接。在导电互连件80g和导电触点90g形成后，可从半导体元件20g的正面21g上除去支撑板12。

图14是说明图5中通路结构的变例的截面图，具有替代的导电互连件结构。微电子单元10i与上述的微电子单元10c类似，只是导电互连件不是包覆介电层位于开口内的整个外表面，而是微电子单元10i具有的导电互连件80i具有迹线的形状，且只包覆介电层70位于开口30内的外表面72的一部分。同样，导电触点90i具有迹线的形状，沿介电层70外表面72的包覆半导体元件20背面22而没有覆盖开口30的部分延伸。同样，导电通路不是具有内部空间，而是微电子单元10i包括的导电通路60完全充满孔40的内部空间，如图1所示。

现在将参照图15A至图15I描述制造微电子单元10i的方法。图15A至图15I中所示的微电子单元10i，首先从半导体元件正面形成孔，然后从背面形成开口，与图7A至图7J所示的方法类似。

如图15A至图15G所示，微电子单元10i可经历与图7A至图7G所示相同的制造阶段，但在图15A和图15B所示的阶段中形成的孔40，形成为在半导体元件20的背面22上留下足够的空间，以允许形成没有位于（即横向偏离）开口30之上的迹线形状的导电触点90i。

此后，如图15H中所示出的，可形成从背面22向下延伸至孔40的开口30，如参照图7H在上文所描述的。然后，如光致抗蚀剂等的光成像层或介电层70可在半导体元件20的背面22上及开口30内沉积，如参照图13B在上文所描述的。

此后，如图15I中所示出的，可在介电层70覆盖孔40的部分及介电层25暴露在开口30内的部分上应用蚀刻过程，从而暴露导电通路60与孔对齐的部分。

然后，可在开口30内（导电互连件）及沿背面22延伸（导电触点）的介电层70上，分别沉积金属层形式的、迹线形状的导电互连件80i和迹线形状的导电触点90i。形成导电互连件80i及导电触点90i的示例性的方法可为非光刻（non-lithographic）技术，如用激光选择性地处理表面。导电触点90i在介电层70的外表面72暴露，用于与外部器件互连。导电触点90i与导电垫50横向偏离（即不竖直覆盖）。

此后，再次参照图14，开口30内没有被导电互连件80i占用的剩余空间可用介电区域75i填充，如参照图7I所描述的。可选择地，介电区域75i可形成为，使得该区域的暴露外表面76i与介电层70i的暴露表面72i共面或基本共面。在介电区域75i形成后，可从半导体元件20的正面上除去支撑板12。

图16是说明堆叠组件的截面图，堆叠组件包括复数个具有图14所示通路结构的封装芯片。在所示的实施例中，堆叠组件110包括复数个彼此电连接的微电子单元10i。

与图10类似，数个微电子单元10i可以一个在另一个之上的方式堆叠，以形成微电子单元的堆叠组件110。因为在特定微电子单元10i中，导电触点90i没有竖直覆盖（vertically overlie）导电垫50，每对相邻微电子单元定位为各自的开口30和孔40相偏离，从而上方微电子单元的导电垫50覆盖下方微电子单元的导电触点90i。

在这种布置中，与图10类似，堆叠组件中各相邻微电子单元之间的连接是通过导电块112进行的。正面21上的介电层25及在介电层与背面22之间延伸的介电区域114，提供了堆叠组件110中相邻微电子单元10i之间的电隔离，除了设置互连的地方之外。

图17是说明图8中通路结构的变例的截面图，具有替代的导电通路结构。微电子单元10j与上述的微电子单元10e类似，只是导电通路不与位于孔内的介电层共形，微电子单元10j包括的导电互连件78的导电通路部分60j穿过位于孔40内的介电区域65，而与介电区域65不共形。

微电子单元10j包括单个单体的导电互连件78，在导电垫50j与导电触点90j之间延伸。导电互连件78包括从导电触点90j穿过开口30延伸的导电互连件部分80j，及从该导电互连件部分穿过孔40延伸至导电垫50j的导电通路部分60j。导电互连件78穿过孔隙71j延伸，孔隙71j穿过介电区域75j和65延伸。孔隙71j和导电互连件78与开口30或孔40的轮廓都不一致。

如图17所示，介电区域75j可填充开口30内没有被导电互连件部分80j占用的剩余空间，使得外表面76j在半导体元件20的背面22所限定的平面上方，但平行于该平面而延伸。介电区域65可填充开口40内没有被导电通路部分60j占用的剩余空间。

在特定实施例（未示出）中，微电子单元10j可包括单个单体的介电区域，填充开口30及孔40内没有被导电互连件78占用的剩余空间。替代地，这种单个介电区域可包括两层或更多层的材料。

在图17所示的实施例中，由介电区域75j的厚度及其弹性模量的乘积(product)所决定的柔性程度，可足以补偿施加到导电触点90j的应变，应变由于微电子单元10j与通过导电触点安装微电子单元的基板之间热膨胀不匹配而产生。底充胶（未示出）可设置在介电区域的暴露外表面76j与这种电路板之间，以增加对热膨胀系数（CTE）的不匹配引起的热应变的阻力。

现在将参照图18A至图18G描述制造微电子单元10j的方法。如图18A中所示出的，可以与参照图3A在上文所描述类似的方式，形成从半导体元件20的背面22向下朝正面21延伸的开口30。通过粘接层13，支撑板12可临时附接至半导体元件20的正面21，以在背面22的处理过程中提供对半导体元件的附加结构支撑。

此后，如图18B中所示出的，可以与参照图7I在上文所描述类似的方式，在开口30内形成介电区域75j。可选择地，介电区域75j可形成为，使得该区域的暴露外表面76j与半导体元件20的背面22共面或基本共面。

此后，如图18C至图18E中所示出的，微电子单元10j可经历与图3C至图3E所示相同的制造阶段，以形成穿过导电垫50延伸入半导体元件20的孔40。如参照图3D和图3E在上文所描述的，图18D和图18E所示的处理步骤可组合为单个处理步骤，从而用激光在该单个步骤中形成孔40。

此后，如图18F中所示出的，可以与参照图7I在上文所描述类似的方式，在孔40内形成介电区域65。介电区域65可穿过半导体元件20而延伸，以与介电区域75j暴露在孔40内的部分相交。可选择地，介电区域65可形成为，使得该区域的暴露外表面66与导电垫50的顶面51共面或基本共面。在特定实施例（未示出）中，介电区域65可延伸出孔40而至导电垫50的顶面51，与图1所示的介电层25延伸出孔而至导电垫的顶面类似。

此后，如图18G中所示出的，可生成从外表面76j穿过介电区域75j和65延伸至外表面66的单个孔隙71j，例如通过激光烧蚀或机械钻孔。在特定实施例中，孔40和孔隙71j可用激光在单个处理步骤中形成，从而组合了图18D、图18E和图18G中所示的处理步骤。在这种实施例中，在孔40和孔隙71j形成后，可形成包覆孔40的暴露内表面41的介电层或区域，如介电区域65（如图18F所示）。

此后，再次参照图17，导电互连件78通过用如铜或金等的导电金属电镀孔隙71的内表面而形成。与图6所示的导电互连件80d类似，导电互连件78可为实心的，或可包含一直打开的或用介电材料填充的内部空间。优选地，导电互连件78电镀至孔隙71的内表面上，及导电垫50的顶面51上，从而获得具有至少两层金属的增厚的导电垫50j。

然后，可形成导电触点90j。导电触点90j在介电区域75j的外表面76j暴露，用于与外部器件互连。在一些实施例中，导电互连件78和导电触点90j可在单个无电沉积步骤中形成。在其他实施例中，导电互连件78和导电触点90j可在各自的无电沉积步骤中形成。在形成导电互连件78和导电触点90j后，支撑板可从半导体元件20的正面21上除去。

图19是说明根据另一实施例的通路结构的截面图，具有延伸至单个开口的复数个孔。如图19中所示出的，微电子单元210包括半导体元件220，半导体元件220具有从背面222部分地穿过半导体元件220朝着远离背面的正面221延伸的开口230。半导体元件220还具有，穿过在正面221暴露的相应导电垫250而延伸的复数个孔240，每个孔240都与单个开口230在正面与背面222之间的位置相交。相应导电通路260在每个孔240内延伸，相应导电互连件280从开口230内的每个导电通路延伸至在背面222暴露的相应导电触点290，导电触点用于与外部器件电连接。

如图19所示，每个导电通路260都可充满介电层267内相应孔240内的所有容积，介电层267使半导体元件220与导电通路电绝缘。导电互连件280沿与开口230内表面231和下表面232共形的介电层270外表面272延伸，从而导电互连件与开口的轮廓一致。

半导体元件220可进一步包括位于正面221与导电垫250之间的介电层224（如钝化层）。介电区域275可填充开口230内没有被导电互连件280或介电层270占用的剩余空间，使得外表面276在半导体元件220的背面222所限定的平面上方，但平行于该平面而延伸。

微电子元件210可具有延伸至单个开口30的孔40的各种组合方式。例如，图20A示出的微电子单元210a，可为图19所示微电子单元210的一种可能的俯视图。如图20A所示，微电子元件210a包括延伸至单个开口230的四个孔240，开口具有大致为圆形的俯视形状。每个孔240穿过相应的方形导电垫250的一个角延伸至开口230。

图20B示出的微电子单元210b，可为图19中微电子单元210的另一可能的俯视图。如图20B所示，微电子元件210b包括延伸至单个开口230的两个孔240，开口具有大致为椭圆形的俯视形状。每个孔240穿过相应的方形导电垫250的一侧延伸至开口230。

图20C示出的半导体元件220c，可为图19所示微电子单元210内包括的半导体元件220的可能的立体图。半导体元件220c包括延伸至具有通道形状的单个开口230的复数个孔240，开口沿复数个与半导体元件厚度垂直的横向延伸。成排的孔240沿通道状开口230所限定的每个横向延伸。在特定实施例中，开口230可具有沿半导体元件220的表面的第一方向延伸的长度、及沿与所述第一方向垂直的第二横向延伸的宽度，该长度大于该宽度。

现在将参照图21A至图21D描述制造图19所示微电子单元210的方法。图21A至图21D所示的微电子单元210，首先从半导体元件正面形成开口，然后从背面形成孔，与图3A至图3F所示的方法类似。

在图21A所示的制造阶段之前，微电子单元210可经历与图13A至图13C所示类似的制造阶段，其中（i）形成从半导体元件正面延伸的开口；（ii）开口内表面用保形介电层包覆；（iii）在介电层外表面电镀保形的导电互连件；（iv）在开口内没有被介电层或导电互连件占用的剩余部分内填充介电区域；（v）在介电区域的外表面上电镀导电触点；（vi）用保形介电层包覆半导体元件的正面。

如图21A中所示出的，微电子单元210包括两个导电互连件280，每个导电互连件从相应导电触点290延伸至开口230的下表面232，使得每个导电互连件280的下端283置于相应导电垫250的一部分上方。介电层225沉积在半导体元件220的正面221上及每个导电垫250的顶面251上。

此后，如图21B中所示出的，可在介电层225的一部分上应用蚀刻过程，保留介电层需要在正面221留下的部分，以使接下来将要沉积导电通路260的正面部分电绝缘。如图所示，每个导电垫250的顶面251的一部分仍被介电层225所包覆。在特定实施例中，每个导电垫250的整个顶面251，可在介电层225内生成的开口内暴露。

此后，如图21C中所示出的，可在每个导电垫250的一部分上应用蚀刻过程，从而去除导电垫的部分金属。结果是，形成从顶面215穿过每个导电垫250延伸至其底面252的孔240。每个孔240可形成为穿过相应导电垫250，如参照图3D在上文所描述的。

此后，如图21D中所示出的，可以选择性地蚀刻如硅等半导体材料的方式，进行另一蚀刻过程，从而使孔240从正面221朝背面222延伸至半导体元件220内，从而暴露相应导电互连件280的下端283。孔240可延伸至半导体元件220内，如参照图3E在上文所描述的。然后，可在每个相应孔240的内表面241上沉积介电层267，如参照图3F在上文所描述的。如图21D所示，介电层267在每个孔240内暴露的介电层270与钝化层224之间延伸。在特定实施例中，介电层267可完全穿过导电垫250而延伸，与孔240内暴露的导电垫内表面253接触，介电层267可延伸出孔，并与导电垫的顶面251接触。

此后，再次参照图19，例如，通过包层沉积，可在相应孔240内沉积覆盖介电层267和225的导电通路260，使得每条导电通路260的形状与孔的内表面241、导电垫250的暴露表面、介电层225的外表面226的相对应的轮廓一致。每条导电通路260从相应导电互连件280的暴露下端283，延伸至顶面251的暴露部分及导电垫250的内表面253（图21D中可见）。

图22是说明图14中通路结构的变例的截面图，具有替代的导电垫与导电通路结构。微电子单元10k与参照图14在上文所描述的微电子单元10i类似，只是孔不是穿透至少部分覆盖开口的导电垫，而是孔40k和开口30k生成在从导电垫50k横向偏离的位置。导电迹线68沿导电元件20k的正面21延伸，以使导电通路60k与导电垫50k电连接。同样，不是具有实心的导电通路，而是微电子单元10k包括的导电通路60k具有如图2所示的内部空间。

现在将参照图23A至图23J描述制造微电子单元10k的方法。图23A至图23J所示的微电子单元10k，首先从半导体元件的正面形成孔，然后从背面形成开口，与图15A至图15I所示的方法类似。

如图23A中所示出的，微电子单元10k具有位于半导体元件20k正面21的一个或多个导电垫50k。支撑板（如图3C至图3F中所示出的）可临时附接至半导体元件20k的背面22，以在正面21的处理过程中提供对半导体元件的附加结构支撑。

此后，如图23B中所示出的，可在需要形成孔40k的位置去除钝化层24的一部分，该位置横向偏离导电垫50k。

此后，如图23C中所示出的，可以选择性地蚀刻如硅等半导体材料的方式，进行另一蚀刻过程，从而形成从正面21朝背面22延伸至半导体元件20k内的孔40k。孔40k形成在横向偏离导电垫50k的位置。可在半导体元件20内蚀刻孔40k，如参照图3E在上文所描述的。

此后，如图23D中所示出的，如光致抗蚀剂等的光成像层或介电层25k可沉积在半导体元件20的正面21上及孔40k内，如参照图3F在上文所描述的。

此后，如图23E中所示出的，可在孔40k内沉积覆盖介电层25k位于孔内部分的导电通路60k，使得导电通路60k的形状与孔的内表面41k的相应轮廓一致。导电通路60k可形成为，具有其内的内部空间，与图2所示的导电通路60a类似。可形成在导电通路60k与导电垫50k之间沿正面21延伸的导电触点68。在特定实施例中，导电通路60k和导电迹线68可在单个无电沉积步骤中形成。

此后，如图23F中所示出的，可在半导体元件20k的正面21上，及导电通路60k、导电迹线68和/或导电垫50k的各部分上，沉积如光致抗蚀剂等的光成像层或介电层124，以提供相邻微电子单元10k之间的电隔离，例如，在图24所示的堆叠组件中。在形成介电层124后，可从半导体元件20的正面21上除去支撑板（如果已应用）。

此后，如图23G中所示出的，支撑板12通过粘接层13临时附接至半导体元件20k的正面21上，以在背面22的处理过程中提供对半导体元件的附加结构支撑。

此后，如图23H中所示出的，可缩减半导体元件20k的正面21与背面22之间的厚度，如参照图7F至图7G所描述的。在这个步骤中，作为示例，半导体元件20k的最初厚度T3（如图23G所示）可缩减至厚度T4（如图23H所示）。

此后，如图23I中所示出的，可形成从背面22向下延伸至孔40k的开口30k，如参照图7H在上文所描述的。然后，可在半导体元件20k的背面22上及开口30k内，沉积如光致抗蚀剂等的光成像层或介电层70k，如参照图13B在上文所描述的。

此后，如图23J中所示出的，可在介电层70k的覆盖孔40k的部分、及介电层25k暴露在开口30k内的部分上应用蚀刻过程，从而暴露导电通路60k的与孔对齐的部分。

然后，可在开口30k内（导电互连件）及沿背面22延伸（导电触点）的介电层70k上，分别沉积金属层形式的、迹线形状的导电互连件80k和迹线形状的导电触点90k，如参照图15I在上文所描述的。导电触点90k在介电层70k的外表面72上暴露，用于与外部器件或堆叠组件中的另一微电子单元10k互连。导电触点90k横向偏离开口30k和孔40k，但导电触点与导电垫50k竖直对齐（即覆盖）。

此后，再次参照图22，开口30k内没有被导电互连件80k或介电层70k占用的剩余空间，可用介电区域75k填充，如参照图7I所描述的。在形成介电区域75k后，支撑板12可从半导体元件20k的正面21上除去。

图24是说明堆叠组件的截面图，堆叠组件包括复数个具有图22所示通路结构的封装芯片。在所示的实施例中，堆叠组件120包括彼此电连接的复数个微电子单元10k。

与图16类似，数个微电子单元10k可以一个在另一个之上的方式堆叠，以形成微电子单元的堆叠组件120。因为在特定的微电子单元10k中，导电触点90k竖直覆盖导电垫50k，每对相邻的微电子单元可放置为相应开口30k与孔40k竖直对齐，使得上方微电子单元的导电垫50k覆盖下方微电子单元的导电触点90k。

在这种布置中，与图16类似，堆叠组件中各相邻微电子单元之间的连接是通过导电块122进行的。正面21的介电层124及背面22的介电区域75k，提供了堆叠组件120中相邻微电子单元10k之间的电隔离，除了设置互连的地方以外。粘接层126位于上方微电子单元10k的正面21与下方微电子单元的下表面22之间，可使相邻微电子单元10k结合在一起。

本文公开的用于形成半导体元件内通路结构的方法，可应用至如单个半导体芯片的微电子基板，或可同时应用至在固定装置内或在载体上保持限定的间距以同时处理的复数个单独的半导体芯片。替代地，对于晶圆级、面板级或带级规格上的复数个半导体芯片，本文公开的方法可应用至包括以晶圆的方式、或晶圆的一部分的方式附接在一起的复数个半导体芯片的微电子基板或元件，以同时进行上述的过程。

上述的结构提供了非同寻常的三维互连能力。这些能力可用于任意类型的芯片。仅以示例的方式说明，芯片的下面的组合可在如上文所述的结构中包括：（i）处理器及与该处理器一起使用的存储器；（ii）相同类型的复数个存储器芯片；（iii）不同类型的复数个存储器芯片，如DRAM（动态随机存储器）和SRAM（静态存储器）；（iv）图像传感器和用于处理来自于传感器的图像的图像处理器；（v）专用集成电路（“ASIC”）和存储器。

上述的结构可在不同的电子系统的构造中利用。例如，根据本发明另一实施例的系统300包括如上文所述的结构306与其他电子元器件308和310联合。在描述的示例中，元器件308为半导体芯片，而元器件310为显示屏，但任意其他元器件都可使用。当然，尽管为清楚图示起见，在图25中只描述了两个附加元器件，系统可包括任意数量的这种元器件。如上文所述的结构306可为，例如，上文所述的与图1相关的微电子单元，或如参照图10所描述的包含复数个微电子单元的结构。在另一变例中，二者都可提供，且任意数量的这种结构都可应用。

结构306和元器件308、310都安装至以虚线示意性地描述的共同外壳301内，且必要时彼此电互连以形成所需的电路。在所示的示例性系统中，系统包括如柔性印刷电路板等的电路板302，且电路板包括使元器件之间彼此互连的大量导电体304，其中在图25中只示出了一个导电体。但是，这只是示例，任意适当的用于形成电连接的结构都可应用。

外壳301作为便携式外壳而描述，具有用于如移动电话或个人数字助理等的类型，显示屏310暴露在外壳的表面。其中结构306包括如成像芯片等的光敏元件，还可配置镜头311或其他光学器件，以提供光到达该结构的路线。同样，图25内所示的简化系统只是示例，其他系统，包括一般被视为固定结构的系统，如台式计算机、路由器及类似的结构，都可应用上述的结构而制成。

本文公开的通路或通路导电体可通过以下专利申请中非常详细描述的过程而形成，如在共同待决、共同转让的专利申请号为12/842717、12/842651、12/842612、12/842669、12/842692和12/842587，申请日都为2010年7月23日的美国专利申请中，及在申请公开号为2008/0246136的已公开的美国专利申请中，其公开的内容以引用的方式并入本文。

尽管本发明参照特定实施例进行描述，可以理解的是，这些实施例只是说明本发明的原理和应用。因此，应理解为，在不偏离由附加的权利要求书所限定的本发明实质和范围的情况下，说明的实施例可做出许多修改及可设计出其他布置。

可是理解的是，各从属权利要求及其阐述的特征可以与存在于最初权利要求书中的不同的方式组合。也可理解的是，与单个实施例结合进行描述的特征可与其他已描述的实施例共用。

工业实用性

本发明享有广泛的工业实用性，包括但不限于，半导体组件和制造半导体组件的方法。

Claims (90)

1.制造半导体组件的方法，包括：

提供具有正面、远离所述正面的背面及复数个导电垫的半导体元件，每个垫具有在所述正面暴露的顶面、及远离所述顶面的底面；

通过从所述正面上方应用至相应导电垫的处理过程，形成至少穿过相应的一个导电垫的至少一个孔；

形成从所述背面至少穿过所述半导体元件的部分厚度而延伸的开口，使得所述至少一个孔与所述开口在所述正面与所述背面之间的位置相交；及

形成在所述背面暴露的至少一个导电元件，用于与外部器件电连接，所述至少一个导电元件在所述至少一个孔内延伸，并至少延伸至所述开口内，所述导电元件与所述相应导电垫电连接。

2.根据权利要求1所述的方法，进一步包括，形成连续介电层，所述连续介电层至少在所述相应导电垫的上方位置部分地覆盖所述相应导电垫、并覆盖所述半导体元件在所述孔内的内表面。

3.根据权利要求1所述的方法，其中形成至少一个导电元件的步骤中，形成与所述相应导电垫直接或间接连结的至少一个导电互连件、及与所述相应导电互连件连结的至少一个导电触点，所述至少一个导电触点在所述背面暴露。

4.根据权利要求3所述的方法，其中所述至少一个导电触点覆盖所述半导体元件的所述背面。

5.根据权利要求3所述的方法，其中所述开口具有沿所述背面的横向的第一宽度，所述导电触点中至少一个具有沿所述横向的第二宽度，所述第一宽度比所述第二宽度大。

6.根据权利要求3所述的方法，其中所述至少一个触点在竖直方向上与所述半导体元件在所述开口内的部分对齐，所述竖直方向为所述半导体元件的厚度的方向。

7.根据权利要求1所述的方法，其中进行形成所述至少一个孔的步骤，使得所述至少一个孔穿过所述半导体元件的部分厚度而延伸。

8.根据权利要求7所述的方法，其中进行形成所述至少一个孔的步骤，使得所述至少一个孔穿过所述半导体元件的厚度、向上延伸至所述正面与所述背面之间三分之一的距离，所述开口穿过没有被所述至少一个孔占用的、所述半导体元件的剩余厚度而延伸。

9.根据权利要求1所述的方法，其中所述半导体元件包括复数个有源半导体器件，所述复数个导电垫中的至少一个导电垫与所述复数个有源半导体器件中的至少一个有源半导体器件电连接。

10.根据权利要求1所述的方法，其中所述孔及所述开口当中任意种的一个或多个，通过朝所述半导体元件引入精细研磨颗粒喷射流而形成。

11.根据权利要求1所述的方法，其中形成所述至少一个孔的步骤中形成两个或更多个的孔，进行形成开口的步骤，使得所述开口从所述半导体元件的所述背面延伸至两个或更多个的所述孔。

12.根据权利要求11所述的方法，其中进行形成所述开口的步骤，使得所述开口具有通道形状，且具有以沿所述半导体元件的表面的第一方向延伸的长度、及沿与所述第一方向垂直的第二横向延伸的宽度，所述长度大于所述宽度。

13.根据权利要求1所述的方法，其中从所述正面上方对所述相应导电垫应用的处理过程为化学蚀刻、激光钻孔、或等离子蚀刻。

14.制造堆叠组件的方法，所述堆叠组件至少包括第一半导体组件和第二半导体组件，每个半导体组件都根据权利要求1所述的方法制造，进一步包括使所述第一半导体组件与所述第二半导体组件电连接的步骤。

15.根据权利要求1所述的方法，其中形成至少一个导电元件的步骤中，形成在所述背面暴露以用于与外部器件电连接的至少一个导电互连件、及至少一条导电通路，所述至少一个导电互连件至少延伸至所述开口内，每条通路在相应孔内延伸，并与相应导电互连件及相应垫连结。

16.根据权利要求15所述的方法，其中形成至少一个导电元件的步骤中，形成两条或更多条的导电互连件，其中复数个孔与所述开口相交，且所述导电互连件至少从所述开口内延伸至所述相应通路。

17.根据权利要求15所述的方法，其中每个导电互连件通过电镀至少覆盖所述开口的内表面上的金属层而形成，所述导电互连件与所述开口的轮廓一致。

18.根据权利要求17所述的方法，其中所述导电互连件沿所述开口的所述内表面的相应部分而延伸。

19.根据权利要求18所述的方法，其中进行形成至少一个导电元件的步骤，从而至少在所述开口内形成两条或更多个导电互连件，所述两条或更多个导电互连件中的每个导电互连件都可延伸至所述导电通路中单独的一条导电通路。

20.根据权利要求17所述的方法，其中每个导电互连件都限定内部空间。

21.根据权利要求20所述的方法，进一步包括用介电材料填充每个内部空间的步骤。

22.根据权利要求17所述的方法，进一步包括形成至少覆盖所述开口的所述内表面的介电层的步骤，其中每个导电互连件填充所述介电层的表面之间的容积。

23.根据权利要求15所述的方法，进一步包括下面的步骤：

形成所述开口内的介电区域、及形成穿过所述介电区域延伸的孔隙，所述孔隙具有恒定的直径或沿朝着所述正面的方向逐渐变细，且具有与所述开口的轮廓不一致的轮廓；

其中形成所述至少一个导电元件的步骤中，至少在所述孔隙内形成所述导电互连件中相应的一个导电互连件。

24.根据权利要求23所述的方法，其中所述相应的一个导电互连件具有圆柱或截头圆锥的形状。

25.根据权利要求23所述的方法，其中所述相应的一个导电互连件通过在所述孔隙的内表面上电镀金属层而形成。

26.根据权利要求25所述的方法，其中所述相应的一个导电互连件限定内部空间。

27.根据权利要求26所述的方法，进一步包括用介电材料填充所述内部空间的步骤。

28.根据权利要求25所述的方法，其中所述相应的一个导电互连件填充所述孔隙内的容积。

29.根据权利要求15所述的方法，其中所述导电通路中至少一条导电通路通过电镀至少覆盖所述孔中相应的一个孔的内表面的金属层而形成，所述导电通路与所述孔的轮廓一致。

30.根据权利要求29所述的方法，其中所述至少一条导电通路中每条导电通路都限定内部空间。

31.根据权利要求30所述的方法，进一步可包括用介电材料填充每个内部空间的步骤。

32.根据权利要求29所述的方法，进一步包括形成至少覆盖所述相应的一个孔的所述内表面的介电层的步骤，其中所述至少一条导电通路中的每条导电通路都填充所述介电层的表面之间的容积。

33.根据权利要求15所述的方法，进一步包括在形成开口的步骤之前的步骤：

在每个孔内形成介电区域，并形成穿过每个介电区域延伸的孔隙，所述孔隙具有恒定的直径或沿朝着所述背面的方向逐渐变细，且具有与所述孔的轮廓不一致的轮廓；

其中形成所述至少一个导电元件的步骤中，至少在所述孔隙内形成相应的一条导电通路。

34.根据权利要求33所述的方法，其中所述相应的一条导电通路具有圆柱或截头圆锥形的形状。

35.根据权利要求33所述的方法，其中所述相应的一条导电通路通过电镀覆盖所述孔隙的内表面的金属层而形成。

36.根据权利要求35所述的方法，其中所述至少一条导电通路中的每条导电通路都限定内部空间。

37.根据权利要求36所述的方法，进一步包括用介电材料填充每个内部空间的步骤。

38.根据权利要求35所述的方法，其中所述至少一条导电通路中每条导电通路都填充所述孔隙内的容积。

39.根据权利要求33所述的方法，其中每条导电通路具有在其顶端的第一宽度，每个导电互连件具有在其底端的第二宽度，所述导电互连件的底端与相应的一条导电通路的所述顶端相交，所述第二宽度与所述第一宽度不同。

40.根据权利要求1所述的方法，其中进行形成至少一个导电元件的步骤，从而形成在所述背面暴露的至少一个导电互连件，用于与外部器件电连接，所述至少一个导电互连件在所述至少一个孔内延伸，并至少延伸至所述开口内，每个导电互连件延伸至相应垫。

41.根据权利要求40所述的方法，其中形成至少一个导电元件的步骤中，形成两条或更多个导电互连件，其中复数个所述孔与所述开口相交，且所述导电互连件至少在所述开口内延伸，并穿过所述相应孔延伸至所述相应垫。

42.根据权利要求40所述的方法，进一步包括下面的步骤：

在所述孔和所述开口内形成介电区域，并形成穿过所述介电区域延伸的孔隙，所述孔隙具有与孔的轮廓或开口的轮廓不一致的轮廓；

其中形成至少一个导电元件的步骤中，至少在所述孔隙内形成相应的一个导电互连件。

43.根据权利要求42所述的方法，其中所述相应的一个导电互连件具有圆柱或截头圆锥的形状。

44.根据权利要求42所述的方法，其中所述相应的一个导电互连件通过电镀覆盖所述孔隙的内表面的金属层而形成。

45.半导体组件，包括：

半导体元件，具有正面、远离所述正面的背面、及从所述背面至少穿过所述半导体元件的部分厚度而延伸的开口，

所述半导体元件进一步包括在所述正面上的复数个导电垫，及

至少一个孔，穿过导电垫并穿过半导体元件部分厚度而延伸，所述至少一个孔与所述开口在所述正面与所述背面之间的位置相交，其中在所述孔与所述开口相交的所述位置，所述孔的内表面与所述开口的内表面相对所述背面以不同角度延伸，使得在所述孔的内表面的斜度与所述开口的内表面的斜度之间具有一个阶变；

连续的介电层，至少在所述导电垫上方的位置部分地覆盖所述导电垫，并覆盖所述孔内的半导体材料的内表面；及

至少一个导电元件，与所述相应导电垫电连接，所述至少一个导电元件具有在所述背面暴露的第一部分，用于与外部器件电连接，所述至少一个导电元件具有至少在所述导电垫上方的位置覆盖所述连续介电层的第二部分。

46.半导体组件，包括：

半导体元件，具有正面、远离所述正面的背面、及从所述背面至少部分地穿过所述半导体元件的厚度而延伸的开口，

所述半导体元件进一步包括在所述正面上的复数个导电垫，及

至少一个孔，穿过所述导电垫并穿过所述半导体元件的部分厚度而延伸，所述至少一个孔与所述开口在所述正面与所述背面之间的位置相交，其中在所述孔与所述开口相交的位置，所述孔的内表面及所述开口的内表面相对所述背面沿不同角度延伸，使得所述孔的内表面的斜度与所述开口的内表面的斜度之间具有阶变；

连续介电层，覆盖所述导电垫在所述孔内的内表面并覆盖所述孔内半导体材料的内表面；及

至少一个导电元件，与所述相应导电垫电接触，所述至少一个导电元件具有在所述背面暴露的第一部分，用于与外部器件电连接，所述至少一个导电元件具有覆盖所述连续介电层的第二部分。

47.根据权利要求45或46所述的半导体组件，其中所述至少一个导电垫具有背向所述半导体元件的朝外表面，其中所述介电层的至少一部分与所述朝外表面接触。

48.根据权利要求45或46所述的半导体组件，其中所述至少一个导电元件包括至少一个导电互连件和至少一个导电触点，所述导电互连件与所述相应导电垫直接或间接连结，所述导电触点与所述相应导电互连件连接，所述至少一个导电触点在所述背面暴露。

49.根据权利要求48所述的半导体组件，其中所述至少一个导电触点覆盖所述半导体元件的所述背面。

50.根据权利要求48所述的半导体组件，其中所述开口具有沿所述背面的横向的第一宽度，至少一个导电触点具有沿所述横向的第二宽度，所述第一宽度大于所述第二宽度。

51.根据权利要求48所述的方法，其中所述至少一个触点与所述半导体元件在所述开口内的部分在竖直方向上对齐，所述竖直方向为所述半导体元件的厚度方向。

52.根据权利要求45或46所述的半导体组件，其中所述半导体元件包括复数个有源半导体器件，所述复数个导电垫中的至少一个导电垫与所述复数个有源半导体器件中的至少一个有源半导体器件电连接。

53.根据权利要求45或46所述的半导体组件，其中所述至少一个孔为两个或更多个的孔，所述开口从所述半导体元件的所述背面延伸至两个或更多个的所述孔。

54.根据权利要求45或46所述的方法，其中所述开口具有通道形状，且具有以沿所述半导体元件的表面的第一方向延伸的长度，及沿与所述第一方向垂直的第二横向延伸的宽度，所述长度大于所述宽度。

55.根据权利要求45或46所述的半导体组件，其中所述至少一个导电垫具有背对所述半导体元件的朝外表面，其中所述至少一个导电元件的至少一部分覆盖所述朝外表面，并与其电连接。

56.堆叠组件，至少包括第一半导体组件和第二半导体组件，每个半导体组件都为权利要求45或46所述的半导体组件，其中所述第一半导体组件与所述第二半导体组件电连接。

57.根据权利要求45或46所述的半导体组件，其中所述至少一个导电元件包括在所述背面暴露以用于与外部器件电连接的至少一个导电互连件、及至少一条导电通路，所述至少一个导电互连件至少延伸至所述开口内，每条通路在相应孔内延伸，且与相应导电互连件及相应垫连结。

58.根据权利要求57所述的半导体组件，其中所述至少一个导电元件包括两条或更多条的导电互连件，其中复数个孔与所述开口相交，且所述导电互连件至少在所述开口内延伸，并延伸至所述相应通路。

59.根据权利要求57所述的半导体组件，其中每个导电互连件至少覆盖所述开口的内表面，所述导电互连件与所述开口的轮廓一致。

60.根据权利要求59所述的半导体组件，其中所述导电互连件沿所述开口的所述内表面的相应部分延伸。

61.根据权利要求60所述的半导体组件，其中所述至少一个导电元件包括至少在所述开口内延伸的两条或更多条的导电互连件，所述两条或更多条的导电互连件中的每个导电互连件都延伸至所述导电通路中单独的一条导电通路。

62.根据权利要求59所述的半导体组件，其中每个导电互连件限定内部空间。

63.根据权利要求60所述的半导体组件，其中每个内部空间用介电材料至少部分地填充。

64.根据权利要求59所述的半导体组件，进一步包括至少覆盖所述开口的所述内表面的介电层，其中每个导电互连件填充所述介电层的表面间的容积。

65.根据权利要求57所述的半导体组件，进一步包括：

位于所述开口内的介电区域、及穿过所述介电区域延伸的孔隙，所述孔隙具有恒定的直径或沿朝着所述正面的方向逐渐变细，且具有与所述开口的轮廓不一致的轮廓；

其中所述导电互连件中相应的一个导电互连件至少在所述孔隙内延伸。

66.根据权利要求65所述的半导体组件，其中所述相应的一个导电互连件具有圆柱或截头圆锥的形状。

67.根据权利要求65所述的半导体组件，其中所述相应的一个导电互连件限定内部空间。

68.根据权利要求67所述的半导体组件，其中所述内部空间用介电材料至少部分地填充。

69.根据权利要求65所述的半导体组件，其中所述相应的一个导电互连件填充所述孔隙内的容积。

70.根据权利要求57所述的半导体组件，其中所述导电通路中至少一条导电通路至少覆盖所述相应孔的内表面，所述导电通路与所述孔的轮廓相一致。

71.根据权利要求70所述的半导体组件，其中所述至少一条导电通路中的每条导电通路都限定内部空间。

72.根据权利要求71所述的半导体组件，其中每个内部空间用介电材料至少部分地填充。

73.根据权利要求70所述的半导体组件，进一步包括至少覆盖所述相应的一个孔的所述内表面的介电层，其中所述至少一条导电通路中的每条导电通路都填充所述介电层的表面间的容积。

74.根据权利要求57所述的半导体组件，进一步包括：

位于每个孔内的介电区域、及穿过每个介电区域延伸的孔隙，所述孔隙具有恒定的直径或可沿朝着所述背面的方向逐渐变细，且具有与所述孔的轮廓不一致的轮廓；

其中所述导电通路中相应的一条导电通路至少在所述孔隙内延伸。

75.根据权利要求74所述的半导体组件，其中所述相应的一条导电通路具有圆柱或截头圆锥的形状。

76.根据权利要求74所述的半导体组件，其中所述至少一条导电通路中的每条导电通路都限定内部空间。

77.根据权利要求76所述的半导体组件，其中每个内部空间用介电材料至少部分地填充。

78.根据权利要求74所述的半导体组件，其中所述至少一条导电通路中的每条导电通路都填充所述孔隙内的容积。

79.根据权利要求74所述的半导体组件，其中每条导电通路在其顶端具有第一宽度，且每个导电互连件在其底端具有第二宽度，所述导电互连件的所述底端与所述相应的一条导电通路的所述顶端相交，所述第二宽度与所述第一宽度不同。

80.根据权利要求45或46所述的半导体组件，其中所述至少一个导电元件包括在所述背面暴露的至少一个导电互连件，用于与外部器件电连接，所述至少一个导电互连件在所述至少一个孔内延伸，并至少延伸至所述开口内，每个导电互连件延伸至相应垫。

81.根据权利要求80所述的半导体组件，其中所述至少一个导电元件包括两条或更多条的导电互连件，其中复数个孔与所述开口相交，且所述导电互连件至少在所述开口内延伸、并穿过所述相应孔延伸至所述相应垫。

82.根据权利要求80所述的半导体组件，进一步包括：

位于所述孔与所述开口内的介电区域，及穿过所述介电区域延伸的孔隙，所述孔隙具有与所述孔的轮廓或所述开口的轮廓都不一致的轮廓；

其中所述导电互连件中相应的一个导电互连件至少在所述孔隙内延伸。

83.根据权利要求82所述的半导体组件，其中所述相应的一个导电互连件具有圆柱或截头圆锥的形状。

84.半导体组件，包括：

半导体元件，具有正面、远离所述正面的背面、从所述背面至少穿过所述半导体元件的部分厚度延伸的开口、及从所述正面至少穿过所述半导体元件的部分厚度延伸的孔，所述孔和所述开口在所述正面与所述背面之间的位置相交；

所述半导体元件进一步包括在所述正面上的复数个导电垫，至少一个导电垫与所述孔横向偏离；及

至少一个导电元件，具有在所述背面暴露的部分，用于与外部器件电连接，所述至少一个导电元件在所述孔内延伸，并至少延伸至所述开口内，所述至少一个导电元件只部分地覆盖所述相应导电垫的表面。

85.根据权利要求84所述的半导体组件，其中所述至少一个导电元件包括在所述背面暴露以用于与外部器件电连接的至少一个导电互连件、及至少一条导电通路，所述至少一个导电互连件至少延伸至所述开口内，每条通路都在相应孔内延伸，且与相应导电互连件及相应垫连结。

86.根据权利要求85所述的半导体组件，其中所述导电通路中至少一条导电通路至少覆盖所述相应的一个孔的内表面，所述导电通路与所述孔的轮廓一致。

87.根据权利要求86所述的半导体组件，其中所述至少一条导电通路中的每条导电通路都限定内部空间。

88.根据权利要求87所述的半导体组件，其中每个内部空间都用介电材料至少部分地填充。

89.系统，包括根据权利要求45、46或84中任一项所述的结构，及与所述结构电连接的一个或多个其他电子元器件。

90.根据权利要求89所述的系统，进一步包括外壳，所述结构和所述其他电子元器件安装至所述外壳。

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