CN103258729A - 硅结构的制造和带有形貌控制的深硅蚀刻 - Google Patents

硅结构的制造和带有形貌控制的深硅蚀刻 Download PDF

Info

Publication number
CN103258729A
CN103258729A CN2013100731731A CN201310073173A CN103258729A CN 103258729 A CN103258729 A CN 103258729A CN 2013100731731 A CN2013100731731 A CN 2013100731731A CN 201310073173 A CN201310073173 A CN 201310073173A CN 103258729 A CN103258729 A CN 103258729A
Authority
CN
China
Prior art keywords
gas
etching
plasma
gas source
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2013100731731A
Other languages
English (en)
Other versions
CN103258729B (zh
Inventor
罗伯特·谢彼
弗兰克·林
温尼科则克·雅罗斯瓦夫
陈万林
埃林·麦克唐纳
丽丽·郑
斯蒂芬·拉西格
杰夫·博加特
卡梅利娅·鲁苏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of CN103258729A publication Critical patent/CN103258729A/zh
Application granted granted Critical
Publication of CN103258729B publication Critical patent/CN103258729B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H01J37/32449—Gas control, e.g. control of the gas flow
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching

Abstract

提供一种利用稳态气流将特征蚀刻在硅层中的方法。提供包括含氧气体和含氟气体的蚀刻气体。由该蚀刻气体提供等离子。然后，停止该蚀刻气体流。

Description

硅结构的制造和带有形貌控制的深硅蚀刻
本申请是申请号为200880123059.2，申请日为2008年12月12日，申请人为朗姆研究公司，发明创造名称为“硅结构的制造和带有形貌控制的深硅蚀刻”的发明专利申请的分案申请。
技术领域
本发明涉及在等离子处理室中将特征蚀刻在不同的材料中。本发明还涉及深硅蚀刻。
背景技术
通常，等离子反应器中蚀刻的材料包括导电层和电介质层。例如，导电层由含金属层或含硅层组成。例如，电介质层由有机材料或无机材料组成。
通常，在专用蚀刻室中蚀刻特定的材料。就是说，电介质层通常在专用的电介质蚀刻室中蚀刻，含硅层通常在导体蚀刻室中蚀刻，以及含金属层通常在金属蚀刻室中蚀刻。
基于Bosch工艺的深硅蚀刻最初是由Robert Bosch GmbH开发的，包括硅蚀刻与用于硅侧壁保护的聚合物沉积的快速切换。SF6和C4F8分别是蚀刻和沉积（钝化）循环的主要工艺气体。
发明内容
为了实现前面所述以及按照本发明的目的，在一个实施例中，提供一种将图案化特征蚀刻在至少一个导电层、至少一个电介质层和硅基片中的方法。将硅晶片装载在工艺室中，其中该至少一个导电层和该至少一个电介质层设在该硅晶片上方。蚀刻至少一个导电层，包括将导电层蚀刻气体通入该工艺室、由该导电层蚀刻气体形成等离子、利用由该导电层蚀刻气体形成的等离子蚀刻该至少一个导电层和停止该导电层蚀刻气体流。蚀刻至少一个电介质层，包括将电介质蚀刻气体通入该工艺室、由该电介质蚀刻气体形成等离子、利用由该电介质蚀刻气体形成的等离子蚀刻至少该一个电介质层和停止该电介质层蚀刻气体流。蚀刻该硅层，包括将硅蚀刻气体通入该室、由该硅蚀刻气体形成等离子、利用由该硅蚀刻气体形成的等离子蚀刻在该硅晶片中和停止该硅蚀刻气体流。将晶片从该工艺室中卸除。
在本发明另一表现方式中，提供一种利用稳态气流将特征蚀刻在硅晶片中的方法。将晶片装载在等离子处理室中。提供由SF6、SiF4、HBr和O2组成的稳态气流。由该稳态气流形成等离子。利用由该稳态气流形成的等离子蚀刻该硅晶片。将该晶片从该等离子处理室去除。
在本发明另一表现方式中，提供一种将特征蚀刻在导电层、电介质层和硅基片中的设备。提供等离子处理室，包括真空室。电介质窗形成该真空室的侧壁。至少一个天线邻近该电介质窗用于提供功率以维持等离子。至少一个等离子功率源电气连接到至少一个天线，其中该功率供应源能够提供超过5000瓦特的功率。提供电介质窗冷却系统，其中该电介质窗设置于该电介质窗冷却系统，该系统由冷却气体源、与该电介质窗隔开以形成从该围壁延伸到该电介质窗的外壳的围壁、引导冷却气体进入该外壳的输入管道、引导该冷却气体流离开该外壳的输出管道和移动该冷却气体通过该输入和输出管道的泵组成。基片支撑件用以在该等离子处理室内支撑硅基片。压力调节器用以调节该等离子处理室内压力。气体入口用于将气体提供在该等离子处理室中。气体出口用于从该等离子处理室排出气体。气体源与该气体入口流体连通。
在本发明另一表现方式中，提供一种用于蚀刻特征的设备。提供等离子处理室，其包括：真空室；电介质窗形成该真空室的侧壁；至少一个天线，邻近该电介质窗用于提供功率以维持等离子；至少一个等离子功率源，电气连接到至少一个天线；基片支撑件，用以在该等离子处理室内支撑硅基片；压力调节器，用以调节该等离子处理室内压力；气体入口，用于将气体提供在该等离子处理室中；气体出口，用于从该等离子处理室排出气体。气体源与该气体入口流体连通并包括导电层蚀刻气体源、电介质层蚀刻气体源和硅基片蚀刻气体源。控制器，以可控方式连接到该气体源和至少一个天线，并且包括至少一个处理器和计算机可读介质。该计算机可读介质包括：用于蚀刻导电层的计算机可读代码，其包括用于将导电层蚀刻气体从该导电层蚀刻气体源提供到该等离子处理室的计算机可读代码、用于将导电层蚀刻气体形成等离子的计算机可读代码和用于停止将导电层蚀刻气体流从该导电层蚀刻气体源提供到该等离子处理室的计算机可读代码；用于蚀刻电介质层的计算机可读代码，包括用于将电介质层蚀刻气体从该电介质层蚀刻气体源提供到该等离子处理室的计算机可读代码、用于将该电介质层蚀刻气体形成等离子的计算机可读代码和用于停止从该电介质层蚀刻气体源到该等离子处理室的该电介质层蚀刻气体流的计算机可读代码；以及用于蚀刻在硅基片中的计算机可读代码，包括用于将硅基片蚀刻气体从该硅基片蚀刻气体源提供到该等离子处理室的计算机可读代码、用于将该硅基片蚀刻气体形成等离子的计算机可读代码和用于停止从该导电层蚀刻气体源到该等离子处理室的该硅基片蚀刻气体流的计算机可读代码。
在本发明另一表现方式中，提供一种利用稳态气流将特征蚀刻在硅层中的方法。提供包括含氧气体和含氟气体的蚀刻气体。由该蚀刻气体提供等离子。提供偏置电压，使用该等离子将特征蚀刻在该硅层中。然后，停止该蚀刻气体流。该偏置电压可等于或大于5伏特。该含氧气体可包括SO2、CO2、CO、NO2或N2O的至少一个和该蚀刻气体可进一步包含O2。该含氟气体可包括SF6或NF3。
在本发明另一表现方式中，提供一种用于将特征蚀刻在硅层中的设备。该设备包括等离子处理室，其包括：真空室；电介质窗，形成该真空室的侧壁；至少一个天线，邻近该电介质窗用于提供功率以维持等离子；至少一个等离子功率源，电气连接到该至少一个天线；基片支撑件，用以在该等离子处理室内支撑硅基片；压力调节器，用以调节该等离子处理室内压力；气体入口，用于将气体提供在该等离子处理室中；和气体出口，用于从该等离子处理室排出气体。该设备进一步包括气体源，与该气体入口流体连通。该气体源包括含氧气体源、含氟气体源和可选的添加剂气体源。控制器以可控方式连接到该气体源和该至少一个天线。该控制器包括至少一个处理器和计算机可读介质。该计算机可读介质包括：用于将蚀刻气体从该气体源提供到该等离子处理室的计算机可读代码，该蚀刻气体包括含氧气体和含氟气体；用于由该蚀刻气体生成等离子的计算机可读代码；用于提供偏置电压的计算机可读代码；用于使用该等离子将特征蚀刻在该硅层中的计算机可读代码；以及用于停止该蚀刻气体从该气体源流到该等离子处理室的计算机可读代码。该含氧气体源可包括SO2气体源。该含氟气体源可包括SF6气体源。该添加剂气体源包括SiF4气体源。
本发明的这些和其他特征将在下面的具体描述中结合附图更详细地说明。
附图说明
在附图中，本发明作为示例而不是作为限制来说明，其中类似的参考标号指出相似的元件，其中：
图1是可用于本发明的实施例的工艺的高层流程图。
图2A-C是按照本发明的实施例处理的堆叠的示意图。
图3是可用于实现本发明实施例的等离子处理系统的一个实施例的示意图。
图4A-B说明适于实现用于本发明实施例的控制器的计算机系统。
图5是示例堆叠的三维集成电路器件的示意图，说明本发明一个实施例的优点的。
图6是冷却系统的窗的顶部立体图。
图7是图6的窗的剖视示意图。
图8是按照本发明一个实施例，一种利用稳态气流将特征蚀刻在硅层中的方法的流程图。
图9是说明按照本发明一个实施例的深硅蚀刻的剖视示意图。
图10是可用于实施本发明实施例的等离子处理系统的示例的示意图。
具体实施方式
现在将根据其如在附图中说明的几个实施方式来具体描述本发明。在下面的描述中，阐述许多具体细节以提供对本发明的彻底理解。然而，对于本领域技术人员，显然，本发明可不利用这些具体细节的一些或者全部而实施。在有的情况下，公知的工艺步骤和/或结构没有详细说明，以避免不必要的混淆本发明。
等离子反应器中蚀刻的材料包括导电层和电介质层。例如，导电层由含金属层或含硅层组成。例如，电介质层由有机材料或无机材料组成。通常，在专用的蚀刻室中蚀刻特定的材料。就是说，电介质层通常在专用的电介质蚀刻室中蚀刻，含硅层通常在导体蚀刻室中蚀刻，以及含金属层通常在金属蚀刻室中蚀刻。
在硅晶片的表面上会存在多种导电和电介质层，例如，在CMOS器件制造过程中。一些情况下，通过晶片表面存在的多个导电和电介质层的某些或全部蚀刻是有好处的。例如，这种导电和电介质层可蚀刻穿，以便允许在随后的处理步骤中在该硅基片中形成特征。对于每个单个导电或电介质层使用单独的、专用的蚀刻室可在多个蚀刻室中经过多个处理步骤得到该晶片，可产生极大的额外成本以及处理复杂性。所以，在单个室中蚀刻硅晶片上存在所有电介质和导电体层，以及将同一室用于额外的工艺（如预处理、后处理）以及用于将特征蚀刻在该硅基片中是有利的。
为了便于理解，图1是可用于本发明的实施例的工艺的高层流程图。将晶片装载在处理室中，该晶片具有至少一个导电层和至少一个电介质层上方的图案化特征，上述导电层和电介质层设在该硅基片上方（步骤100）。然后可执行可选的预蚀刻处理工艺（步骤110）以准备用于接下来的处理步骤的表面。然后可蚀刻该导电层和该电介质层（分别是步骤120和130）。如果在该晶片上存在多个导电和/或电介质层，步骤120和130可重复需要的次数以去除所有这些层并暴露该硅基片。然后将特征蚀刻在该暴露的硅基片中（步骤140），在将该晶片从该处理室卸除（步骤160）之前执行可选的后蚀刻处理工艺（步骤150）。在这个实施例中，所有的处理步骤（即步骤100到步骤160）在单个处理室中执行。
如果将该晶片装载在该处理室中（步骤100）时，该晶片表面上存在残余物或表面损伤，步骤110（晶片预蚀刻处理步骤）可在该第一次蚀刻步骤120之前执行。晶片表面存在残余物通常是非常不希望出现的，因为残余物会对总体蚀刻性能造成显著的负面影响。例如，晶片表面上存在残余材料会导致下面的膜不均匀蚀刻，或者导致形成离散的缺陷，如“柱子”或“草”，因为残余材料比下面的层蚀刻得慢。一旦这样的缺陷形成，它们会存在于每个后续蚀刻步骤并干扰这些蚀刻步骤。例如，如果离散缺陷在第一次导电层蚀刻步骤（例如步骤120）中形成，则它们会降低后续的电介质蚀刻步骤（例如步骤130）的性能，并传导至后续的硅基片蚀刻步骤（例如步骤140）中。
残余物的来源可包括先前的处理步骤，如等离子处理、湿法化学浴和/或电路的测试或探测。另外，暴露于不干净的环境或不正确的晶片搬运或运输，也会导致在该晶片表面存在残余物污染。
残余物可以是基于有机物的、基于无机物的或两者的组合。例如，来自硅蚀刻工艺的基于无机物的残余物可包含硅和氧的组合，或来自铜处理步骤的基于无机物的残余物可包含铜和氧。基于有机物的残余物的示例包括光刻步骤残余的光刻胶和/或电介质蚀刻步骤所沉积的材料，例如，碳、氢和氟的结合。另外，残余物的形式可以是连续的膜或不连续的物体（如根瘤），或两者的结合。
适当的基于等离子的预处理步骤（步骤110）可用来消除基于有机物和基于无机物的残余物。用于去除基于有机物的残余物的预处理等离子工艺（步骤110）的示例是100至600sccm的O2、20至200sccm的N2、20至200sccm的Ar，压强50至200mTorr，施加的TCP功率为1000至2500瓦特，以及偏置电压为20至200伏特。在该说明书的全部示例中，该TCP功率的频率为13.56MHz，但是在别的实施例中，也可使用其他频率。
用于去除无机残余物的预处理等离子工艺（步骤110）的例子是100至600sccm的O2、10至100sccm的CF4和/或CHF3和/或CH3F、0至200sccm的Ar，压强为50至200mTorr，施加的TCP功率为1000至2500瓦特，偏置电压为20至200伏特。
另外，晶片预处理步骤（步骤110）还可用来消除待蚀刻的第一层表面上存在的缺陷。例如，CMOS器件测试往往需要探针物理接触铜和/或铝测试板，并且电流流过铜和/或铝测试板。这样的接触会导致损伤（如划痕）和/或在该板表面形成加工硬化区域。与残余物类似，如划痕或加工硬化区域的表面缺陷会导致下面的层不均匀蚀刻，或导致在下面的膜中形成离散缺陷，如“柱子”或“草”，这能够干扰下面的导电层（例如步骤120）、电介质层（例如步骤130）的后续蚀刻，以及该硅基片蚀刻（步骤140）。
适当的基于等离子的预处理步骤（步骤110）可用来消除待蚀刻的第一层的表面上存在的缺陷。用来消除正在蚀刻的层中的表面缺陷的预处理工艺的例子是50至300sccm的Cl2、100至400sccm的BCl3、0至100sccm的N2，压强8至40mTorr，所施加的TCP功率为800至2500W，偏置电压200至700伏特。
与表面残余物一样，去除表面缺陷的预蚀刻处理工艺通常在单独的、专用处理室中执行。所以，在与蚀刻步骤（例如步骤120、130和140）相同的室中执行缺陷去除预处理步骤（步骤110）有利于消除额外的处理复杂性以及在单独的、专用处理室中处理晶片的成本。
然而，如果没有残余物和/或表面缺陷，或如果出于一些其他有利的原因，该晶片预处理步骤（步骤110）可以省略，该晶片装载在该等离子蚀刻室中（步骤100）之后直接进行导电和电介质层蚀刻（步骤120和130）。
导电层的蚀刻（步骤120）和电介质层的蚀刻（步骤130）通常也在不同处理室中进行。例如，电介质层通常在电介质蚀刻室中蚀刻，含金属导电层通常在金属蚀刻室中蚀刻，含硅导电层通常在硅蚀刻室中蚀刻。在许多情况下，在晶片上存在多个导电和/或电介质层，在这种情况下就需要将晶片在许多不同室之间传输以便蚀刻穿所有这些层。另外，该专用的室会位于不同的物理位置。所以，单独的、专用蚀刻室中蚀刻不同的层会产生相当大的额外的处理成本和复杂性。相反，每个类型的层在单个等离子处理室中蚀刻有利于降低处理成本和复杂性。
参照图1，该导电层蚀刻步骤120表示蚀刻晶片上存在的所有导电层需要的蚀刻步骤的总数。类似地，该电介质层蚀刻步骤130表示蚀刻晶片上存在的所有电介质层需要的蚀刻步骤的总数。如步骤120和步骤130之间的箭头所示，当例如存在多个导电和电介质层时，在导电和电介质蚀刻步骤之间切换是有利的。就是说，晶片可具有例如最少一个导电层和最少一个电介质层设在硅基片上方，在这种情况下，导电层蚀刻步骤120和电介质层蚀刻步骤130每个可仅执行一次。或者，在另一示例中，存在多个导电层和多个电介质层，并可以例如交替层的方式布置在该硅基片上方，在这种情况下，多个导电层蚀刻步骤120与多个电介质层蚀刻步骤130交错。
为了便于理解，图2A是具有设在硅基片上方的、多个交错的导电和电介质器件层的图案化硅晶片的一个实施例的例子。图案化掩模层202的晶片200在表面层204上形成特征218。该掩模层202可以基于有机物，如光刻胶，或是基于无机物的硬掩模，如SiO2或Si3N4。表面层204可以是，例如，包含金属的导电层，如钨、铜和/或铝。层206（设在导电器件层204下方）可以是电介质层，例如，二氧化硅。器件层208（设在电介质层206下方）可以是另一导电层，但是由与导电层204不同的材料和/或组分组成；例如，导电层208可以是含硅层，如硅化物。器件层210（设在导电层208下方和硅基片212上方）可以是额外的电介质层，如低k电介质材料。
在本发明一个实施例中，该全部层堆叠（即层204-210）可以在该同一等离子处理室中利用一系列特定层蚀刻工艺蚀刻。为了继续上面呈现的例子，含金属导电表面层204可首先利用金属蚀刻工艺蚀刻（图1，步骤120）。金属蚀刻工艺的一个例子是，压强范围8-20mTorr，TCP功率范围1000-2500瓦特，偏置电压范围250-450伏特，CI2/BCI3组成的气体混合物和静电卡盘（ESC）温度范围-10°C～+10°C。
在接下来的步骤中，电介质层206可以利用二氧化硅电介质蚀刻工艺蚀刻（图1步骤130）。二氧化硅电介质蚀刻工艺的一个例子通过使用下列制法执行，压强范围20-40mTorr，TCP功率范围2000-2500瓦特，偏置电压范围1000-1500伏特，ESC温度范围-10°C～+10°C，以及100-300sccm CF4、200-400sccm CHF3、50-200sccm Ar和0-100sccm的O2组成的气体混合物。
在进一步的步骤中，含硅导电层208可以利用导电层蚀刻工艺蚀刻（图1步骤120），其可以不同于用于层204的导电层蚀刻工艺。例如，层208可以利用如下硅蚀刻工艺蚀刻，压强范围5-10mTorr，TCP功率范围400～600瓦特，偏置电压范围150-250伏特，CI2/NF3/O2/N2或Cl2/CF4/HBr组成的气体混合物，ESC温度范围-10°C～+10°C。
在额外的步骤中，低k电介质层210可以利用电介质层蚀刻工艺蚀刻（图1步骤130），其可不同于用于蚀刻层206的电介质层蚀刻工艺。例如，层210可以利用如下低k电介质蚀刻工艺蚀刻，压强范围3-50mTorr，TCP功率范围150-700瓦特，偏置电压范围30-200伏特，ESC温度范围-10°C-+60°C，以及50-200sccm CF4、0-20sccm CH2F2和0-15sccm O2组成的气体混合物。
图2B表示上述连续的导电层和电介质层蚀刻步骤之后的层堆叠200。在单个等离子处理室中将特征218蚀刻穿过导电层204和208以及电介质层206和210以暴露硅基片212，由此避免与使用专用蚀刻室相关的成本和复杂性。对于本领域技术人员显而易见的是需要执行的导电层蚀刻步骤（图1步骤120）和电介质层蚀刻步骤（图1步骤130）的具体数量、顺序和类型可根据晶片上存在的导电和电介质层的不同数量、种类和组合而变化。
当暴露该硅基片时，可以形成如触点、过孔和/或沟槽的特征（图1步骤140）。为了便于理解，图2C是在多个导电和电介质层蚀刻后，蚀刻在硅基片中的特征的剖面的例子。掩模层202在晶片200上形成特征218。层204、206、208和210表示可以存在以及可在之前的步骤中蚀刻的导电和电介质层（例如，如在先前的图中所描述的）。对于本领域技术人员显而易见的是层204、206、208和210不需要将特征形成在该硅基片中。特征222是蚀刻在硅基片212中、具有垂直（即基本上90度）形貌角的特征218的例子；特征220表示蚀刻在硅基片212中、具有锥形形貌（即形貌角小于90度）的特征218。用于形成这个特征的工艺可以是类似Bosch的工艺，其由反复交替的沉积和蚀刻步骤组成。该沉积工艺的例子是压强范围40-100mTorr，TCP功率范围1400-2500瓦特，偏置电压范围100-150伏特，C4F8组成的气体和ESC温度范围-10°C-+10°C。蚀刻工艺的例子是压强范围40-100mTorr，TCP功率范围1400-2500瓦特，偏置电压范围100-150伏特，SF6/Ar组成的气体混合物和ESC温度范围-10°C-+10°C。沉积和蚀刻之间可能需要过渡步骤。
此外，少量的含硫气体（如SO2）或其他气体（如SiF4）可以在该类Bosch工艺的钝化步骤中添加到该C4F8气体以便修改该侧壁上的碳基钝化层。这样的添加剂可产生C-S键或C-Si键，其特性不同于C-C键。这会减少该钝化步骤的时间，和/或提供使用循环的沉积-蚀刻工艺对该侧壁形貌的进一步控制。
在许多情况下，特征218可以相对深地蚀刻在硅基片212中。例如，特征220和222可以蚀刻至5微米至400微米范围的深度224，相反完成的CMOS器件的全部层的通常厚度仅有三到五微米。这种深特征通常使用“快速交替”等离子蚀刻工艺在硅基片中形成，该工艺采用等离子蚀刻和沉积交替循环的快速重复。就是说，提供到等离子处理反应器的工艺气体快速开关，使得工艺快速从“蚀刻”条件（将硅从该晶片去除）改变为“沉积”条件（将材料沉积在该晶片上，而不去除硅），然后在回到蚀刻条件。该交替循环的持续时间通常相对短，并且通常需要大量的循环以获得在该硅基片中的需要深度224。然而，快速交替工艺有某些缺点，如相对低的蚀刻效率。例如，快速交替工艺通常产生增加的系统成本和复杂性，由于需要专门的硬件，如快速切换、高精度气流控制器。
利用使用包括SF6，HBr，O2和SiF4的供应气体的组合连续、非交替蚀刻工艺实现高蚀刻效率和期望的工艺灵活性。该工艺是连续的，因为即使供应气体流量设定值在该工艺过程中变化（例如从较高的值斜降至较低的值，或相反），该供应气体流不会打开和关闭；而是，在将特征218蚀刻在硅基片212中的同时，该气体供应保持连续。该工艺是非交替的，因为其不会从“蚀刻”条件改变为“沉积”条件；而是，硅蚀刻和蚀刻抑制在该蚀刻工艺过程中同时发生。该连续工艺的蚀刻效率相比快速交替工艺显著提高，因为硅在100%的总工艺时间期间去除。另外，因为气流是连续的，所以可以使用标准硬件，如气流控制器，因此降低支持该工艺所需的系统的成本和复杂性。
使用包括SF6，HBr，O2和SiF4的供应气体的组合的连续、非交替蚀刻工艺的例子是2500W的TCP功率，250V偏置电压，80mTorr压强的235sccm SF6、30sccm HBr、200sccm O2和190sccm SiF4组成的气体混合物。该数据清楚表明利用O2和SiF4得到的降低的底切、利用SiF4的降低的弯曲和利用HBr的更高的蚀刻速率。
工艺灵活性可以使用供应气体的正确比率实现。例如，可以通过改变SF6与总的供应气体流量的比率提高硅基片212的蚀刻速率。在另一例子中，可以通过改变HBr与总的供应气体流量的比率而改善该硅特征的表面粗糙度。在又一例子中，可以通过改变SiF4与总的供应气体流量的比率而实现所需要的形貌角（如垂直（222）或锥形（220））。另外，对于多种不同的晶片条件，可以优化供应气体的比率以产生所需的工艺性能；例如，从1微米至200微米范围的特征（218）尺寸，或对于基于有机物的或基于无机物的掩模（202）。SiF4的优选范围是0至300sccm，更优选的是100至200sccm，最优选的是150sccm。对于HBr，优选范围是0至50sccm，更优选的是20至40sccm和最优选的值是30sccm。O2该优选范围是100至225sccm，更优选的是150至225sccm和最优选的是190至205sccm。该优选范围SF6是200至300sccm。
另外，该连续的蚀刻工艺的工艺性能和灵活性可以通过在连续的蚀刻工艺过程中改变通常的工艺参数而增强，如等离子功率、晶片偏置功率、工艺室压强等。例如，该等离子功率供应源和/或该晶片偏置电压可以开/关或高/低的方式脉冲，以便平衡到达该晶片的中性物质与带电反应性等离子的比例。在另一例子中，该等离子功率、该晶片偏置功率和/或该等离子处理室中的压强可以在该连续的蚀刻工艺过程中从高值斜降至低值或相反。
在特征218蚀刻在硅基片212中之后（图1步骤140），晶片200可以经受可选的后处理工艺（图1步骤150）。例如，如果用来形成特征218的该掩模202是基于有机物，如光刻胶，则可以执行包括含氧等离子的掩模去除后处理工艺。这种掩模去除工艺的一个例子在等离子反应器的下游进行，利用由2500至10,000sccm的O2、250至3000sccm的N2、0至1000sccm的H2O组成的流，利用由微波或电感RF生成的下游放电，施加2至8kW功率，600至2000mTorr压强，其中该晶片温度是150至300摄氏度。
在另一例子中，如果存在易于腐蚀层，如含金属层（例如图2A-C中层204、206、208或210），则可以执行包括水蒸气的腐蚀-钝化后处理工艺。腐蚀-钝化工艺的例子在等离子反应器的下游进行，利用500至3000sccm的H2O组成的流和0至3000He组成的流，利用由微波或电感RF生成的下游放电，施加2至8kW功率，600至3000mTorr压强，其中该晶片温度是150至300摄氏度。
然而，如果不存在光刻胶和/或易于腐蚀层，或如果出于其他一些有利的原因，该晶片后处理步骤（图1的步骤150）可以省略，在该特征形成在该硅基片中（图1的步骤140）之后，该晶片可以从该处理室卸除（图1的步骤160）。
图1的工艺流程举例说明的本发明的实施例可以在如图3所示的等离子处理室中执行，图3是等离子处理系统300的示意图，包括具有等离子处理室301的等离子反应器302。等离子功率供应源322（由匹配网络324调节）将功率施加于天线306，该天线设在窗304附近以在等离子处理室301中产生等离子308。天线306可以构造为在处理室301内产生均匀散布的分布；例如，天线306可以构造为在等离子308中形成环形功率分布。提供窗304以将天线306与等离子室301分开，同时允许能量从天线306传到等离子室301。由匹配网络328调谐的晶片偏置电压功率供应源326将功率提供到电极310以在晶片312上设置偏置电压，该晶片由电极310支撑，该电极提供基片支撑件，该支撑件支撑该晶片从该预处理工艺之前直到该后处理工艺之后。等离子功率供应源322和晶片偏置电压供应源326的设定值由控制器336设置。
等离子功率供应源322和晶片偏置电压功率供应源326可以构造为运行在具体的射频，例如，13.56MHz、27MHz、2MHz、400kHz或其组合。等离子功率供应源322和晶片偏置功率供应源326可以适当地设置为提供一定范围的功率，以便获得所需的工艺性能。例如，在一个实施例中等离子功率供应源322可提供超过5000瓦特的功率，晶片偏置电压功率供应源326可提供超过1250瓦特的功率。另外，天线306和/或电极310可以由两个或多个子天线或子电极组成，其可以由单个功率供应源供电或由多个功率供应源供电。
气体供应机构或气体源包括导电层蚀刻气体源330、电介质层蚀刻气体源332和硅基片蚀刻气体源334，将处理所需的适当化学制剂提供到等离子室301的内部。导电层蚀刻气体源330可包括例如通常含金属导电层蚀刻气体，如Cl2、BCl3、H2O、HBr、SF6、NF3、CHF3、Ar、He、O2、H2O等。电介质层蚀刻气体源332可包括例如通常的电介质层蚀刻气体，如CH2F2、CH3F、CHF3、C4F8、C4F6、H2、O2、N2、Ar、CO2、CO等。硅基片蚀刻气体源334可包括，例如，SF6、HBr、O2、SiF4和SiCl4。这些气体可能的组合的例子是：仅有SF6；SF6和O2；SF6、O2和SiF4；SF6、O2和SiCl4；SF6、O2和HBr；SF6、O2、SiF4和HBr；SF6、O2和SiCl4；SF6、O2、SiCl4和HBr；除了通常的含硅层蚀刻气体之外还有，如Cl2、SiF4、NF3、C2H4、He、Ar、H2、C2H4、CO2、CO等。
另外，该硅基片蚀刻气体中的O2（其是氧化气体以保护该侧壁）可以部分或完全由SO2、CO2、CO、NO2、N2O或其组合替代。SO2、CO2、CO、NO2、N2O或其组合可以添加到O2。改变氧化气体成分可导致稳态蚀刻过程中该侧壁钝化特性的改变。该钝化层的组分可从主要是SiO2层（在仅有O2情况下）改变为：如果添加N2O、NO2、NH3和/或N2，则是SiN或SiON；或如果使用CO2和/或CO，则是SiC或SiOC。此外，硅蚀刻期间的侧壁钝化还可通过向氧气或含氧气体添加别的化合物而修改，如含B化合物，例如，BCO3、B2H6、BCl3等。这导致侧壁钝化几乎全部是SiOBN或SiBN。修改该钝化层的结构对于该钝化层的属性和性能有多种影响，并因此影响该蚀刻特性并产生该特征的形貌。
该沉积工艺的例子是压强范围40-100mTorr，TCP功率范围1400-2500瓦特，偏置电压范围100-150伏特，C4F8组成的气体和ESC温度范围-10°C-+10°C。蚀刻工艺的例子是压强范围40-100mTorr，TCP功率范围1400-2500瓦特，偏置电压范围100-150伏特，SF6/Ar组成的气体混合物和ESC温度范围-10°C-+10°C。沉积和蚀刻之间可能需要过渡步骤。
气体源330、332和334通过入口314与处理室301流体连通。气体入口314可以位于室301中任何有利的位置并采用任何喷射气体的形式，如单个喷嘴或喷头。然而，最优选地，气体入口314可以构造为产生“可调谐的”气体喷射分布；就是说，允许独立调节至该工艺室中多个区域的气流。工艺气体和副产物通过压力控制阀318和泵320从室301去除，它们还用来保持等离子处理室301的具体压强。导电层蚀刻气体源330、电介质层蚀刻气体源332和硅基片蚀刻气体源334的设定值由控制器336设定。
在普通运行过程中，尤其是较高的等离子功率设定值，跨过该窗304的温度梯度会在该窗中应力增加，其可以大到足以使该窗机械失效。例如，该窗的中心比边缘热，这会在该窗的边缘产生大的圆周应力。另外，该窗的总体温度会增加到使蚀刻室的部件退化以及降低系统性能的点。例如，在高温下，O形真空密封件会开始恶化并产生问题，如颗粒生成或真空完整性受到威胁。所以，在等离子处理系统300上采用窗冷却系统340以降低跨该窗的温度梯度，并降低窗304的总的运行温度。泵342可以用来去除来自冷却气体源350的冷却气体352，其温度低于该窗304的温度。在一个实施例中，冷却气体源350可以是空气，泵342可以风扇。另一实施例中，冷却气体源350可以是加压气体源，如清洁的干空气（CDA）、氮气等，泵342可以用来加压冷却气体源350。将冷却气体352引导进输入管道344而至外壳346，其中冷却气体352用来将热量传递出或远离窗304，之后通过输出管道348引导出窗冷却系统340。该窗304的总体温度可因此通过改变冷却气体352通过窗冷却系统340的流率而降低。该输入和输出管道，以及该外壳，可以设计为暴露如最小化跨该窗的温度梯度所需的那么多或者那么少部分窗304。图6是该冷却系统340的窗304的顶部的立体图。图7是图6的窗304的剖视示意图。空气可从外部环境沿管道引导至该窗中部环绕外壳，在这里是该窗最热的地方。离开该环绕外壳的空气被引导朝向该窗的中间，并通过该外壳中的孔离开该窗外壳。这降低最热的地方的温度，最小化该温度梯度和应力，并降低总的窗温度。
图4A和4B说明了一个计算机系统，其适于实现用于本发明的一个或多个实施方式的控制器（如图3中336）。图4A示出计算机系统400一种可能的物理形式。当然，该计算机系统可以具有从集成电路、印刷电路板和小型手持设备到巨型超级计算机的范围内的许多物理形式。计算机系统400包括监视器402、显示器404、机箱406、磁盘驱动器408、键盘410和鼠标412。磁盘414是用来与计算机系统400传入和传出数据的计算机可读介质。
图4B是计算机系统400的框图的一个例子。连接到系统总线420的是各种各样的子系统。处理器422（也称为中央处理单元，或CPU）连接到存储设备，包括存储器424。存储器424包括随机访问存储器（RAM）和只读存储器（ROM）。如本领域所公知的，ROM用作向CPU单向传输数据和指令，而RAM通常用来以双向的方式传输数据和指令。这两种类型的存储器可包括下面描述的任何合适的计算机可读介质。固定磁盘426也是双向连接到CPU422；其提供额外的数据存储容量并且也包括下面描述的任何计算机可读介质。固定磁盘426可用来存储程序、数据等，并且通常是次级存储介质（如硬盘），其比主存储器慢。可以理解的是保留在固定磁盘426内的信息可以在适当的情况下作为虚拟存储器以标准的方式结合在存储器424中。可移动存储器414可以采用下面描述的任何计算机可读介质的形式。
CPU422还连接到各种输入/输出设备，如显示器404、键盘410、鼠标412和扬声器430。通常，输入/输出设备可以是下面的任何一种：视频显示器、轨迹球、鼠标、键盘、麦克风、触摸显示器、转换器读卡器、磁带或纸带阅读器、书写板、触针、语音或手写识别器、生物阅读器或其他计算机。CPU422可选地可使用网络接口440连接到另一台计算机或者电信网络。利用这样的网络接口，计划在执行上述方法步骤地过程中，CPU可从网络接收信息或者向网络输出信息。此外，本发明的方法实施方式可在CPU422上单独执行或者可在如Internet的网络上与共享该处理一部分的远程CPU一起执行。
另外，本发明的实施方式进一步涉及具有计算机可读介质的计算机存储产品，在计算机可读介质上有用于执行各种计算机实现的操作的计算机代码。该介质和计算机代码可以是那些为本发明目的专门设计和构建的，或者它们可以是对于计算机软件领域技术人员来说公知并且可以得到的类型。计算机可读介质的例子包括，但不限于：磁介质，如硬盘、软盘和磁带；光介质，如CD-ROM和全息设备；磁-光介质，如光软盘；以及为了存储和执行程序代码专门配置的硬件设备，如专用集成电路（ASIC）、可编程逻辑器件（PLD）以及ROM和RAM器件。计算机代码的例子包括如由编译器生成的机器代码，以及包含高级代码的文件，该高级代码能够由计算机使用解释器来执行。计算机可读介质还可以是在载波中由计算机数据信号携带的并且表示能够被处理器执行的指令序列的计算机代码。
如何使用本发明的例子是形成如贯穿硅过孔的特征，其可用于三维集成电路（“3DIC”）器件。贯穿硅过孔是蚀刻进该硅基片的特征，其深度范围从例如5微米至400微米，以及关键尺寸范围从例如1微米至100微米。贯穿硅过孔可以在CMOS器件制造方案过程中任何时候形成，并且可以比通常的CMOS器件大，例如可以只有3到5微米厚。使用贯穿硅过孔包括比其他可能的方式能够更直接地在3DIC器件的不同层上接连CMOS电路。贯穿硅过孔结合在3DIC器件集成方案中的好处可包括最终器件的更小的形状因数和更高的封装密度，以及性能的提高，如更高的器件速度和更低的功耗。
3DIC器件结合贯穿硅过孔的例子在图5中示出。单个3D堆叠层器件500由单独的硅晶片510、520和530组成，它们物理粘合在一起540。每个单独的硅晶片包含由多个完全制造的以及具备一定功能的2DCMOS器件550组成的层，这些器件通过金属填充的贯穿硅过孔560彼此直接相连。就是说，贯穿硅过孔560允许将一个层（例如520）的电路与上面的层（例如510）的电路和/或下面的层（例如530）的电路直接连接。贯穿硅过孔570还可用来将该三维集成电路器件500与外部电路连接（未示）。
贯穿硅过孔结合在器件集成方案中会产生额外的处理成本和复杂性。例如，完整的CMOS器件通常集成专用的结构，如板，以允许在最终的装置上运行之前进行电气测试。多个导电和/或电介质器件层通常存在于该板区域中（如之前在图2A中举例说明的）。如果该板区域用来形成贯穿硅过孔，那么所有下面的导电和电介质层在贯穿硅过孔形成该硅基片上之前必须首先去除（例如图2B所述）。通常，每种类型的层必须在专用处理室中去除。例如，含金属层可以在金属蚀刻室中去除，含硅层可以在硅蚀刻室中去除，电介质层可以在电介质蚀刻室中去除。
或者，器件集成方案可包括专门的用于贯穿硅过孔的区域，其基本上没有电气器件层，由此避免与去除已有的器件层相关的成本和复杂性。然而，这种保留区域通常远离所需要的器件连接点，如板。所以，额外的处理成本和复杂性会以多次图案化、蚀刻、金属化、CMP和清洁步骤的形式出现，这些是将远端的贯穿硅过孔与该CMOS板连接所必需的。
参照本发明一个实施例，可将与去除已有的导电和/或电介质层相关的额外处理步骤减少到最少，因为这些层可以在单个室中去除，而不是在多个、专用的室。另外，使用本发明可以省略与形成与远端贯穿硅过孔的电连接相关的工艺步骤，其在该板区域中去除导电和电介质器件层并形成贯穿硅过孔。所以，使用本发明对于形成用于三维集成电路器件的特征（如贯穿硅过孔）是有利的。
图8示意性说明按照本发明一个实施例，一种利用稳态气流将特征蚀刻在硅层中的方法。这个工艺是深硅蚀刻，并可以使用上述该等离子处理系统300作为多类型多层工艺的一部分执行（如图1中步骤140），或作为独立的硅蚀刻工艺执行。例如，在形成CMOS器件之前或之后，在后端线程（“先过孔”）工艺之前，或在粘合之前或之后形成该后端线程之后（“后过孔”工艺），使用该深硅蚀刻以形成贯穿硅过孔。在之前的上述实施例中，使用包含SF6、O2、SiF4和HBr的蚀刻气体以不切换的、连续的方式（稳态）将特征蚀刻在硅基片中，其中SF6是主蚀刻剂，添加O2以通过与硅反应形成耐磨的SiO2层而保护侧壁（侧壁钝化）。在这个实施例中，O2由其他含氧气体（如SO2）部分或者完全替代，以便增强氧化物的特性和控制该侧壁的形貌。类似于前面的实施例，含氟气体（如SF6）是主蚀刻剂和该含氧气体用作钝化氧化剂。图9是按照本发明一个实施例，该深硅蚀刻穿过掩模的剖视示意图。该掩模902可以是光刻胶（PR）掩模和/或硬掩模。如图9所示，氟物质在垂直方向穿过该硅层和蚀刻特征，而该侧壁904由硅氧化物（SiOx）层906保护。该垂直蚀刻由该偏置电压增强。可以添加SiF4以减少该掩模下方的底切。
图10是也可用于这个实施例中该创新性深硅蚀刻的等离子处理系统700的示意图。该等离子处理系统700类似于该等离子处理系统300，以及类似的元件用类似的参考标号表示，从而本领域的一般技术人员将理解类似的元件而不需要进一步的解释。如图10所示，该等离子处理系统700包括气体源，包括含氧气体源730、含氟气体源732、SiF4气体源734和其他气体源736，由该控制器336控制。该控制器可如上述图4A和4B中所示实现。
回头参考图8，包括含氧气体（例如，SO2）和含氟气体的蚀刻气体是提供进蚀刻室，其中设置该硅层（602）。该硅层可以是硅基片（通常是晶体硅）或其他硅层。由该蚀刻气体产生等离子（604）。提供偏置电压（606），使用该等离子将特征蚀刻在该硅层中（608）。然后，停止至该等离子室的该蚀刻气体流（610）。
该偏置电压等于或大于5伏特。优选地，该偏置电压在5至500伏特之间。该偏置电压可以几百伏特。该含氧气体用作钝化气体，并包括SO2、CO2、CO、NO2或N2O的至少一个。优选地，该含氧气体包括SO2。该含氧气体可进一步包括O2。该含氟气体包含SF6或NF3，优选地SF6，作为蚀刻剂。该蚀刻气体可进一步包含SiF4、HBr、C4F8和/或其他氟碳化合物作为添加剂。另外，该蚀刻气体进一步包括含硼（B）气体，如BCO3、B2H6、BCl3等，作为除该含氧气体之外的钝化气体。
该硅蚀刻制法的例子可包括：包含大约300sccm SF6，大约0至150sccm O2，大约0至200sccm SO2（优选地30至150sccm SO2）和大约150sccm SiF4的蚀刻气体，大约100mTorr压强，大约2500瓦特的该等离子功率供应，大约250伏特的晶片偏置电压。添加SO2或用SO2替代O2出乎意料地减少底切和侧壁粗糙度，并在过孔形貌中提供更大的锥度。例如，该原始蚀刻气体制法中大约40%至50%的O2可以SO2替代，以便降低该掩模下方的底切。如果其他条件相同，SO2相对O2增加的量/比率提供更加锥化的轮廓。该偏置电压和/或总流率也影响锥度。因此，通过控制这些参数，可以控制该特征的锥度以满足该特征给定的规范。
发现将SiF4添加到SF6/SO2/O2化学制剂出乎意料地在高度锥化的过孔中降低弯曲、减少底切并加宽底部CD。例如，使用该包含大约300sccm SF6、大约120sccm O2、大约30sccm SO2和0sccm SiF4的蚀刻气体，在大约100mTorr压强下，利用大约2500瓦特的该等离子功率供应和大约250伏特的晶片偏置电压，可以获得高度锥化的过孔（顶部CD大约35μm，底部CD大约8μm），而使用该包含大约300sccm SF6、大约120sccm O2、大约30至15sccm SO2（斜降）和150sccm SiF4的蚀刻气体，在大约100mTorr压强下，利用大约2500瓦特的该等离子功率供应和大约250伏特晶片偏置电压，可以获得具有较大底部CD的较小锥度的形貌（顶部CD大约34μm，底部CD大约24μm）。随着蚀刻过程深入该孔（过孔），该蚀刻反应改变。因此，为了获得所需要的轮廓，SO2或其他钝化气体成分的比率可斜升或斜降，该偏置电压、功率和/或压强可斜升或斜降，以随着该蚀刻进行而更好控制该形貌。
按照本发明一个实施例，该氧化/钝化气体成分由纯O2改变为SO2、CO2、CO、NO2、N2O或其组合，或者这些气体的一种或多种与O2的组合。不同的氧化气体成分改变稳态蚀刻过程中该保护侧壁（钝化层）的特性。当使用SO2，该钝化层可包括SiOx，而如果只是用O2，主要的成分是SiO2。如果N2O、NO2、NH3和/或N2用作该钝化气体，该钝化层的成分是SiN或SiON。如果使用CO2和/或CO，则该钝化层的成分是SiC或SiOC。此外，硅蚀刻过程中侧壁钝化还可通过向氧气或含氧气体添加其他化合物改变，如含B化合物。这会产生绝大部分是SiOBN或SiBN的侧壁钝化。改变该钝化层的结构对该钝化层的属性和性能有多种影响，因此影响该蚀刻特性和得到的特征轮廓。
另外，少量的含硫气体（如SO2）或其他气体（如SiF4）可以在该类Bosch工艺的钝化步骤中添加到该C4F8气体以便修改该侧壁上的碳基钝化层。这样的添加剂可产生C-S键或C-Si键，其特性不同于C-C键。这会减少该钝化步骤的时间，和/或提供使用循环的沉积-蚀刻工艺对该侧壁形貌的进一步控制。
本发明适于深硅蚀刻，尤其是高纵横比。例如，该特征的纵横比可以是至少80，或者，该特征的深度可以是至少80μm。
尽管本发明依照多个实施方式描述，但是存在落入本发明范围内的改变、置换和各种替代等同物。还应当注意，有许多实现本发明方法和设备的可选方式。所以，其意图是下面所附的权利要求解释为包括所有这样的落入本发明主旨和范围内的改变、置换和各种替代等同物。

Claims (23)

1.一种利用稳态气流将特征蚀刻在硅晶片中的方法，包括：
将晶片装载在等离子处理室中；
提供由SF6、SiF4、HBr和O2组成的稳态气流；
由该稳态气流形成等离子；
利用由该稳态气流形成的等离子蚀刻该硅晶片,其中所述蚀刻是连续的，非交替的；以及
从该等离子处理室去除该晶片。
2.根据权利要求1所述的方法，其中SiF4的浓度是总的稳态气流的至少10%。
3.根据权利要求1或2所述的方法，其中蚀刻在该硅中的特征至少1微米深。
4.一种将特征蚀刻在导电层、电介质层和硅基片中的设备，包括：等离子处理室，包括：
真空室；
电介质窗，其形成该真空室的侧壁；
至少一个天线，其邻近该电介质窗，用以提供功率来维持等离子；
至少一个等离子功率源电气连接到该至少一个天线，其中该功率供应源能够提供超过5000瓦特的功率；
电介质窗冷却系统，其中该电介质窗设在该电介质窗冷却系统上，由下列部件组成：
冷却气体源；
围壁，与该电介质窗隔开形成从该围壁延伸至该电介质窗的外壳；
输入管道，其将冷却气体引导进该外壳；
输出管道，将该冷却气体流从该外壳引导出；以及
泵，用于移动该冷却气体通过该输入和输出管道；
基片支撑件，用以在该等离子处理室内支撑硅基片；
压力调节器，用以调节该等离子处理室内压力；
气体入口，用于将气体提供在该等离子处理室中；
气体出口，用于从该等离子处理室排出气体；以及
气体源，与该气体入口流体连通。
5.根据权利要求4所述的设备，其中该气体源包括：
导电层蚀刻气体源；
电介质层蚀刻气体源；以及
硅基片蚀刻气体源。
6.根据权利要求4或5所述的设备，其中该硅基片气体源包括：
SF6气体源；
HBr气体源；
O2气体源；以及
SiF4气体源。
7.一种用于蚀刻特征的设备，包括：
等离子处理室，包括：
真空室；
形成该真空室的侧壁的电介质窗；
至少一个天线，其邻近该电介质窗，用于提供功率以维持等离子；
至少一个等离子功率源，电气连接到该至少一个天线；
基片支撑件，用以在该等离子处理室内支撑硅基片；
压力调节器，用以调节该等离子处理室内压力；
气体入口，用于将气体提供在该等离子处理室中；以及
气体出口，用于从该等离子处理室排出气体；
气体源，与该气体入口流体连通，包括：
导电层蚀刻气体源；
电介质层蚀刻气体源；以及
硅基片蚀刻气体源；以及
控制器，以可控方式连接到该气体源和该至少一个天线，包括：
至少一个处理器；以及
计算机可读介质，包括：
用于蚀刻导电层的计算机可读代码，包括：
用于将导电层蚀刻气体从该导电层蚀刻气体源提供到该等离子处理室的计算机可读代码；
用于将该导电层蚀刻气体形成等离子的计算机可读代码；以及
用于停止将该导电层蚀刻气体流从该导电层蚀刻气体源提供到该等离子处理室的计算机可读代码；
用于蚀刻电介质层的计算机可读代码，包括：
用于将电介质层蚀刻气体从该电介质层蚀刻气体源提供到该等离子处理室的计算机可读代码；
用于将该电介质层蚀刻气体形成等离子的计算机可读代码；以及
用于停止从该电介质层蚀刻气体源到该等离子处理室的该电介质层蚀刻气体流的计算机可读代码；以及
用于蚀刻在硅基片中的计算机可读代码，包括：
用于将硅基片蚀刻气体从该硅基片蚀刻气体源提供到该等离子处理室的计算机可读代码；
用于将该硅基片蚀刻气体形成等离子的计算机可读代码；以及
用于停止从该导电层蚀刻气体源到该等离子处理室的该硅基片蚀刻气体流的计算机可读代码。
8.根据权利要求7所述的设备，其中该硅基片气体源包括：
SF6气体源；
HBr气体源；
O2气体源；以及
SiF4气体源。
9.一种利用稳态气流将特征蚀刻在硅层中的方法，该方法包括：
提供包括含氧气体和含氟气体的蚀刻气体；
由该蚀刻气体生成等离子；
提供偏置电压；
使用该等离子将特征蚀刻在该硅层中,其中所述蚀刻是连续的，非交替的；以及
停止该蚀刻气体。
10.根据权利要求9所述的方法，其中该偏置电压是等于或大于5伏特。
11.根据权利要求9或10所述的方法，其中该含氧气体包括SO2、CO2、CO、NO2或N2O的至少一个。
12.根据权利要求11所述的方法，其中该含氧气体进一步包括O2。
13.根据权利要求9或10所述的方法，其中该含氟气体包含SF6或NF3。
14.根据权利要求13所述的方法，其中该蚀刻气体进一步包含SiF4。
15.根据权利要求9或10所述的方法，其中该蚀刻气体进一步包含HBr。
16.根据权利要求9或10所述的方法，其中该含氧气体包括SO2和O2，该方法进一步包括：
控制总流量或SO2与O2的比中至少一个以便控制该特征的锥化。
17.根据权利要求16所述的方法，进一步包括：在所述蚀刻过程中斜降SO2的流量。
18.根据权利要求9或10所述的方法，其中该蚀刻气体进一步包括C4F8。
19.根据权利要求9或10所述的方法，其中该蚀刻气体进一步包括含硼气体。
20.根据权利要求9或10所述的方法，其中在所述蚀刻中，该特征的纵横比是至少80。
21.根据权利要求9或10所述的方法，其中在所述蚀刻中，该特征的深度是至少80μm。
22.一种用于将特征蚀刻在硅层中的设备，包括：
等离子处理室，包括：
真空室；
形成该真空室的侧壁的电介质窗；
至少一个天线，其邻近该电介质窗并用于提供功率以维持等离子；
至少一个等离子功率源，其电气连接到该至少一个天线；
基片支撑件，用以在该等离子处理室内支撑硅基片；
压力调节器，用以调节该等离子处理室内压力；
气体入口，用于将气体提供在该等离子处理室中；以及
气体出口，用于从该等离子处理室排出气体；
气体源，与该气体入口流体连通，包括：
含氧气体源；
含氟气体源；以及
可选的添加剂气体源；以及
控制器，以可控方式连接到该气体源和该至少一个天线，包括：
至少一个处理器；以及
计算机可读介质，包括：
用于将蚀刻气体从该气体源提供到该等离子处理室的计算机可读代码，该蚀刻气体包括含氧气体和含氟气体；
用于由该蚀刻气体生成等离子的计算机可读代码；
用于提供偏置电压的计算机可读代码；
用于使用该等离子将特征蚀刻在该硅层中的计算机可读代码；以及
用于停止该蚀刻气体从该气体源流到该等离子处理室的计算机可读代码。
23.根据权利要求22所述的设备，其中该含氧气体源包括SO2气体源，该含氟气体源包括SF6气体源和该添加剂气体源包括SiF4气体源。
CN201310073173.1A 2007-12-21 2008-12-12 硅结构的制造和带有形貌控制的深硅蚀刻 Expired - Fee Related CN103258729B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US1636907P 2007-12-21 2007-12-21
US61/016,369 2007-12-21
US2777608P 2008-02-11 2008-02-11
US61/027,776 2008-02-11

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN2008801230592A Division CN101903989B (zh) 2007-12-21 2008-12-12 硅结构的制造和带有形貌控制的深硅蚀刻

Publications (2)

Publication Number Publication Date
CN103258729A true CN103258729A (zh) 2013-08-21
CN103258729B CN103258729B (zh) 2016-07-06

Family

ID=40824990

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201310073173.1A Expired - Fee Related CN103258729B (zh) 2007-12-21 2008-12-12 硅结构的制造和带有形貌控制的深硅蚀刻
CN2008801230592A Expired - Fee Related CN101903989B (zh) 2007-12-21 2008-12-12 硅结构的制造和带有形貌控制的深硅蚀刻

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN2008801230592A Expired - Fee Related CN101903989B (zh) 2007-12-21 2008-12-12 硅结构的制造和带有形貌控制的深硅蚀刻

Country Status (6)

Country Link
US (2) US9330926B2 (zh)
JP (2) JP5710267B2 (zh)
KR (1) KR101588909B1 (zh)
CN (2) CN103258729B (zh)
TW (1) TWI469211B (zh)
WO (1) WO2009085672A2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105161422A (zh) * 2015-07-30 2015-12-16 上海华虹宏力半导体制造有限公司 超级结深沟槽的制造方法
CN105699429A (zh) * 2016-01-08 2016-06-22 平高集团有限公司 一种微米级半导体传感器及其制备方法
CN110233096A (zh) * 2018-03-05 2019-09-13 东京毅力科创株式会社 硅膜的成膜方法和基板处理装置

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10651063B2 (en) * 2005-06-18 2020-05-12 Frederick A. Flitsch Methods of prototyping and manufacturing with cleanspace fabricators
US8283255B2 (en) * 2007-05-24 2012-10-09 Lam Research Corporation In-situ photoresist strip during plasma etching of active hard mask
US9059116B2 (en) 2007-11-29 2015-06-16 Lam Research Corporation Etch with pulsed bias
JP5710267B2 (ja) 2007-12-21 2015-04-30 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ シリコン構造体の製造及びプロファイル制御を伴うシリコンディープエッチング
US8173547B2 (en) * 2008-10-23 2012-05-08 Lam Research Corporation Silicon etch with passivation using plasma enhanced oxidation
KR20110000960A (ko) * 2009-06-29 2011-01-06 삼성전자주식회사 반도체 칩, 스택 모듈, 메모리 카드 및 그 제조 방법
US20110061812A1 (en) * 2009-09-11 2011-03-17 Applied Materials, Inc. Apparatus and Methods for Cyclical Oxidation and Etching
US20110061810A1 (en) * 2009-09-11 2011-03-17 Applied Materials, Inc. Apparatus and Methods for Cyclical Oxidation and Etching
US20110065276A1 (en) * 2009-09-11 2011-03-17 Applied Materials, Inc. Apparatus and Methods for Cyclical Oxidation and Etching
US20110130007A1 (en) * 2009-10-26 2011-06-02 Applied Materials, Inc. In-situ clean to reduce metal residues after etching titanium nitride
TW201216354A (en) * 2010-10-05 2012-04-16 Univ Nat Taiwan Science Tech Method for etching high-aspect-ratio features
US8133349B1 (en) 2010-11-03 2012-03-13 Lam Research Corporation Rapid and uniform gas switching for a plasma etch process
JP2012124351A (ja) * 2010-12-09 2012-06-28 Toshiba Corp 集積回路装置の製造方法
JP5654359B2 (ja) * 2011-01-06 2015-01-14 株式会社アルバック プラズマエッチング方法、及びプラズマエッチング装置
WO2012122064A1 (en) * 2011-03-04 2012-09-13 Tokyo Electron Limited Method of etching silicon nitride films
JP5659059B2 (ja) * 2011-03-24 2015-01-28 株式会社アルバック シリコン基板のエッチング方法
US8609548B2 (en) 2011-06-06 2013-12-17 Lam Research Corporation Method for providing high etch rate
US8440473B2 (en) 2011-06-06 2013-05-14 Lam Research Corporation Use of spectrum to synchronize RF switching with gas switching during etch
US8598040B2 (en) * 2011-09-06 2013-12-03 Lam Research Corporation ETCH process for 3D flash structures
US9978565B2 (en) 2011-10-07 2018-05-22 Lam Research Corporation Systems for cooling RF heated chamber components
WO2013114882A1 (ja) * 2012-02-01 2013-08-08 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
US20130203259A1 (en) * 2012-02-07 2013-08-08 Lam Research Corporation Pressure control valve assembly of plasma processing chamber and rapid alternating process
FR2990757B1 (fr) * 2012-05-15 2014-10-31 Commissariat Energie Atomique Capteur capacitif a materiau poreux ayant un agencement ameliore
US9041210B2 (en) 2012-06-19 2015-05-26 International Business Machines Corporation Through silicon via wafer and methods of manufacturing
US10283615B2 (en) 2012-07-02 2019-05-07 Novellus Systems, Inc. Ultrahigh selective polysilicon etch with high throughput
JP5968130B2 (ja) * 2012-07-10 2016-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP5878091B2 (ja) * 2012-07-20 2016-03-08 東京エレクトロン株式会社 エッチング方法
US9159574B2 (en) * 2012-08-27 2015-10-13 Applied Materials, Inc. Method of silicon etch for trench sidewall smoothing
JP6059048B2 (ja) * 2013-03-11 2017-01-11 東京エレクトロン株式会社 プラズマエッチング方法
US9054050B2 (en) 2013-11-06 2015-06-09 Tokyo Electron Limited Method for deep silicon etching using gas pulsing
US9558928B2 (en) * 2014-08-29 2017-01-31 Lam Research Corporation Contact clean in high-aspect ratio structures
US10490429B2 (en) 2014-11-26 2019-11-26 Applied Materials, Inc. Substrate carrier using a proportional thermal fluid delivery system
KR102344525B1 (ko) * 2015-03-18 2021-12-30 세메스 주식회사 기판 처리 장치 및 방법
JP6327295B2 (ja) 2015-08-12 2018-05-23 セントラル硝子株式会社 ドライエッチング方法
US10236442B2 (en) * 2015-10-15 2019-03-19 Samsung Electronics Co., Ltd. Methods of forming an interconnection line and methods of fabricating a magnetic memory device using the same
KR102449182B1 (ko) * 2015-10-15 2022-10-04 삼성전자주식회사 배선 형성 방법 및 이를 이용한 자기 기억 소자의 제조방법
JP6603586B2 (ja) * 2016-01-19 2019-11-06 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP6722760B2 (ja) * 2016-06-20 2020-07-15 東京エレクトロン株式会社 被処理体を処理する方法
JP2018170363A (ja) * 2017-03-29 2018-11-01 東芝メモリ株式会社 半導体装置の製造方法及び半導体装置
JP6945385B2 (ja) * 2017-08-14 2021-10-06 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP2019121750A (ja) * 2018-01-11 2019-07-22 東京エレクトロン株式会社 エッチング方法およびエッチング装置
KR20210037318A (ko) 2019-09-27 2021-04-06 삼성전자주식회사 기판 처리 장치와 방법, 그 처리 방법을 이용한 반도체 소자 제조방법
KR102297835B1 (ko) * 2019-11-21 2021-09-02 (재)한국나노기술원 테이퍼 형태의 경사벽을 갖는 비아 홀 제조 방법
KR20210087352A (ko) 2020-01-02 2021-07-12 삼성전자주식회사 에어 스페이서를 가지는 반도체 소자
US11177137B2 (en) * 2020-01-17 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer etching process and methods thereof

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2522036B2 (ja) * 1989-01-30 1996-08-07 富士電機株式会社 深掘りエッチング方法
KR950034523A (ko) * 1994-05-24 1995-12-28 문정환 반도체장치 제조방법
JP3353492B2 (ja) 1994-10-18 2002-12-03 ソニー株式会社 シリコン材料のパターニング方法
JPH08115900A (ja) * 1994-10-18 1996-05-07 Sony Corp シリコン系材料層のパターニング方法
US5863376A (en) 1996-06-05 1999-01-26 Lam Research Corporation Temperature controlling method and apparatus for a plasma processing chamber
US5843226A (en) * 1996-07-16 1998-12-01 Applied Materials, Inc. Etch process for single crystal silicon
JPH1064881A (ja) 1996-08-20 1998-03-06 Hitachi Ltd プラズマエッチング装置及びプラズマエッチング方法
US6534409B1 (en) 1996-12-04 2003-03-18 Micron Technology, Inc. Silicon oxide co-deposition/etching process
DE19706682C2 (de) 1997-02-20 1999-01-14 Bosch Gmbh Robert Anisotropes fluorbasiertes Plasmaätzverfahren für Silizium
JPH10256260A (ja) * 1997-03-11 1998-09-25 Sony Corp 高融点金属系材料層を有するゲート電極の形成方法、及び高融点金属系材料層を有するゲート電極を備えた半導体装置の製造方法
US6127278A (en) 1997-06-02 2000-10-03 Applied Materials, Inc. Etch process for forming high aspect ratio trenched in silicon
JPH1197414A (ja) 1997-09-25 1999-04-09 Sony Corp 酸化シリコン系絶縁膜のプラズマエッチング方法
JPH11111686A (ja) 1997-10-01 1999-04-23 Nippon Telegr & Teleph Corp <Ntt> 低ガス圧プラズマエッチング方法
US20020076935A1 (en) 1997-10-22 2002-06-20 Karen Maex Anisotropic etching of organic-containing insulating layers
US5904520A (en) 1998-01-05 1999-05-18 Utek Semiconductor Corp. Method of fabricating a CMOS transistor
TW412792B (en) * 1999-02-10 2000-11-21 Applied Materials Inc Etching back process for solving the plug loss
US6458648B1 (en) 1999-12-17 2002-10-01 Agere Systems Guardian Corp. Method for in-situ removal of side walls in MOM capacitor formation
US6491835B1 (en) 1999-12-20 2002-12-10 Applied Materials, Inc. Metal mask etching of silicon
JP2001319925A (ja) 2000-05-12 2001-11-16 Chemitoronics Co Ltd プラズマエッチング装置
US6284666B1 (en) * 2000-05-31 2001-09-04 International Business Machines Corporation Method of reducing RIE lag for deep trench silicon etching
US6566270B1 (en) * 2000-09-15 2003-05-20 Applied Materials Inc. Integration of silicon etch and chamber cleaning processes
US6387804B1 (en) 2000-09-19 2002-05-14 Advanced Micro Devices, Inc. Passivation of sidewall spacers using ozonated water
US6680232B2 (en) * 2000-09-22 2004-01-20 Fairchild Semiconductor Corporation Trench etch with incremental oxygen flow
JP4625229B2 (ja) 2001-02-15 2011-02-02 アイメック 半導体デバイスの製造方法
US6712983B2 (en) * 2001-04-12 2004-03-30 Memsic, Inc. Method of etching a deep trench in a substrate and method of fabricating on-chip devices and micro-machined structures using the same
JP2002313776A (ja) 2001-04-19 2002-10-25 Toshiba Corp ドライエッチング方法及びドライエッチング装置
US6743727B2 (en) 2001-06-05 2004-06-01 International Business Machines Corporation Method of etching high aspect ratio openings
US6746961B2 (en) * 2001-06-19 2004-06-08 Lam Research Corporation Plasma etching of dielectric layer with etch profile control
JP3527901B2 (ja) * 2001-07-24 2004-05-17 株式会社日立製作所 プラズマエッチング方法
ATE557418T1 (de) * 2001-10-31 2012-05-15 Tokyo Electron Ltd Verfahren zum ätzen von merkmalen mit hohem streckungsverhältnis
WO2003056617A1 (fr) * 2001-12-27 2003-07-10 Tokyo Electron Limited Procede de gravure et dispositif de gravure au plasma
US7129178B1 (en) * 2002-02-13 2006-10-31 Cypress Semiconductor Corp. Reducing defect formation within an etched semiconductor topography
US7169255B2 (en) * 2002-02-15 2007-01-30 Hitachi High-Technologies Corporation Plasma processing apparatus
DE10209763A1 (de) * 2002-03-05 2003-10-02 Bosch Gmbh Robert Vorrichtung und Verfahren zum anisotropen Plasmaätzen eines Substrates, insbesondere eines Siliziumkörpers
JP4048802B2 (ja) 2002-03-08 2008-02-20 富士電機デバイステクノロジー株式会社 トレンチ形成方法
US7547635B2 (en) 2002-06-14 2009-06-16 Lam Research Corporation Process for etching dielectric films with improved resist and/or etch profile characteristics
JP4167542B2 (ja) 2002-07-17 2008-10-15 積水化学工業株式会社 プラズマエッチング用ガス供給装置並びにプラズマエッチングシステム及び方法
JP4184851B2 (ja) * 2003-03-31 2008-11-19 東京エレクトロン株式会社 プラズマ処理方法
US6916746B1 (en) 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
US7348245B2 (en) * 2003-04-28 2008-03-25 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same
US6958112B2 (en) 2003-05-27 2005-10-25 Applied Materials, Inc. Methods and systems for high-aspect-ratio gapfill using atomic-oxygen generation
US7078312B1 (en) * 2003-09-02 2006-07-18 Novellus Systems, Inc. Method for controlling etch process repeatability
US7135410B2 (en) 2003-09-26 2006-11-14 Lam Research Corporation Etch with ramping
US6949460B2 (en) 2003-11-12 2005-09-27 Lam Research Corporation Line edge roughness reduction for trench etch
US20050145341A1 (en) 2003-11-19 2005-07-07 Masaki Suzuki Plasma processing apparatus
JP4381963B2 (ja) * 2003-11-19 2009-12-09 パナソニック株式会社 プラズマ処理装置
DE10361635B4 (de) 2003-12-30 2010-05-06 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Abstandselements für ein Leitungselement durch anwenden einer Ätzstoppschicht, die durch eine stark richtungsgebundene Abscheidetechnik aufgebracht wird und Transistor mit Abstandselement
US7202170B2 (en) 2004-01-20 2007-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of improving etching profile of floating gates for flash memory devices
US7358192B2 (en) 2004-04-08 2008-04-15 Applied Materials, Inc. Method and apparatus for in-situ film stack processing
US7285503B2 (en) 2004-06-21 2007-10-23 Applied Materials, Inc. Hermetic cap layers formed on low-k films by plasma enhanced chemical vapor deposition
US20060118519A1 (en) * 2004-12-03 2006-06-08 Applied Materials Inc. Dielectric etch method with high source and low bombardment plasma providing high etch rates
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
US7645707B2 (en) 2005-03-30 2010-01-12 Lam Research Corporation Etch profile control
US20070056927A1 (en) * 2005-09-14 2007-03-15 Tsou Len Y Process and system for etching doped silicon
JP2007088168A (ja) * 2005-09-21 2007-04-05 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
JP4488999B2 (ja) * 2005-10-07 2010-06-23 株式会社日立ハイテクノロジーズ エッチング方法およびエッチング装置
KR100801308B1 (ko) 2005-11-12 2008-02-11 주식회사 하이닉스반도체 고선택비 하드마스크를 이용한 트렌치 형성 방법 및 그를이용한 반도체소자의 소자분리 방법
KR20080077642A (ko) 2005-12-23 2008-08-25 엠케이에스 인스트루먼츠, 인코포레이티드 가스들의 다운스트림 해리용 방법들 및 장치들
US7780865B2 (en) 2006-03-31 2010-08-24 Applied Materials, Inc. Method to improve the step coverage and pattern loading for dielectric films
US7807219B2 (en) 2006-06-27 2010-10-05 Lam Research Corporation Repairing and restoring strength of etch-damaged low-k dielectric materials
KR100763514B1 (ko) 2006-06-30 2007-10-04 삼성전자주식회사 반도체 장치의 개구 형성 방법 및 이를 이용한 반도체 장치제조 방법
US7829465B2 (en) 2006-08-09 2010-11-09 Shouliang Lai Method for plasma etching of positively sloped structures
US8124516B2 (en) 2006-08-21 2012-02-28 Lam Research Corporation Trilayer resist organic layer etch
JP5710267B2 (ja) 2007-12-21 2015-04-30 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ シリコン構造体の製造及びプロファイル制御を伴うシリコンディープエッチング
US9018098B2 (en) 2008-10-23 2015-04-28 Lam Research Corporation Silicon etch with passivation using chemical vapor deposition
US8173547B2 (en) 2008-10-23 2012-05-08 Lam Research Corporation Silicon etch with passivation using plasma enhanced oxidation

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105161422A (zh) * 2015-07-30 2015-12-16 上海华虹宏力半导体制造有限公司 超级结深沟槽的制造方法
CN105699429A (zh) * 2016-01-08 2016-06-22 平高集团有限公司 一种微米级半导体传感器及其制备方法
CN110233096A (zh) * 2018-03-05 2019-09-13 东京毅力科创株式会社 硅膜的成膜方法和基板处理装置
CN110233096B (zh) * 2018-03-05 2023-11-24 东京毅力科创株式会社 硅膜的成膜方法和基板处理装置

Also Published As

Publication number Publication date
US9330926B2 (en) 2016-05-03
JP2013243379A (ja) 2013-12-05
KR20100105725A (ko) 2010-09-29
WO2009085672A3 (en) 2009-09-03
US20090184089A1 (en) 2009-07-23
JP2011508431A (ja) 2011-03-10
JP5710267B2 (ja) 2015-04-30
JP5833600B2 (ja) 2015-12-16
TW200945433A (en) 2009-11-01
CN101903989A (zh) 2010-12-01
US20160233102A1 (en) 2016-08-11
CN101903989B (zh) 2013-04-17
KR101588909B1 (ko) 2016-02-12
TWI469211B (zh) 2015-01-11
US9865472B2 (en) 2018-01-09
CN103258729B (zh) 2016-07-06
WO2009085672A2 (en) 2009-07-09

Similar Documents

Publication Publication Date Title
CN101903989B (zh) 硅结构的制造和带有形貌控制的深硅蚀刻
US9018098B2 (en) Silicon etch with passivation using chemical vapor deposition
US8574447B2 (en) Inorganic rapid alternating process for silicon etch
KR20190049482A (ko) 스택 내에 피처들을 에칭하기 위한 방법
CN101779277B (zh) 用于蚀刻设在反射层下方的介电层的方法和设备
CN101584027B (zh) 减少刻蚀过程中的线路末端缩短
JP2020529732A (ja) 周期的な不動態化およびエッチングを使用する高アスペクト比の選択的横方向エッチング
CN101506939A (zh) 在斜面蚀刻处理期间避免低k损伤
WO2010047976A2 (en) Silicon etch with passivation using plasma enhanced oxidation
CN101148765B (zh) 硅片蚀刻方法
CN101730930A (zh) 在蚀刻高纵横比结构中降低微负载的方法
TW201411720A (zh) 具有混合模式脈動之蝕刻
TWI552221B (zh) 高蝕刻速率之提供方法
TW201401364A (zh) 用於平滑側壁快速交替式蝕刻程序之受控氣體混合
TW201413816A (zh) 用以提供介層窗之方法
KR102595435B1 (ko) 패턴 붕괴를 방지하기 위한 에칭 후 처리
CN103000482A (zh) 蚀刻方法和装置
CN107785253A (zh) 利用侧边溅射的线边缘粗糙表面改进
JP2004039777A (ja) プラズマ処理方法
TW201903897A (zh) 用於半導體處理之矽基沉積

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160706

Termination date: 20191212