CN103339717B - 具有分段形成的贯通硅通路及芯片上载体的堆叠微电子组件 - Google Patents

具有分段形成的贯通硅通路及芯片上载体的堆叠微电子组件 Download PDF

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伊利亚斯·默罕默德
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Abstract

提供的微电子组件(100)包括，基本上由半导体或无机介电材料中至少一种组成的第一元件(110)，第一元件(110)具有面对且与微电子元件(102)的主表面(104)附接的表面(103)，复数个导电垫(106)在主表面(104)暴露，微电子元件(102)内具有有源半导体器件。第一开口(111)从第一元件(110)的暴露表面(118)朝着与微电子元件(102)附接的表面(103)延伸，第二开口(113)从第一开口(111)延伸至第一个导电垫(106)，其中在第一开口与第二开口相交处，第一开口的内表面(121)和第二开口的内表面(123)相对于微电子元件(102)的主表面(104)以不同角度延伸。导电元件(114)在第一开口(111)及第二开口(113)内延伸，且可与至少一个导电垫(106)接触。

Description

具有分段形成的贯通硅通路及芯片上载体的堆叠微电子组件
相关申请的交叉引用
本申请要求申请号为13/051424、申请日为2011年3月18日的美国专利申请之申请日之利益，该申请要求临时申请号为61/419033、申请日为2010年12月2日的美国临时专利申请之利益，其公开的内容以引用的方式并入本文。
背景技术
本发明涉及微电子器件的封装，尤其是半导体器件的封装。
微电子器件通常包括如硅或砷化镓等半导体材料的薄板，一般称为裸片或半导体芯片。半导体芯片一般设置为单独的预封装单元。在一些单元的设计中，半导体芯片安装至基板或芯片载体上，而基板或芯片载体再安装至如印刷电路板等的电路板上。
有源电路在半导体芯片的第一面（如正面）制备。为便于与有源电路的电连接，在芯片的同一面设置有结合垫。结合垫通常以规则阵列的形式设置，或者沿裸片的边缘，或者在裸片的中心，对于许多存储器件来说设置在裸片的中心。结合垫通常由如铜或铝等的导电金属制成，大约为0.5微米(µm)厚。结合垫可包括单层或多层的金属。结合垫的大小随器件类型而变化，但典型地，在一侧的尺寸为几十微米至几百微米。
贯通硅通路（TSV）用于使其上设有结合垫的半导体芯片的正面与半导体芯片的与正面相对的背面电连接。常规的TSV孔会使可用于容纳有源电路的第一表面部分缩减。这种第一表面上可用于有源电路的可利用空间的减少，会使生产每个半导体芯片所需的硅量增加，从而潜在地增加每个芯片的成本。
在芯片的任一几何布置中，尺寸是重要的考虑因素。随着便携式电子装置的快速发展，芯片的更紧凑几何布置的需求变得更为强烈。仅以示例的方式说明，通常称为“智能手机”的装置，集成了移动电话及强大的数据处理器、存储器、如全球定位系统接收器、数码相机等的辅助器件等的功能，以及局域网连接，并伴有高分辨率的显示及相关的图像处理芯片。这种装置可提供如完整的互联网连接、包括高清视频等的娱乐、导航、电子银行及更多的功能，都设置在袖珍式的装置内。复杂的便携装置要求把大量芯片包装至狭小的空间内。此外，一些芯片具有许多输入和输出接口，一般称为“I/O口”。这些I/O口必须与其他芯片的I/O口互连。这种互连应尽量短且应具有低的阻抗，以使信号传输延迟最小化。形成这些互连的元器件应不大幅度增加组件的尺寸。类似需求也出现在其他应用中，例如，数据服务器，如在互联网搜索引擎中使用的数据服务器。例如，在复杂芯片之间设置大量短且阻抗低的互连的结构，可增加搜索引擎的频带宽度（bandwidth），并降低其能耗。
尽管在半导体通路的形成和互连方面已取得进展，但为加强制作芯片正面与背面之间连接的处理过程，及这种过程生成的结构，仍可以做出进一步的改进。
发明内容
根据本发明的一个方面，微电子组件可包括第一元件、微电子元件、第一开口及导电元件，微电子元件与第一元件附接，使得第一元件的表面面对微电子元件主表面，第一开口从第一元件的暴露表面朝着面对微电子元件的表面延伸。第一元件可基本上由半导体或无机介电材料中至少一种组成。微电子元件可具有在主表面暴露的复数个导电垫。微电子元件内可具有有源半导体器件。微电子组件还可包括从第一开口延伸至第一个导电垫的第二开口。在第一开口与第二开口相交处，第一开口的内表面和第二开口的内表面可相对于微电子元件的主表面以不同角度延伸。导电元件可在第一开口及第二开口内延伸，且可与至少一个导电垫接触。
根据本发明的另一方面，微电子组件可包括第一元件、微电子元件、第一开口及导电元件，微电子元件与第一元件附接，使得第一元件的表面面对微电子元件主表面，第一开口从第一元件的暴露表面朝着面对微电子元件的表面延伸。第一元件可基本上由半导体或无机介电材料中至少一种组成。微电子元件可具有在主表面暴露的复数个导电垫。微电子元件内可具有有源半导体器件。微电子组件还可包括从第一开口穿过第一个导电垫而延伸的第二开口。在第一开口与第二开口相交处，第一开口的内表面和第二开口的内表面可相对于微电子元件的主表面以不同角度延伸。导电元件可在第一开口及第二开口内延伸，且可与至少一个导电垫接触。
在特定实施例中，导电元件可与第一开口及第二开口中至少一个的内表面的轮廓一致。在示例性的实施例中，导电元件可具有由第一开口和第二开口中至少一个的内表面的轮廓独立确定的外形。在一个实施例中，导电元件可具有圆柱形或截头圆锥形中至少一种的外形。在特定实施例中，第一元件可为没有有源半导体器件的载体。在示例性的实施例中，第一元件内可进一步包括至少一个无源电路元件。在一个实施例中，至少一个无源电路元件可包括，从由电感器、电阻器或电容器组成的群组中选择的至少一个。在特定实施例中，载体可机械支撑微电子元件。
在示例性的实施例中，第一元件可具有第一厚度，而微电子元件可具有小于或等于第一厚度的第二厚度。在一个实施例中，微电子元件的主表面可为其正面。微电子元件可具有与正面相对的背面，微电子元件可具有从背面延伸、且暴露至少一个导电垫的至少一部分的开口。第二导电元件可在微电子元件的开口内延伸，并可与导电垫电连接。在示例性的实施例中，微电子元件可包括复数个开口。微电子组件可包括在第二开口内延伸且与导电垫电连接的复数个第二导电元件。在特定实施例中，各第二导电元件可分别与相应的一个导电垫电连接。
根据本发明的又一方面，微电子组件可包括第一元件、微电子元件、第一导电元件及第二导电元件，微电子元件与第一元件附接，使得第一元件的表面面对微电子元件主表面。第一元件可基本上由半导体或无机介电材料中至少一种组成。微电子元件可具有复数个导电垫，导电垫具有在主表面暴露的上表面及与上表面相对的下表面。微电子元件内可具有有源半导体器件。第一导电元件可在第一元件的第一开口内延伸，并可与至少一个导电垫的上表面接触。第二导电元件可穿过微电子元件内的第二开口而延伸，并可与至少一个导电垫接触。第一导电元件和第二导电元件可在微电子组件的相对的两表面暴露，用于与微电子组件外部的至少一个元器件导电互连。
在一个实施例中，第一开口的内表面与第二开口的内表面可分别远离至少一个导电垫的上表面及下表面以不相同的第一角度和第二角度延伸。在特定实施例中，微电子元件可包括复数个第二开口，微电子组件可包括在第二开口内延伸、且与导电垫电连接的复数个第二导电元件。第二导电元件可分别与在第一开口内延伸的相应的第一导电元件电连接。在示例性的实施例中，第一元件内可进一步包括至少一个无源电路元件。在一个实施例中，第一元件内的开口可包括从第一元件的背面朝着正面延伸的第三开口。第一元件内的开口可进一步包括从第三开口延伸、并使至少一个导电垫的上表面的至少一部分暴露的第四开口。第一导电元件可至少在第三开口内并穿过第四开口而延伸，以与至少一个导电垫的上表面接触。
在特定实施例中，导电元件可具有由第一开口与第二开口中至少一个的内表面的轮廓独立确定的外形。在示例性的实施例中，导电元件可具有圆柱形或截头圆锥形中至少一种的外形。在一个实施例中，导电元件可从邻近第一元件暴露表面的第一宽度向邻近微电子元件导电垫的第二宽度均匀地逐渐变细。在特定实施例中，导电元件可与第一开口及第二开口中至少一个的内表面的轮廓一致。在示例性的实施例中，导电元件在第二开口内的部分可与第二开口的内表面的轮廓一致。在一个实施例中，导电元件在第一开口与第二开口内延伸的部分可具有圆柱形或截头圆锥形中至少一种的外形。
在示例性的实施例中，导电元件的第一部分可从邻近第一表面暴露表面的第一宽度向第二开口内的第一位置处的第二宽度均匀地逐渐变细。导电元件的第二部分可从邻近微电子元件背面的第三宽度向第一位置处的第四宽度均匀地逐渐变细。在一个实施例中，微电子元件的第二开口可从微电子的背面穿过导电垫而延伸。第二导电元件可穿过导电垫而延伸，且可与第一导电元件在第一开口内的一位置电耦合。在特定实施例中，第一导电元件可与微电子元件内第二开口的轮廓一致。在示例性的实施例中，第一导电元件的轮廓独立于微电子元件内第二开口的轮廓。
本发明的另一方面可提供系统，包括根据本发明上述方面的微电子结构、及与结构电连接的一个或多个其他电子元器件。例如，系统还可包括外壳，所述结构和所述其他电子元器件安装至所述外壳。根据本发明该方面优选实施例的系统可比同类的常规系统更紧凑。
根据本发明又一方面，形成微电子组件的方法，可包括如下步骤：（a）使基本上由半导体或无机介电材料中至少一种组成的第一元件与微电子元件附接，使得第一元件的第一表面面对微电子元件的主表面，微电子元件具有至少一个导电垫，导电垫具有在主表面暴露的上表面，微电子元件具有邻近主表面的有源半导体器件，（b）然后形成穿过第一元件而延伸、并与至少一个导电垫的上表面接触的第一导电元件，及（c）在步骤（b）之前或之后，形成穿过微电子元件而延伸的第二导电元件，第二导电元件与主表面上的第一导电垫或第二导电垫中至少一个接触。
在示例性的实施例中，第一导电元件和第二导电元件可在微电子组件相对的两表面上暴露。在一个实施例中，微电子元件可包括在切割线处附接在一起的复数个芯片。该方法可进一步包括，沿切割线把微电子组件分离为单独的单元，每个单元包括复数个芯片中的至少一个。在特定实施例中，第一元件可为没有有源半导体器件的载体。在示例性的实施例中，第一元件内可进一步包括至少一个无源器件。
在一个实施例中，载体可机械支撑微电子元件。在特定实施例中，形成第一导电元件的步骤可包括，在附接步骤后，形成穿过第一元件的厚度而延伸的开口，然后至少在第一元件的开口内沉积金属层，金属层与在开口内暴露的至少一个导电垫的上表面接触。在示例性的实施例中，形成第二导电元件的步骤可包括，至少在第二开口内沉积第二金属层，第二金属层与在微电子元件的开口内暴露的至少一个导电垫的下表面接触。
根据本发明另一方面，形成微电子组件的方法，可包括如下步骤：（a）使基本上由半导体或无机介电材料中至少一种组成的第一元件与微电子元件附接，使得第一元件的第一表面面对微电子元件的主表面，微电子元件具有复数个导电垫，导电垫具有在主表面暴露的上表面，微电子元件具有邻近主表面的有源半导体器件，（b）然后形成穿过第一元件而延伸、并与至少一个导电垫的上表面接触的第一导电元件，及（c）在步骤（b）之前或之后，至少做出从微电子元件的背面使其减薄、或形成穿过微电子元件延伸的第二导电元件中的一个，使得微电子元件内的第二导电元件变得在背面暴露。
在特定实施例中，步骤（c）可包括，使微电子元件减薄。在一个实施例中，步骤（c）可包括，形成从微电子元件背面延伸、并暴露第二导电元件的开口。在示例性的实施例中，步骤（c）可进一步包括，在减薄过程进行后，形成从微电子元件减薄后的背面延伸、并暴露第二导电元件的开口。在特定实施例中，形成第一开口的步骤可包括，在第一元件内形成从第一元件的第一表面朝着主表面延伸的最初开口，然后在第一元件内形成从最初开口延伸并至少部分地暴露至少一个导电垫的进一步的开口，其中最初开口与进一步的开口具有以一角度相交的内表面。
在一个实施例中，微电子元件可为第一微电子元件。该方法可进一步包括，使第二微电子元件的主表面附接至第一微电子元件的背面，然后形成穿过第二微电子元件、并至少部分地暴露第二导电元件的第三开口，至少在第三开口内形成第三导电元件，其与第二导电元件接触。在示例性的实施例中，第一导电元件与第三导电元件可在微电子组件的相对的两表面暴露。
根据本发明又一实施例，形成微电子组件的方法，可包括如下步骤；至少在第一开口内形成第一导电元件，第一开口从第一元件的第一表面至少部分地穿过第一元件朝着远离第一表面的第二表面延伸，然后使第一元件与具有有源半导体器件的微电子元件附接，形成穿过微电子元件内开口延伸的第三导电元件，在附接步骤后，处理过程进一步进行，以设置在第一元件的第二表面暴露的触点。第一导电元件可具有在第一表面暴露的部分。第一元件的第一表面可面对微电子元件的主表面。第一导电元件可至少部分地覆盖在微电子元件主表面暴露的第二导电元件。第三导电元件可形成为穿过至少一个第二导电元件而延伸。第三导电元件可形成为与第一导电元件接触。触点可与第三导电元件电连接。
在示例性的实施例中，可形成第一导电元件，使得其只部分地穿过第一元件而延伸，形成触点的步骤可包括，从第一元件的暴露表面使其减薄，直至第一导电元件的一部分在暴露表面暴露，触点与第一元件内的开口对齐。在一个实施例中，设置触点的步骤可包括，从暴露表面除去第一元件的材料，直至第一导电元件的一部分突出于暴露表面上方的所需距离，并作为柱而暴露，用于与微电子组件外部的元器件电互连。
在特定实施例中，该方法可进一步包括，在第一元件内形成从第二表面延伸至第一元件开口的至少一个进一步的开口，其中形成触点的步骤包括，形成穿过进一步的开口而延伸的通路，通路与第一导电元件电连接。在示例性的实施例中，第一导电元件的一部分可沿第一元件的主表面延伸，至少一个导电垫可覆盖该部分，且第二导电元件可与该部分接合。在一个实施例中，形成第一导电元件的步骤可包括，至少在第一元件的开口内同时形成第三导电元件。形成第二导电元件的步骤可包括，形成穿过微电子元件内开口、穿过第二个导电垫而延伸的第四导电元件，第四导电元件与第三导电元件接触。
根据本发明又一方面，形成微电子组件的方法包括如下步骤：（a）形成（i）至少在开口内的第一导电元件，开口从第一表面至少部分地穿过第一元件朝远离第一表面的第二表面延伸，第一导电元件具有在正面暴露的部分，及（ii）沿第一元件表面延伸的金属再分布层（RDL），金属再分布层远离第一导电元件而延伸，（b）然后使第一元件与具有有源半导体器件的微电子元件附接，使得第一元件的第一表面面对微电子元件的主表面，金属再分布层与微电子元件主表面上暴露的复数个导电垫中的至少一个导电垫并置，（c）然后形成第二导电元件，其穿过微电子元件内的开口、穿过至少一个导电垫而延伸、并与金属再分布层接触，及（d）在附接步骤后，形成在第一元件的第二表面暴露的触点，触点与第一导电元件电连接。
附图说明
图1是说明根据本发明实施例的微电子封装附接至电路板时的截面图。
图1A是进一步说明图1所示微电子封装的局部截面图。
图2是特别说明根据图1微电子封装的微电子组件的局部截面图。
图3是说明根据图1所示实施例的变例的微电子组件的局部截面图。
图3A是说明根据图1所示实施例的变例的微电子封装的截面图。
图4是说明根据图3所示实施例的变例的微电子组件的局部截面图。
图5是说明根据图3所示实施例的变例的微电子组件的局部截面图。
图6、图7、图8、图9、图10、图11、图12、图13、图14、图15和图16是说明根据本发明实施例微电子组件制造方法各阶段的局部截面图。
图17是说明根据图3所示本发明实施例的变例的微电子组件的局部截面图。
图18是说明根据图17所示本发明实施例的变例的微电子组件的局部截面图。
图19是说明根据图17所示本发明实施例的变例的微电子组件的局部截面图。
图20是说明根据图19所示本发明实施例的变例的微电子组件的局部截面图。
图21是说明根据图3所示本发明实施例的变例的微电子组件的局部截面图。
图22、图23、图24、图25、图26、图27、图28、图29、图30、图31和图32是说明根据本发明实施例图21所示微电子组件制造方法中各阶段的局部截面图。
图33、图34和图35是说明根据图21所示实施例的变例的微电子组件制造方法中各阶段的局部截面图。
图36和图37是说明根据图21所示实施例的变例的微电子组件制造方法中各阶段的局部截面图。
图38是说明图3A所示实施例的变例的微电子封装置于电路板上方以待接合时的截面图。
图39是说明根据图21所示实施例的变例的微电子组件的截面图。
图40是说明根据图39所示实施例的变例的微电子组件的局部截面图。
图41是说明根据图21所示实施例的变例的微电子组件的局部截面图。
图42是说明根据图41所示实施例的变例的微电子组件的局部截面图。
图43是说明根据图42所示实施例的变例的微电子组件的局部截面图。
图44是说明根据图43所示实施例的变例的微电子组件的局部截面图。
图45是说明根据图2所示本发明实施例的变例的微电子组件的局部截面图。
图46是说明根据图45和图3所示实施例的变例的微电子组件的局部截面图。
图47是说明根据图46所示实施例的变例的微电子组件的局部截面图。
图48是说明根据图47所示实施例的变例微电子组件的局部截面图。
图49是说明根据图48所示实施例的变例的微电子组件的局部截面图。
图50是说明根据图49所示实施例的变例的微电子组件的局部截面图。
图51是说明根据图18所示实施例的变例的微电子组件的局部截面图。
图52和图53是说明根据图46所示实施例的变例的微电子组件的局部截面图。
图54、图55、图56、图57、图58、图59、图60、图61和图62是说明根据本发明实施例图45所示微电子组件制造方法中各阶段的局部截面图。
图63是说明根据图62所示实施例的变例的微电子组件的局部截面图。
图64是根据本发明一个实施例系统的示意图。
具体实施方式
图1示出了根据本发明一个实施例的微电子封装100。该微电子封装包括微电子元件102，如集成在半导体芯片上的集成电路，半导体芯片可包括硅、硅合金、或，如III-V族半导体材料或II-VI族半导体材料等的其他半导体材料。从作为放大图的图1A中可以看出，芯片102具有正面104，也称为触点承载面，为芯片的主表面，芯片的介电层105在正面暴露。介电层105覆盖芯片的半导体区域107，其中有源半导体器件，如晶体管、二极管或其他有源半导体器件设置在区域107内。从图1可以进一步看出，复数个导电垫106在正面104暴露。
在特定实施例中，介电层105可包括一层或多层具有低介电常数的介电材料，即“低k”介电层，在为微电子元件提供电互连的金属布线图案之间及围绕金属布线图案而设置。低k介电材料包括多孔二氧化硅、碳掺杂二氧化硅、聚合物电介质、多孔聚合物电介质，及其他。在多孔低k介电层中，介电层可具有大量孔洞，相对于相同材料的无孔层，孔洞降低介电材料的介电常数。介电材料通常具有远大于1.0的介电常数，但占据多孔材料内空隙的空气具有的介电常数约为1.0。以这种方式，一些介电材料可通过具有大量孔洞而使介电常数降低。
但是，一些低k介电材料，如聚合物介电材料和多孔介电材料，能承受的机械应力比常规介电材料要小得多。特定类型的检测微电子元件的工作环境及方法，可能存在处于低k介电材料能承受的应力限度或接近该限度的应力。通过使施加至微电子元件的应力移动至远离低k介电层105的位置，本文描述的微电子组件对微电子元件的低k介电层105提供了更好的保护。以这种方式，制造、操作及检测过程中施加至低k介电层的应力大幅降低，因此保护了低k介电层。从图1可以进一步看出，第一元件110的表面103与具有如粘接剂等介电材料108的正面104结合。其他可能的结合材料可包括玻璃，在特定实施例中，玻璃可掺杂且可具有低于500℃的玻璃化转变温度。第一元件可基本上由半导体材料、无机介电材料或其他材料组成，其热膨胀系数（“CTE”） 小于百万分（“ppm”）之十每摄氏度：即小于10ppm/℃。典型地，第一元件110基本上由与芯片相同的半导体材料组成，或基本上由其CTE与芯片的CTE相同或接近的介电材料组成。在这种情况下，可以说第一元件与芯片是“CTE匹配”的。从图1可以进一步看出，第一元件110可具有复数个“分段式通路”，用于提供与芯片的导电垫106的导电连接。例如，第一元件可具有复数个第一开口111，从暴露的朝外表面118向芯片的正面104延伸。复数个第二开口113可从相应的第一开口111延伸至芯片的相应导电垫106。从图1A可以进一步看出，在第一开口与第二开口相交的位置，第一开口的内表面121和第二开口的内表面123相对于由主表面104限定的平面以不同角度140、142延伸，此角度140、142与相对于与主表面平行的任一平面125的角度140、142相同。
复数个导电元件114在第一开口和第二开口内延伸，并与导电垫106电耦合。导电元件114在第一元件的暴露的朝外表面118上暴露。在一个示例中，导电元件114可包括通过沉积与导电垫106的暴露表面接触的金属而形成的金属特征。各种金属沉积步骤都可采用，以形成导电元件，如下文进一步详述。虽然在图1中没有特别地示出，第一元件可包括一个或多个无源电路元件，如电容器、电阻器、电感器，或其组合，这些元件可进一步增加芯片及封装100的功能。
封装100进一步设置的第一元件，可用作机械支撑芯片的载体。芯片的厚度112典型地小于或等于第一元件的厚度116。当第一元件与芯片为CTE匹配且第一元件与芯片的正面结合时，与第一元件相比，芯片可相对较薄。例如，当第一元件具有的CTE与芯片匹配时，因为施加至导电元件114的应力沿第一元件的尺寸和厚度116散布，而不是直接施加至导电垫106上，芯片的厚度112可为仅几微米。例如，在特定实施例中，芯片半导体区域107的厚度120可从小于一微米到几微米。与第一元件结合的芯片和导电元件114一起提供了可在微电子封装内安装并进一步互连的微电子组件122。
从图1可以进一步看出，例如采用如焊料、锡、铟或其组合等结合金属的块128，以与倒装芯片类似的方式，导电元件114可与介电元件126的触点124导电结合。而介电元件可具有复数个端子130，用于使封装100进一步与电路板134的相应触点136电连接，例如利用远离介电元件126而突出的导电块132、如焊料球而电连接。
图2是进一步说明微电子组件122结构的局部截面图。当第一元件由半导体材料制成时，介电层138可作为涂层而设置，可与第一开口111的内表面121及第二开口113的内表面123的轮廓一致。在一个示例中，当第一元件基本上由半导体材料组成时，这种保形的介电层138可通过电泳沉积而在开口111、113的内表面上、及第一元件的暴露表面148上选择性地形成，如下文进一步详述。此后，如通过沉积与导电垫106及介电层138接触的金属或导电金属化合物，可在开口内形成导电层114A。此后，开口111、113内形成导电层后剩余的容积，可用介电材料150填充。然后，通过随后在介电材料150上沉积如金属等导电材料，可在介电材料150的顶上形成导电触点114B。
图3示出了图2所示实施例的变例。在这个变例中，第二导电元件154与导电垫106电耦合，并在芯片的主表面152暴露，主表面152具体是指芯片远离正面104的背面。开口153可从芯片的背面152延伸,并暴露导电垫106的至少一部分。介电层158可衬在芯片的开口153内，使第二导电元件154与芯片的半导体区域107电绝缘。在图3所示的特定实施例中，介电层158可与半导体区域在开口153内暴露的内表面159的轮廓一致。此外，与导电元件114类似，第二导电元件可包括沿介电层158延伸的导电层154A，其也可与半导体区域在开口153内的内表面159的轮廓一致。如图3特别地示出，与上述的第一导电触点114（图2）类似，介电材料160可在导电层154A上沉积，而外部导电触点154B可设置为覆盖介电材料。如图3所示，第二导电触点154B可覆盖其直接或间接地电耦合的导电垫106的至少一部分。从图3可以进一步看出，封装层及晶圆内开口的内表面123、159，具有分别与介电层138、159一致、并分别与导电层114A、154A一致的轮廓。内表面123、159可分别远离晶圆正面或主表面以实质上不同的角度162、163延伸。结果是，在导电层114A、115A与导电垫相交处开口113、153的宽度190、192，可分别比，沿方向181、183距导电垫106有一定距离处开口113、153的宽度191、193小。在特定实施例中，在开口与导电垫106的相应表面相交处，开口113、153可具有其最小宽度190、192。
进一步可以理解，第二导电元件154B在晶圆200的表面暴露，并可用于形成微电子组件（图3）与微电子组件外部的元器件之间的导电互连。例如，从图3A可以进一步看出，微电子组件的芯片102的一些导电垫106A可具有在芯片背面暴露的导电元件154，且通过如焊料等结合金属155，导电垫106A可与第二介电元件196上的如导电垫等导电特征194电互连。介电元件196可进一步包括其他特征，如可与垫电连接的导电迹线198。从图3A可以进一步看出，导电垫中其他的垫106B可没有与其连接且在芯片102背面暴露的导电元件154。
图4示出了另一变例，其中第二导电元件164作为实心导电结构而设置。在这种情况下，第二导电元件164至少基本充满在保形介电涂层158形成后芯片开口内仍剩余的容积。从图4可以进一步看出，第二导电元件的导电触点或垫部分164B可超出开口153沿芯片背面152延伸。
图5示出了又一变例，其中第二导电元件包括沿介电层158延伸的导电层166。在上述实施例中，介电层158和导电层166可与开口内表面159的轮廓一致。进一步如图5所示，可为如焊料、锡、铟或其组合的结合金属的导电块168，可与导电层接合。导电块168可至少基本充满开口，且可超出芯片背面152而突出，如图5所示。
参照图6，现在描述根据上述任意实施例微电子组件的制造方法。从图6可以看出，半导体晶圆200或晶圆的一部分可包括在切割线201处附接在一起的复数个半导体芯片102。每个芯片典型地具有在芯片的正面104上暴露的复数个导电垫106。从图7可以看出，如未图案化的半导体晶圆、玻璃晶圆、或其他CTE小于10ppm/℃的元件等的封装层110与正面104结合，如采用粘接剂108或其他介电结合材料，例如熔点相对低（如低于500℃）的掺杂玻璃。封装层110典型地具有与半导体晶圆200接近或相等的CTE。例如，当半导体晶圆200基本上由硅组成时，封装层110可基本上由硅组成，以与晶圆200的CTE匹配。替代地，掺杂玻璃的封装层110可与半导体晶圆200 CTE匹配。在特定实施例中，当封装层110与晶圆200CTE匹配时，介电结合材料也可与晶圆200CTE匹配。
在封装层110与晶圆200结合后，封装层110的厚度可从最初厚度缩减至缩减后厚度116，如图8所示。封装层110可通过研磨、磨光、抛光或其组合的过程而缩减厚度。在一个实施例中，在该过程中获得的缩减后厚度116可为封装层110的最终厚度。
在下文中，采用一组局部截面图，以说明根据本发明实施例的微电子组件制造方法中的各阶段。尽管在每个图中，可能只显示了单个芯片的一部分，其中所示的步骤可典型地在晶圆级进行，即在把半导体晶圆（图6）切割为单个芯片102之前进行。接下来微电子组件制造方法的描述应理解为涵盖芯片级或晶圆级制造技术，无论是否与具体描述相同，且无论下面的描述是否参照相对于晶圆或芯片进行的过程。
图9示出了图8所示阶段之后的制造阶段。如该图所示，开口170形成为从封装层110的外表面148延伸至覆盖导电垫106的介电结合层108的表面108A。开口170可以分段方式形成，第一开口111从封装层110的暴露表面148朝芯片正面104延伸，第二开口113从第一开口进一步朝芯片正面104延伸。在一个实施例中，第一开口111和第二开口113可形成为，如通过蚀刻、激光烧蚀或“喷砂”而形成第一开口，“喷砂”即通过朝封装层引入微细研磨颗粒。此后，过程可进一步包括，形成衬在第一开口111内表面的介电层（未示出），形成该介电层内的孔，然后穿过孔蚀刻封装层直至结合层108的表面暴露而形成第二开口113。在蚀刻封装层110以形成第二开口时，第一开口内的介电层可用作掩模，使得只蚀刻封装层在介电层的孔内暴露的部分，介电层保护封装层远离孔的部分不被蚀刻。此后，如图10所示，结合层108暴露在第二开口113内及覆盖导电垫106的部分被去除，使得垫的朝外远离芯片102的上表面172的至少一部分暴露。
形成第一开口和第二开口的过程，可如以下任意或所有的专利申请中概述：公开号为20080246136A1的美国专利公开说明书，或申请日都为2010年7月23日，申请号分别为12/842717、12/842612、12/842669、12/842692、12/842587的美国专利申请，这些文件中公开的内容以引用的方式并入本文，不同在于，第一开口与第二开口穿过封装层及结合层延伸，而不是穿过芯片延伸，第二开口暴露导电垫的朝外上表面的一部分而不是垫的下表面。
从图11可以进一步看出，介电层138可形成为，分别沿第一开口的内表面121与第二开口的内表面123而延伸、并覆盖封装层110的朝外表面148。在一个示例中，可采用电泳沉积技术，以形成与开口的内表面121、123及封装层表面148轮廓一致的介电涂层138。以这种方式，使得保形的介电涂层只在组件暴露的导体与半导体的表面上沉积。在沉积过程中，半导体器件晶圆保持在所需的电位，电极浸入槽中以使槽保持在不同的所需电位。然后在适当的条件下，组件保持在槽中充足的时间，以在器件晶圆的导体或半导体的暴露表面上形成电沉积的保形介电层138，包括但不限于沿着朝外表面148、第一开口111的内表面121及第二开口113的内表面123。只要在待涂敷表面与槽之间保持足够强的电场，电泳沉积就会发生。因为电泳沉积的涂层为自限制的，在涂层达到沉积过程中由如电压、浓度等参数确定的特定厚度后，沉积过程就会停止。
电泳沉积在组件的导体和/或半导体外表面上形成了连续且厚度均匀的保形涂层。另外，电泳涂层可沉积为涂层不在覆盖导电垫106上表面172的介电结合层108的表面108A上形成，由于它的介电（非导电）性能。换言之，电泳沉积的特性为其不在覆盖导体的介电材料层上形成，假设该介电材料层具有保证其介电性能的足够厚度。典型地，电泳沉积将不在厚度大于约10微米至几十微米的介电层上发生。保形介电层138可由阴极环氧树脂沉积的反应源（precursor）形成。替代地，可应用聚氨酯或丙烯酸沉积的反应源。各种电泳涂层的反应源的成分及供应来源在下面的表1中列出。
在另一示例中，可电解形成介电层。除了沉积层不是仅限于在接近导体或半导体的表面上形成以外，这种过程与电泳沉积类似。以这种方式，可形成电解沉积的介电层，并达到根据需要所选择的厚度，处理时间是所获得厚度的一个影响因素。
以这种方式形成的介电层138可与第一开口的内表面121及第二开口的内表面123的轮廓一致。
在形成介电层138后，可在开口111、113内形成导电层114A（图11），当在保形介电层138上方形成时，导电层114A也可与第一开口的内表面121及第二开口的内表面123的轮廓一致。附加介电层150的沉积以及覆盖介电层150的金属层114B的形成，完成了在封装层朝外表面上暴露的导电元件114。导电元件在第一开口111和第二开口113内延伸，并与导电垫106电耦合。复数个这种导电元件114可在封装层的各开口内同时形成，导电元件与晶圆200的相应导电垫106电耦合。
此后，如图12所示，临时载体180或操作晶圆(handle wafer)可附接至封装层110的暴露表面，覆盖导电元件114的暴露触点114B。例如，载体180可采用粘接剂182而附接，在下文所述的随后过程之后，可去除载体180。
进一步如图13所示，晶圆200的厚度可缩减至可以是晶圆最终厚度112的值。研磨(grinding)、磨光(lapping)或抛光(polishing)可用于缩减晶圆的厚度。在特定实施例中，缩减后厚度可为0.5微米至仅数微米的范围。在一个可能的实例中，晶圆200的最终厚度112可通过埋在晶圆200内的介电层184（图12）的存在而控制，介电层184使晶圆邻近正面、且具有厚度112的上部分186，与相对的下部分188隔开。在一个实施例中，在制造晶圆200内的有源半导体器件之前，隐埋介电层184可为设置在晶圆200的绝缘体上半导体（semiconductor-on-insulator）或绝缘体上硅（silicon-on-insulator）晶圆结构内的隐埋氧化物层。在这种情况下，下部晶圆部分188可为单晶或多晶半导体材料。然后，在到达图13所示的制造阶段后，载体180和粘接剂182可从结构上去除，生成图2所示的微电子组件122。
替代地，在没有使载体与封装层110分离的情况下，可进行制造进一步包括如图3所示的第二导电元件154的微电子组件的步骤。具体地，从图14可以看出，开口153可形成为，穿过晶圆200半导体区域的厚度而延伸。从图14可以看出，开口可相对晶圆介电层105以选择性的方式而形成。介电层105可包括其中设有金属布线的复数个层间介电（“ILD”）层，一层或多层覆盖ILD层的钝化层、或二者都包括。因此，开口153暴露介电层105的一部分，并没有贯穿介电层105而延伸。
接下来，从图15可以看出，开口153穿过介电层105而延伸，以暴露导电垫106下表面174的至少一部分。如图15所示，下表面174与垫的上表面172相对，第一导电元件114从上表面172延伸。此后，从图16可以看出，可形成至少部分地在开口内延伸的保形介电层158以及保形导电层，保形导电层典型地由金属或导电金属化合物组成，从而形成第二导电元件154，包括与导电垫106电耦合、且典型地通过介电层158与晶圆200电绝缘的导电层。进一步的过程可包括形成覆盖导电层154A的介电层160，然后可形成覆盖介电层160、且典型地由金属或导电金属化合物组成的导电触点154B。
此后，可将载体和结合层182分离，生成图3所示的微电子组件。
在上述实施例的变例中，与图16所示的不同，不是形成在介电层158上的保形导电层154A、然后形成覆盖晶圆200开口内导电层的附加介电层160，而是形成导电层164（图4），从而设置了在晶圆背面152暴露并延伸至导电垫160的导电触点164，而没有使触点164与导电垫分隔开的附加介电层160。
图17示出了图16中所看到实施例的变例，其中封装层110内的第二开口213暴露第一导电垫和第二导电垫206。从图17可以进一步看出，复数个导电元件214可形成为，从各导电垫206延伸至覆盖封装层110朝外暴露表面218的表面。各导电元件214可通过沿第一开口211的内表面和第二开口213的内表面延伸的介电层138、及基本上或完全充满开口211、213内剩余容积的附加介电层250而彼此电绝缘。从图17可以看出，导电元件214的一部分可作为垫或迹线，在开口211内的附加介电层250的上方延伸。但是，在替代实施例中，导电元件可具有只在超出封装层内开口211的位置暴露的部分。
另外，如在上述实施例（图2、图3）中，可选用的第二导电元件254可从导电垫206延伸，并可在晶圆或芯片102的背面暴露，以允许形成与外部元器件的电互连。
图18示出了实施例（图17）的变例，其中在形成第二导电元件时省略了介电填充材料，从而在导电垫206与为了与外部元器件互连而暴露的导电材料表面254A之间，导电材料是连续的。在特定实施例中，第二导电元件254A可具有参照图5在上文所述的结构，其中结合金属68与开口内的导电层166接合，且在微电子组件的表面152暴露。
图19示出了另一变例，其中复数个第二开口313A、313B从封装层110内特定的第一开口311延伸。例如，第二开口可通过激光钻孔、或如反应离子蚀刻（“RIE”）等其他基本竖直图案化的方法而形成，之后可形成介电层328，以衬在第二开口的内表面。导电元件314A、314B可基本或完全充满形成介电层328后第二开口313A、313B内的剩余容积。从图19可以进一步看出，导电元件314A、314B可与暴露在晶圆200表面的导电垫306的边缘接触。在晶圆背面暴露的第二导电元件354，可覆盖开口内的介电层360，或第二导电元件356可具有从图20所示的结构，无需包括在导电垫与导电元件的暴露表面之间的介电层。
图21示出了根据本发明另一实施例的微电子组件，其中导电元件414具有凹入的外形，导电元件414的导电垫416在封装层410外表面418暴露。换言之，导电元件414可具有在邻近晶圆401导电垫406的较大宽度420、与邻近封装层暴露表面418的较小宽度421之间变化的外形。在上述实施例中（如图1、图3），封装层可基本上由半导体材料组成，介电层428设置在开口411的内表面与导电元件414之间。从图21可以进一步看出，暴露在晶圆401外表面的第二导电元件454，可穿过导电垫406沿导电垫406厚度408的方向延伸。在一个实施例中，从图21可以看出，在晶圆401与封装层410的相邻表面之间的组件高度处，第二导电元件454可具有与第一导电元件414电接触的连接部分412。
现在描述可用于形成微电子组件（图21）的过程。在制造过程的最初阶段（图22至图23），形成从如半导体晶圆的封装层410的主表面、朝着封装层的与主表面相对的第二主表面423而延伸的开口411。此后，从图24可以看出，可形成衬在开口内表面及覆盖主表面403的介电层。此后，可在开口内沉积金属层、导电金属化合物、或二者，以填充开口并形成第一导电元件430。从晶圆表面403朝着表面423延伸的复数个这种导电元件430可同时形成。
此后，如图25所示，封装层410可与器件晶圆(device wafer)400结合，器件晶圆400具有有源半导体器件，及在其正面404暴露的复数个导电垫406。封装层410的导电元件430可与器件晶圆的相应导电垫406匹配，使得导电元件430至少部分地覆盖相应导电垫406。
随后，如图26所示，器件晶圆400的厚度可缩减至厚度416，如参照图2在上文所述，以生成减薄后晶圆401。然后，从图27可以看出，可形成穿过晶圆401的半导体区域而延伸的开口453。例如，可采用选择性地对于介电层（未示出）进行蚀刻的过程，介电层如一系列ILD层及可置于导电垫下表面406A下方的钝化层。
接下来，如图28所示，可形成穿过介电层（未示出）、导电垫406及减薄后晶圆401与封装层410之间的结合层405而延伸的进一步的开口。然后，如图29所示，在开口内形成介电层452，如通过上文所述的电解沉积技术。然后，可形成与第一导电元件430接触的第二导电元件454。第二导电元件454的一部分可覆盖减薄后晶圆401的背面452，介电层452设置在半导体区域与第二导电元件454之间。
从图30可以看出，采用临时粘接剂418，临时支撑晶圆或载体440可与晶圆401的背面453结合。此后，从图31可以看出，封装层410的厚度可通过如研磨、磨光或抛光而缩减，直至至少一些的第一导电元件430至少部分地在封装层410的暴露表面411暴露。然后，可形成附加介电层434，并选择性地在介电层434的顶上及与第一导电元件接触的位置，形成导电垫432（图32），以生成如图32所示的结构。随后，临时载体440可与器件晶圆401分离，以生成完成的微电子组件，例如图21中所示。
现在参照图33，在上述制造方法（图21至图32）的变例中，可进行与图28所示过程结合的湿蚀刻步骤或其他蚀刻步骤。湿蚀刻步骤可以不浸蚀暴露在第一导电元件430及导电垫406的暴露表面的材料的方式进行。在这种情况下，湿蚀刻步骤可在第一导电元件430与邻接的导电垫406之间生成底切（undercut）区域442。
随后，如图34所示，然后可形成介电层452，并可在第一导电元件430上、底切区域内、及导电垫406与介电层452的表面上沉积金属或导电金属化合物的区域464，以生成从图34可以看出的结构。因为第二导电元件的金属区域464沉积在底切区域442内，金属区域可具有与晶圆401导电垫406接触的更大的表面积。以这种方式，可在导电垫406与第一导电元件及第二导电元件之间的最终结构连接内，能获得工艺公差的改善或可靠性的增加。此后，可进行如上文所述（图31至图32）的进一步的过程，以生成从图35可以看出的微电子组件。
在另一变例中，当使图36所示的封装层410减薄时，封装层的厚度460可更进一步缩减，使得封装层距离器件晶圆正面404的剩余高度462，低于第一导电元件430距离器件晶圆正面的最大高度464。此后，介电层428在封装层缩减后高度462上方暴露的部分可从结构上去除，以生成图37中所示的结构，其中复数个导电柱470具有在封装层暴露表面421上方突出的主要部分。另外，当柱470通过电镀或沉积金属形成，而金属在芯片正常工作温度范围内基本上为刚性的，例如为铜、镍、铝等，如钨、钛等的难熔金属，及类似物时，柱470可基本上为刚性的。
图38进一步示出了由这种变例（图36至图37）生成的微电子组件的另一种可能的互连布置。从图38可以看出，微电子组件480的基本为刚性的导电柱470可通过焊料块482而安装至介电元件426上相应的触点484，以形成微电子封装490。而触点484又可与介电元件426下表面488暴露的接合单元486电连接，接合单元486如焊料球，或如锡、铟或其组合的其他结合金属块。进一步如图38所示，结合单元486可用于使封装490与在电路板494的表面493暴露的相应触点492接合。
图39示出了根据另一变例的微电子组件590，显示出不是晶圆501所有的导电垫，尤其是导电垫506A，都需要与第一导电元件530连接。为形成组件590，在形成封装层510的第一导电元件时，对应于垫506A的位置的第一导电元件可省略。在使器件晶圆与封装层结合、及形成覆盖导电垫的开口453后，如参照图27在上文所述，如抗蚀图案等阻挡层，可用于控制导电层穿过导电垫506B而延伸的位置、以及其中导电垫506A不应被穿透的其他位置。
图40示出了又一变例，其中可形成覆盖设置在封装层610上的介电层的表面的导电再分布层（“RDL”）640。再分布层可包括导电迹线642和垫644。从图40可以看出，迹线642可使一个或多个第一导电元件630与一个或多个导电垫644电连接，而导电垫又与一个或多个第二导电元件654A连接。在特定实施例中，如图40所示，一些第二导电元件654B可不与组件690的第一导电元件电连接。从图40可以进一步看出，一些第二导电元件可与如地面等的参考电位源连接，通过与二者接触的导电金属层656而连接。在特定实施例中，金属层656可为焊料、锡、铟或其组合的接合层。另外，在一个实施例中，可采用金属层656使一个或多个第二导电元件与金属接地面电连接及接合，金属接地面还可用作微电子组件690的导热散热器。介电层658可使第二导电元件654A与组件690的接合层656电绝缘。
根据上述实施例（图21至图32）的其他变例的微电子组件，可从图41和图42中进一步看出，其中两个或更多的第一导电元件714A、714B沿封装层710内开口711的内表面延伸，第一导电元件包括穿过在第一开口711与组件790的介电层718的暴露表面之间的分隔开的开口而延伸的部分716A、716B。第一导电元件714A、714B可分别包括暴露在介电层718表面的导电垫720A、720B，如图41和图42所示，导电垫可覆盖介电层718。图41中所示的组件的第二导电元件754A、754B，不同于图42所示的第二导电元件755A、755B，以与参照图17和图18在上文描述的实施例中第二导电元件相同的方式而区别，具体为，垫754A、754B（图41）的暴露接触表面覆盖与其连接的各垫706A、706B上方的介电层，而在图42所示的组件中则没有。
图43示出另一变例，其中复数个第一导电元件814A、814B从与晶圆导电垫806A、806B的连接处沿封装层810内分段式开口的内表面延伸，且包括封装层上的暴露导电垫832。在这种情况下，分段式开口包括，从邻近器件晶圆801的封装层810第一主表面812延伸的第一开口811、及从第一开口811至少延伸至封装层810远离第一主表面的第二主表面816的第二开口813。第一开口与第二开口具有沿不同方向延伸的表面821、823，在表面821、832相交的位置限定了顶点826。介电材料850典型地覆盖第一导电元件814A、814B。第一导电元件814A、814B与导电垫806A、806B之间的互连可如参照图41在上文所述。
图44示出了与上述实施例（图42）类似的实施例（图43）的变例，其中第二导电元件855A、855B具有接触表面，它们没有通过介电材料而与导电垫806A、806B分隔开。
图45示出了根据参照图2在上文所述实施例的变例的微电子组件990。在这个变例中，从器件晶圆901的导电垫906延伸的第一导电元件914，与开口911、913的内表面的轮廓不一致，开口911、913一起沿封装层的厚度方向922穿过封装层910而延伸。从图45可以看出，第一导电元件可具有圆柱形或截头圆锥形的部分，沿封装层厚度的方向延伸至与导电垫906的上表面907接触。
介电区域928设置在开口911、913内，典型地与导电垫906的上表面907接触，其中第一导电元件穿过介电区域而延伸。介电区域的部分928A可覆盖封装层的朝外表面926。暴露在介电区域928表面的导电垫916可作为导电元件914的一部分而设置，且可设置在介电层928顶上。替代地，导电垫916可省略。
除了通过沉积填充开口911、913的介电材料而形成介电区域928以外，通过与参照图6至图13在上文所描述类似的过程，可制造微电子元件990。这种介电区域928典型地基本上由聚合物材料组成，可为柔性的，根据材料的弹性模量及介电区域厚度的综合而确定。在形成介电区域后，可形成穿过介电区域928延伸以暴露导电垫906的至少一部分的孔隙。孔隙可具有圆柱形、截头圆锥形或其他形状中至少一种的形状。然后导电层或如金属或导电金属化合物的填充物，可设置在孔隙内，以形成第一导电元件914的竖直延伸部分。此后，暴露的导电垫部分916然后可在介电层928的表面上方形成。
图46示出了图45所示实施例的变例，其中与参照图4在上文所描述的第二导电元件164类似，第二导电元件954暴露在器件晶圆901的暴露表面，并与导电垫906电接触。
图47示出了图46所示实施例的变例，其中第二介电区域938覆盖导电垫906的与上表面907相对的下表面909。在这种情况下，第一导电元件的竖直延伸的圆柱形或截头圆锥形的部分914A，可穿过导电垫906延伸至在器件晶圆901的朝外背面950暴露的导电垫部分918。在这种情况下，竖直延伸部分914A可与封装层及器件晶圆内任一开口911、913、915的内表面的轮廓都不一致。微电子组件（图47）的制造过程的不同在于，介电区域928、938在开口911、913、915内形成，之后形成穿过导电垫906和介电区域928、938延伸的圆柱形或截头圆锥形的开口，例如通过激光烧蚀、微细研磨粒子流（如“喷砂”），或其他技术而形成。此后，在一个实施例中，可形成在微电子组件的两相对表面暴露的导电垫916、918。
图48示出了根据图47所示实施例的变例的微电子组件1090，其中第二导电元件1054可贯穿导电垫1006的厚度而延伸。在一个实施例中，微电子组件1090的制造过程可包括，形成器件晶圆1001内的开口1015，沿从器件晶圆1001下表面1050的方向，如通过蚀刻、激光烧蚀、微细研磨粒子流等方法而使导电垫1006图案化。这种图案化可因器件晶圆与封装层1010之间的结合层1008的存在而限定。在开口1015内的介电层1038形成后，可形成在开口1015内延伸的第二导电元件1054。
图49示出了另一变例，其中第一导电元件1114和第二导电元件1154在封装层1110厚度内的一位置相交。在这种情况下，第二导电元件1154穿过器件晶圆1101的导电垫1106而延伸。
从图50可以进一步看出，在实施例（图49）的变例中，第二导电元件1254可包括与器件晶圆1201内开口1215的内表面轮廓一致的部分1254B。但是，从图50可以看出，在封装层1210的厚度内延伸的部分1254A可与开口1213的内表面的轮廓不一致，其中部分1254A在开口1213内延伸。
图51示出了根据上述实施例（图43）的变例的微电子组件，其中微电子元件1301的第一导电垫1306A和第二导电垫1306B，至少基本上在第一元件1310内的相对宽的贯通开口1313内暴露。与垫连接的分隔开的导电元件1314A、1314B沿开口内表面延伸，且可在覆盖第一元件主表面1320的介电层1318内的开口1316A、1316B内暴露。
图52示出了上述实施例（图51）的又一变例的导电元件制造方法中的阶段。在这种情况下，开口1313形成为贯穿第一元件的厚度而延伸，然后如采用上述的一种技术，用介电材料1318填充开口1313。然后，从图53可以看出，可形成与上述（图45）类似的导电元件1314，穿过介电区域1318延伸至与导电垫1306A、1306B接触。可选择地，导电垫1315A、1315B可设置在导电元件1314A、1314B顶上，这些导电垫典型地是暴露的，用于与外部元器件互连。
现在转至图54起的各图，将描述根据上述实施例（图22至图34）的变例的微电子组件的制造方法。从图54可以看出，开口1413形成为从第一元件1410（例如CTE小于10ppm/℃的元件）的主表面延伸。在一个示例中，第一元件可基本上由半导体或介电材料组成。然后第一元件1410用介电材料1418填充，可形成覆盖第一元件主表面1420的层。参照图55，然后可组装第一元件1410，例如，与其上具有导电垫1406的微电子元件1402相结合，图55中示出了一个导电垫。
然后，以与上述类似的方式（图26），可通过研磨、磨光或抛光或其组合而获得微电子元件的缩减后厚度1411，如上所述，并从图56可以看出。然后，该结构可与载体1430组装（图57），第一元件1410在开口1413上方的厚度可缩减，直至开口在第一元件的表面1417暴露（图58）。
然后从图59可以看出，可在表面1417顶上形成介电层1419。此后，可形成贯穿在表面1417（图60）上方及开口1416内的介电材料而延伸的开口1432，以暴露导电垫1406的一部分。典型地，上表面1409（即远离微电子元件1402的朝外表面）的一部分在开口1432内暴露。但是，在某些情况下，开口1432可贯穿垫1406而延伸，使得垫1406内开口的内表面可暴露。
图61示出了随后的阶段，其中金属已在一个或多个步骤中沉积，以形成导电元件1414和覆盖导电元件1414的导电垫1420。垫1420可覆盖或不覆盖第一元件1417的表面和介电层1419。图61示出的示例中，导电元件是非中空的，即用金属完全填充。在达到图61所示的阶段后，可从微电子元件1402上去除载体，生成图62所示的结构。
图63示出了图62中实施例的另一变例，其中导电元件1424可为中空结构，如通过沉积衬在开口1432内表面的金属而形成。图62或图63中导电元件的变化将典型地以环形结构的形式，环形结构与介电材料内开口1432的轮廓一致，但与首先在第一元件1410内生成的开口1413的轮廓不一致。导电垫1430可覆盖导电元件1424，且可沿一个或多个横向1440远离导电元件1424而延伸，横向为第一元件的表面1417延伸的方向。
微电子组件及包含微电子组件的更高等级的组件的结构和制造方法可包括，下面的美国专利申请中所描述的结构和制造步骤：下列专利申请为共同拥有、共同待决、且申请日都为2010年12月2日的，临时申请号为61/419037的美国临时专利申请，及申请号为12/958866的美国非临时专利申请；下列美国专利申请的申请日都为2010年7月23日，申请号分别为12/842717、12/842651、12/842612、12/842669、12/842692及12/842587。所有这些申请中公开的内容都以引用的方式并入本文。上述的结构提供了超常的三维互连能力。这些能力可用于任意类型的芯片。仅以示例的方式说明，芯片的下面的组合可在如上文所述的结构中包括：（i）处理器及与该处理器一起使用的存储器；（ii）相同类型的复数个存储器芯片；（iii）不同类型的复数个存储器芯片，如DRAM（动态随机存储器）和SRAM（静态存储器）；（iv）图像传感器和用于处理来自传感器的图像的图像处理器；（v）专用集成电路（“ASIC”）和存储器。上述的结构可在不同的电子系统的构造中利用。例如，根据本发明进一步实施例的系统1500包括如上文所述的结构1506与其他电子元器件1508和1510配合使用。在描述的示例中，元器件1508为半导体芯片，而元器件1510为显示屏，但任意其他元器件都可应用。当然，尽管为清楚图示起见，在图64中只描述了两个附加元器件，系统可包括任意数量的这种元器件。如上文所述的结构1506可为，例如，上文所述的与图1或图2至图63中任一个相关的微电子组件100。在另一变例中，二者都可提供，且任意数量的这种结构都可应用。结构1506和元器件1508、1510都安装至以虚线示意性地描绘的共同外壳1501内，且彼此电互连以形成所需的电路。在所示的示例性系统中，系统包括如柔性印刷电路板等的电路板1502，且电路板包括使元器件之间彼此互连的大量导电体1504，其中在图64中只示出了一个。但是，这只是示例，任意适当的用于形成电连接的结构都可应用。外壳1501作为便携式外壳而描述，具有用于如移动电话或个人数字助理等的类型，显示屏1510暴露在外壳的表面。其中结构1506包括如成像芯片等的光敏元件，还可配置镜头1511或其他光学器件，以提供光至结构的路线。同样，图64内所示的简化系统只是示例，其他系统，包括一般视为固定结构的系统，如台式计算机、路由器及类似的结构，都可应用上述的结构而制成。
因为上述的这些实施例和其他变例及技术特征的组合，在不偏离本发明的情况下都可利用，优选实施例的上述描述应当认为是本发明范围的说明而不是限制。
尽管本发明参照特定应用的实施例进行描述，应理解为，要求保护的本发明不仅限于此。因此，在附加的权利要求书的范围内，本领域普通技术人员可以在本文的指导下，得到另外的修改、应用及实施例。

Claims (48)

1.微电子组件，包括：
第一元件，由半导体或无机介电材料中至少一种组成；
微电子元件，与所述第一元件附接，使得所述第一元件的表面面对所述微电子元件的主表面，所述微电子元件具有在所述主表面暴露的复数个导电垫，所述微电子元件内具有有源半导体器件；
第一开口，从所述第一元件的暴露表面朝面对所述微电子元件的表面延伸，第二开口，从所述第一开口延伸至第一个导电垫，其中在所述第一开口与所述第二开口相交处，所述第一开口的内表面和所述第二开口的内表面相对于所述微电子元件的所述主表面以不同角度延伸；及
导电元件，在所述第一开口及所述第二开口内延伸，且与所述第一个导电垫接触；
其中所述微电子元件的所述主表面为其正面，所述微电子元件具有与所述正面相对的背面、及从所述背面延伸并暴露至少一个导电垫的至少一部分的第三开口，第二导电元件在所述微电子元件的所述第三开口内延伸，并与所述导电垫电连接。
2.微电子组件，包括：
第一元件，由半导体或无机介电材料中至少一种组成；
微电子元件，与所述第一元件附接，使得所述第一元件的表面面对所述微电子元件的主表面，所述微电子元件具有在所述主表面暴露的复数个导电垫，所述微电子元件内具有有源半导体器件；
第一开口，从所述第一元件的暴露表面朝着面对所述微电子元件的表面延伸，第二开口，从所述第一开口穿过第一个导电垫而延伸，其中在所述第一开口与所述第二开口相交处，所述第一开口的内表面和所述第二开口的内表面相对于所述微电子元件的所述主表面以不同角度延伸；及
导电元件，在所述第一开口及所述第二开口内延伸，且与所述第一个导电垫接触；
其中所述微电子元件的所述主表面为其正面，所述微电子元件具有与所述正面相对的背面、及从所述背面延伸并暴露至少一个导电垫的至少一部分的第三开口，第二导电元件在所述微电子元件的所述第三开口内延伸，并与所述导电垫电连接。
3.根据权利要求1或2所述的微电子组件，其中所述第一元件为不具有有源半导体器件的载体。
4.根据权利要求3所述的微电子组件，其中所述第一元件内进一步包括至少一个无源电路元件。
5.根据权利要求4所述的微电子组件，其中所述至少一个无源电路元件包括，从由电感器、电阻器或电容器组成的群组中选择的至少一个。
6.根据权利要求3所述的微电子组件，其中所述载体机械支撑所述微电子元件。
7.根据权利要求1或2所述的微电子组件，其中所述第一元件具有第一厚度，而所述微电子元件具有小于或等于所述第一厚度的第二厚度。
8.根据权利要求1或2所述的微电子组件，其中所述微电子元件包括复数个所述第三开口，所述微电子组件包括在所述第三开口内延伸且与所述导电垫电连接的复数个第二导电元件。
9.根据权利要求8所述的微电子组件，其中所述第二导电元件分别与所述导电垫中相应的一个电连接。
10.微电子组件，包括：
第一元件，由半导体或无机介电材料中至少一种组成；
微电子元件，与所述第一元件附接，使得所述第一元件的正面面对所述微电子元件的主表面，所述微电子元件具有复数个导电垫，所述导电垫具有在所述主表面暴露的上表面和与所述上表面相对的下表面，所述微电子元件内具有有源半导体器件；
第一导电元件，在所述第一元件的第一开口内延伸，并与至少一个导电垫的所述上表面接触；及
第二导电元件，穿过所述微电子元件的第二开口而延伸，并与所述至少一个导电垫接触；
所述第一导电元件和所述第二导电元件在所述微电子组件的相对的两表面暴露，用于与所述微电子组件外部的至少一个元器件导电互连。
11.根据权利要求10所述的微电子组件，其中所述第一开口的内表面和所述第二开口的内表面分别从所述至少一个导电垫的相应上表面及下表面以不相同的第一角度和第二角度延伸。
12.根据权利要求10所述的微电子组件，其中所述微电子元件包括复数个第二开口，所述微电子组件包括在各第二开口内延伸、且与所述导电垫电连接的复数个第二导电元件，所述第二导电元件分别与在所述第一开口内延伸的相应第一导电元件电连接。
13.根据权利要求10所述的微电子组件，其中所述第一元件内进一步包括至少一个无源电路元件。
14.根据权利要求10所述的微电子组件，其中所述第一元件内的所述第一开口包括从所述第一元件的背面朝着所述正面延伸的第三开口，且进一步包括从所述第三开口延伸、并使至少一个导电垫的所述上表面的至少一部分暴露的第四开口，所述第一导电元件至少在所述第三开口内及穿过所述第四开口而延伸，以与所述至少一个导电垫的所述上表面接触。
15.根据权利要求1或2所述的微电子组件，其中所述导电元件具有由所述第一开口和所述第二开口中至少一个的内表面的轮廓独立确定的外形。
16.根据权利要求1或2所述的微电子组件，其中所述导电元件具有圆柱形或截头圆锥形中至少一种的外形。
17.根据权利要求16所述的微电子组件，其中所述导电元件从邻近所述第一元件的所述暴露表面的第一宽度向邻近所述微电子元件的所述导电垫的第二宽度均匀地逐渐变细。
18.根据权利要求1或2所述的微电子组件，其中所述导电元件与所述第一开口及所述第二开口中至少一个的内表面的轮廓一致。
19.根据权利要求1或2所述的微电子组件，其中所述导电元件在所述第二开口内的部分与所述第二开口的内表面的轮廓一致。
20.根据权利要求19所述的微电子组件，其中所述导电元件在所述第一开口及所述第二开口内延伸的部分具有圆柱形或截头圆锥形中至少一种的外形。
21.根据权利要求16所述的微电子组件，其中所述导电元件包括第一部分和第二部分，所述第一部分从邻近所述第一元件的所述暴露表面的第一宽度向所述第二开口内的第一位置处的第二宽度均匀地逐渐变细，所述第二部分从邻近所述微电子元件的所述背面的第三宽度向所述第一位置处的第四宽度均匀地逐渐变细。
22.根据权利要求10所述的微电子组件，其中所述微电子元件的所述第二开口从所述微电子元件的背面穿过所述导电垫而延伸，所述第二导电元件穿过所述导电垫而延伸，且与所述第一导电元件在所述第一开口内的一位置电耦合。
23.根据权利要求22所述的微电子组件，其中所述第一导电元件与所述微电子元件内的所述第二开口的轮廓一致。
24.根据权利要求22所述的微电子组件，其中所述第一导电元件的轮廓独立于所述微电子元件内的所述第二开口的轮廓。
25.微电子系统，包括，根据权利要求1、2或10所述的微电子组件、及与所述微电子组件电连接的一个或多个其他电子元器件。
26.根据权利要求25所述的微电子系统，进一步包括外壳，所述微电子组件和所述其他电子元器件安装至所述外壳。
27.形成微电子组件的方法，包括：
（a）使由半导体或无机介电材料中至少一种组成的第一元件与微电子元件附接，使得所述第一元件的第一表面面对所述微电子元件的主表面，所述微电子元件具有至少一个导电垫，所述至少一个导电垫包括第一导电垫和第二导电垫，所述导电垫具有在所述主表面暴露的上表面，所述微电子元件具有邻近所述主表面的有源半导体器件；
（b）然后形成穿过所述第一元件而延伸、并与所述至少一个导电垫中的第一导电垫的所述上表面接触的第一导电元件；及
（c）在步骤（b）之前或之后，形成穿过所述微电子元件而延伸的第二导电元件，所述第二导电元件与所述主表面上的所述至少一个导电垫的所述第一导电垫或第二导电垫中至少一个接触。
28.根据权利要求27所述的方法，其中所述第一导电元件和所述第二导电元件在所述微电子组件的相对的两表面暴露。
29.根据权利要求27所述的方法，其中所述微电子元件包括在切割线处附接在一起的复数个芯片，所述方法进一步包括，沿所述切割线把所述微电子组件分离成单独的单元，每个单元包括所述复数个芯片中的至少一个。
30.根据权利要求29所述的方法，其中所述第一元件为不具有有源半导体器件的载体。
31.根据权利要求30所述的方法，其中所述第一元件内进一步包括至少一个无源器件。
32.根据权利要求30所述的方法，其中所述载体机械支撑所述微电子元件。
33.根据权利要求28所述的方法，其中形成所述第一导电元件的步骤包括，在附接步骤后，形成穿过所述第一元件的厚度而延伸的第一开口，然后至少在所述第一元件的所述第一开口内沉积金属层，所述金属层与在所述第一开口内暴露的所述至少一个导电垫的上表面接触。
34.根据权利要求27所述的方法，其中形成第二导电元件的步骤包括，至少在所述微电子元件的第二开口内沉积第二金属层，所述第二金属层与在所述微电子元件的所述第二开口内暴露的所述至少一个导电垫的下表面接触。
35.形成微电子组件的方法，包括：
（a）使由半导体或无机介电材料中至少一种组成的第一元件与微电子元件附接，使得所述第一元件的第一表面面对所述微电子元件的主表面，所述微电子元件具有复数个导电垫，所述导电垫具有在所述主表面暴露的上表面，所述微电子元件具有邻近所述主表面的有源半导体器件；
（b）然后形成穿过所述第一元件而延伸、并与所述至少一个导电垫的上表面接触的第一导电元件；及
（c）在步骤（b）之前或之后，至少做出以下中的一个，从所述微电子元件的背面使其减薄、或形成从所述背面在所述微电子元件内延伸的开口，使得所述微电子元件内的第二导电元件变得在所述背面暴露。
36.根据权利要求35所述的方法，其中步骤（c）包括，使所述微电子元件减薄。
37.根据权利要求35所述的方法，其中步骤（c）包括，形成从所述微电子元件的背面延伸、并暴露所述第二导电元件的所述开口。
38.根据权利要求36所述的方法，其中步骤（c）进一步包括，在减薄过程进行后，形成从所述微电子元件减薄后的背面延伸、并暴露所述第二导电元件的所述开口。
39.根据权利要求27或35所述的方法，其中形成所述第一导电元件的步骤包括，在所述第一元件内形成从所述第一元件的第一表面朝着所述主表面延伸的最初开口，然后在所述第一元件内形成从所述最初开口延伸并至少部分地暴露所述至少一个导电垫的进一步的开口，其中所述最初开口与所述进一步的开口具有以一角度相交的内表面，然后至少在所述最初开口和所述第一元件的所述进一步的开口内沉积金属层。
40.根据权利要求27所述的方法，其中所述微电子元件为第一微电子元件，所述方法进一步包括，使第二微电子元件的主表面附接至所述第一微电子元件的背面，然后形成穿过所述第二微电子元件、并至少部分地暴露所述第二导电元件的第三开口，至少在所述第三开口内形成第三导电元件，其与所述第二导电元件接触。
41.根据权利要求40所述的方法，其中所述第一导电元件和所述第三导电元件在所述微电子组件的相对的两表面暴露。
42.形成微电子组件的方法，包括；
至少在第一开口内形成第一导电元件，所述第一开口从第一元件的第一表面至少部分地穿过所述第一元件朝着远离所述第一表面的第二表面延伸，所述第一导电元件具有在所述第一表面暴露的部分；
然后使所述第一元件与具有有源半导体器件的微电子元件附接，使得所述第一元件的所述第一表面面对所述微电子元件的主表面，所述第一导电元件至少部分地覆盖在所述微电子元件的主表面暴露的第二导电元件；
形成第三导电元件，所述第三导电元件穿过所述微电子元件内的开口、至少一个第二导电元件而延伸，并与所述第一导电元件接触；及
在所述附接步骤后，过程进一步进行，以提供在所述第一元件的第二表面暴露的触点，所述触点与所述第三导电元件电连接。
43.根据权利要求42所述的方法，其中所述第一导电元件形成为，使得其只部分地穿过所述第一元件而延伸，形成触点的步骤包括，从所述第一元件的暴露表面使其减薄，直至所述第一导电元件的一部分在所述暴露表面暴露，所述触点与所述第一元件内的开口对齐。
44.根据权利要求43所述的方法，其中设置触点的步骤可包括，从所述暴露表面除去所述第一元件的材料，直至所述第一导电元件的一部分突出于所述暴露表面上方的所需距离，并作为柱而暴露，用于与所述微电子组件外部的元器件电互连。
45.根据权利要求43所述的方法，其中所述方法进一步包括，在所述第一元件内形成从所述第二表面延伸至所述第一元件内开口的至少一个进一步的开口，其中形成触点的步骤包括，形成穿过所述进一步的开口的通路，所述通路与所述第一导电元件电连接。
46.根据权利要求42所述的方法，其中所述第一导电元件的一部分沿所述第一元件的所述主表面延伸，所述至少一个导电垫覆盖该部分，且所述第二导电元件与该部分接合。
47.根据权利要求43所述的方法，其中形成第一导电元件的步骤包括，至少在所述第一元件的开口内同时形成第三导电元件；形成第二导电元件的步骤包括，形成穿过所述微电子元件的开口、穿过第二个所述导电垫而延伸的第四导电元件，所述第四导电元件与所述第三导电元件接触。
48.形成微电子组件的方法，包括：
（a）形成（i）至少在开口内的第一导电元件，所述开口从第一表面至少部分地穿过第一元件朝远离所述第一表面的第二表面延伸，所述第一导电元件具有在所述第一表面暴露的部分，及（ii）沿所述第一元件的表面延伸的金属再分布层（RDL），所述金属再分布层远离所述第一导电元件而延伸；
（b）然后使所述第一元件与具有有源半导体器件的微电子元件附接，使得所述第一元件的第一表面面对所述微电子元件的主表面，所述金属再分布层与所述微电子元件的主表面上暴露的复数个导电垫中的至少一个导电垫并置；
（c）然后形成第二导电元件，其穿过所述微电子元件内的开口、穿过所述至少一个导电垫而延伸，并与所述金属再分布层接触；及
（d）在附接步骤后，形成在所述第一元件的第二表面暴露的触点，所述触点与所述第一导电元件电连接。
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