CN103377709A - 非易失性存储器电路、半导体装置及读出方法 - Google Patents

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Abstract

本发明涉及非易失性存储器电路、半导体装置及读出方法。避免伴随使用ZapFuse的非易失性存储器电路的大容量化的面积增大及读出时间的增大。非易失性存储器电路具备多个存储元件部，该存储元件部包含齐纳击穿元件以及在数据读出时将齐纳击穿元件的阳极连接于输出端的开关部，以将各存储元件部各自的齐纳击穿元件的阴极连接于写入用电源或读出用电源的方式进行共同连接，将多个存储元件部的输出端共同连接于检测器的输入端，在数据写入时将存储元件部的阳极连接于接地电位，并且在数据读出时使开关部接通而将存储元件部的阳极经由输出端连接于检测器的输入端，检测器在数据读出时将从各存储元件部依次输出的电流值变换成预先决定的振幅内的电压并输出。

Description

非易失性存储器电路、半导体装置及读出方法
技术领域
本发明涉及使用齐纳击穿元件（以下也称为ZapFuse）的非易失性存储器电路（以下也称为PROM电路）、半导体装置及读出方法，特别涉及不使读出速度降低的适于谋求大容量化的非易失性存储器电路、半导体装置及读出方法。
背景技术
齐纳击穿（zener zap）元件例如如专利文献1中记载的那样，是通过对击穿二极管施加击穿电压以上的反偏置电压从而破坏PN结，使阳极电极和阴极电极之间短路而变成电阻的元件，该击穿二极管（Zap Diode）构成为在N半导体层的表面层形成P阱区域，在该P阱区域内形成P阳极区域和N阴极区域，在这些P阳极区域及N阴极区域中分别连接有阳极电极及阴极电极。
将齐纳击穿元件用作1位（bit）的量的存储单元的PROM电路，以进行各位的齐纳击穿元件的击穿来写入数据的模式，和对写入的数据进行读出的模式进行工作。在读出模式中，使用对全部的位的齐纳击穿元件施加电流来读出各位的数据，向工作电路传递的方法和电路结构。
例如在专利文献2中，记载了如下PROM电路，其构成为具备：多个存储器元件（齐纳击穿元件），一方连接于共同的写入电流输入端子，另一方连接于各个读出端子；多个开关元件（晶体管），能够控制接通/断开状态，一方分别连接于多个读出端子，另一方连接于共同的基准电压端子；多个电流源，分别连接在多个读出端子和基准电压端子之间；二极管，一方连接于写入电流输入端子，另一方连接于电压源，在写入时阻止写入电流向电压源流入的方向上连接，在对存储器元件有选择地写入时，使开关元件有选择地为接通状态，并且对写入电流输入端子和写入电流吸收端子之间流入电流，由此使存储器元件有选择地产生电阻值的变化，在对写入到存储器元件的信息进行读出时，使多个开关元件全部为断开状态，根据通过从电压源经过二极管和多个存储器元件而流到多个电流源的电流而在各个存储器元件中产生的电压降的差异，使多个读出端子（P2～P3）产生相对于基准电压端子的电压的高低。
根据该专利文献2的PROM电路，不需要对各PROM元件附加以往的防干扰用二极管，需要大面积的元件仅是1个开关元件即可，因此能够缩小IC上的占有面积。此外，即使在写入时在PROM元件的两端产生大电压，对用于选择性写入的开关元件施加的电压也低，也不需要使用耐压大的元件。进而，根据在PROM元件的两端产生的电压，选择性写入的开关元件的端子电位上升，也能够消除开关元件的控制变得困难，不能流过充分的写入电流的情况。
可是，在该专利文献2的PROM电路中，在通常的电路工作时，对于被击穿的齐纳击穿元件，为了流过读电流需要以Al细线不断线的方式总是施加150mA～200mA左右的击穿电流而形成粗的Al细线。
结果，用于施加击穿电流150mA～200mA的晶体管以及防止流入二极管的单元尺寸变大，特别是在位数多、PROM电路的占有面积率大的情况下，存在制品的芯片面积变大的问题点。
在专利文献3中，记载了以解决这样的问题点为目的的PROM电路。该专利文献3的PROM电路构成为，对于1个齐纳击穿元件具备：用于防止通常模式下向其他位的流入的二极管；保护输出端子侧的电路的二极管；用于在写入时选择齐纳击穿元件并施加击穿电流的第1晶体管；作为控制读出电流的开关元件的第2晶体管；用于使读出时的电压降产生的电阻；以及对在读模式时经由齐纳击穿元件读入的数据进行保持的锁存电路。
通过采用这样的结构，能够提供即使是以被击穿的临界的低电流所击穿的细Al细线也能够长时间使用，能够缩小单元尺寸，能够缩小芯片尺寸的齐纳击穿PROM电路。
现有技术文献
专利文献
专利文献1：日本特开2003-204069号公报；
专利文献2：日本特开2005-182899号公报；
专利文献3：日本特开2007-265540号公报。
发明要解决的问题
将齐纳击穿元件作为1位的量的存储单元而使用的PROM电路如专利文献1等记载的那样，具有小规模、经济、可电写入、写入后的可靠性高等的特征，进而如上述那样，提出了各种用于避免伴随PROM电路的大容量化的面积增大的现有技术。
可是，例如在专利文献3的技术中，锁存电路、防止流入用的二极管等对每个存储单元设置，在增加存储单元来谋求大容量化的情况下，布局面积也增大。
此外，在各现有技术中，是分别个别地设置写入用的电源线和读出用的电源线，进而对每个存储单元设置有读出用的电流源的结构，在增加存储单元来谋求大容量化的情况下，面积增大。
此外，在各现有技术中，没有考虑串行地读出存储单元的输出的结构的PROM电路，即，采用共有连接齐纳击穿元件（ZapFuse）的阴极，仅将齐纳击穿元件和选择其阳极的晶体管并联连接而大容量化的结构，在数据的读出时检测齐纳击穿元件的阴极的电压振幅的PROM电路。在像这样串行地读出存储单元的输出的结构的PROM电路中，在增加存储单元来谋求大容量化的情况下，伴随阴极的容量的增大，产生读出时间的增大，存在读出速度降低的问题。
像这样，在现有技术中，特别是在串行地读出存储单元的输出的结构的PROM电路中，在增加存储单元来谋求大容量化的情况下，不能够避免面积的增大及读出时间的增大。
发明内容
本发明正是用于解决上述问题点的，其目的在于能够避免伴随使用齐纳击穿元件（ZapFuse）的非易失性存储器电路（PROM电路）的大容量化的面积增大及读出时间的增大。
用于解决课题的方案
为了实现上述目的，本发明的非易失性存储器电路，具备：多个存储元件部，该存储元件部包含：齐纳击穿元件；以及开关部，在数据读出时将所述齐纳击穿元件的阳极连接于输出端，以将所述多个存储元件部各自的齐纳击穿元件的阴极连接于所述写入用电源或所述读出用电源的方式进行共同连接，将所述多个存储元件部的所述输出端共同连接于检测器的输入端子，在数据写入时将所述存储元件部的阳极连接于接地电位，并且在数据读出时使所述开关部接通而将所述存储元件部的阳极经由所述输出端连接于所述检测器的输入端。
此外，在本发明的非易失性存储器电路中，所述检测器将在所述数据读出时成为读出对象的所述多个存储元件部进行变化时输出的电流值变换成预先决定的振幅内的电压并输出。
另一方面，为了实现上述目的，本发明的半导体装置，具备：上述非易失性存储器电路；以及中央处理装置，使用该非易失性存储器电路进行数据的写入及读出的任一方或双方。
另一方面，为了实现上述目的，本发明的读出方法，具备：对多个齐纳击穿元件各自的阴极供给读出用电源的步骤；选择包含1个所述齐纳击穿元件的第1存储元件部并将基于该齐纳击穿元件中存储的信息的数据对差动电压放大电路供给，读出该存储的信息的步骤；以及在选择与所述第1存储元件部不同的、包含1个所述齐纳击穿元件的第2存储元件部，将基于该齐纳击穿元件中存储的信息的数据对所述差动电压放大电路供给时，经由将该差动电压放大电路的输入电压限制在预先决定的振幅内的检测器进行供给，读出该存储的信息的步骤。
发明的效果
根据本发明，能够避免伴随使用齐纳击穿元件（ZapFuse）的非易失性存储器电路（PROM电路）的大容量化的面积的增大及读出时间的增大，能够谋求设置有本发明的非易失性存储器电路（PROM电路）的半导体装置及电子设备的小型化和高速化。
附图说明
图1是表示实施方式的非易失性存储器电路的结构例的框图。
图2是表示在图1的非易失性存储器电路中使用的存储元件电路的结构例的电路图。
图3是表示在图1的非易失性存储器电路中使用的检测器（detector）的结构例的电路图。
图4是表示图1的非易失性存储器电路的写入处理时的工作例的时间图。
图5是表示图1的非易失性存储器电路的读出处理时的工作例的时间图。
图6是表示实施方式的另一个非易失性存储器电路的结构例的框图。
图7是表示在图6的非易失性存储器电路中使用的存储元件电路的结构例的电路图。
图8是表示具备实施方式的非易失性存储器电路的半导体装置的结构例的框图。
具体实施方式
以下，使用附图针对本发明的实施方式进行说明。
图1示出本实施方式的非易失性存储器电路（图中记载为“PROM”）10的结构，非易失性存储器电路10具备：写入用电源供给电路20；读出用电源供给电路30；用于有选择地供给来自写入用电源供给电路20的数据写入用的电压或来自读出用电源供给电路30的数据读出用的电压的电源线（以下，也称为节点0）11；在电源线11与连接于未图示的接地电平的基准电源线之间分别并联连接的、n（n是2以上的整数）个作为图2中示出细节的存储1位数据的存储元件部的单位单元121～12n；将从设置在外部的控制部输入的各信号（db，rdb，selb1～selbn）输入到各单位单元121～12n的信号线13，14，151～15n；以及在数据读出时经由输出线（以下也称为节点1）16被输入来自单位单元121～12n的输出电流的检测器17。
作为设置在图1中的非易失性存储器电路10中的存储元件部的各单位单元121～12n是同一结构，因此在图2中针对第k（=1，2，…，n）个单位单元（unit sell）进行说明。
单位单元具备：阴极连接于节点0（电源线11）的齐纳击穿元件ZAPk；连接于齐纳击穿元件ZAPk的阳极、在数据写入时将齐纳击穿元件ZAPk连接于接地电平的基准电位VSS的基准电源线的由NMOS晶体管构成的晶体管NMOS0；以及连接于齐纳击穿元件ZAPk的阳极、在数据读出时将齐纳击穿元件ZAPk连接于节点1（输出线16）的由NMOS晶体管构成的晶体管NMOS1。进而在本例中，具备：根据数据的写入工作和读出工作控制晶体管NMOS0和晶体管NMOS1的NOR电路NOR0和NOR电路NOR1。
像这样，作为本例的1位的存储元件部的单位单元具备：1个齐纳击穿元件（ZapFuse）；2个ZapFuse选择晶体管；以及2个NOR门。
图2中的信号db是写入指示信号，信号selbk是用于选择第k个单位单元的选择指示信号，信号rdb是读出指示信号，分别从未图示的控制部经由图1所示的信号线13、信号线15k、信号线14输入到NOR电路NOR0和NOR电路NOR1的各自的端子。
此外，晶体管NMOS0和晶体管NMOS1是N沟道MOS晶体管，基准电位VSS是接地电平（ground）。
在齐纳击穿元件ZAPk中，阴极连接于电源线（节点0），阳极共同地连接于晶体管NMOS0和晶体管NMOS1各自的漏极。
晶体管NMOS0的栅极与NOR电路NOR0的输出端子连接，源极经由基准电源线18连接于基准电位VSS（接地电平）。晶体管NMOS1的栅极与NOR电路NOR1的输出端子连接，源极与输出线（节点1）16连接。
NOR电路NOR0的一方的输入端子被输入信号db，另一方的输入端子与NOR电路NOR1的一方的输入端子共同地连接，被输入信号selbk。此外，NOR电路NOR1的另一方的输入端子被输入信号rdb。
再有，包含NOR电路NOR0及NOR电路NOR1的逻辑电路只要是在基于选择单位单元的信号selbk进行写入时，以使对应的晶体管NMOS0导通的方式进行工作，在读出时，以使对应的晶体管NMOS1导通的方式进行工作，则并不限于该结构。
齐纳击穿元件ZAPk在写入前由于作为二极管工作所以从阴极向阳极不流过电流，在写入后由于短路所以从阴极向阳极流过电流。
在来自齐纳击穿元件ZAPk的数据的读出时，对阴极施加比电源电压低的读出用的电压（以下也称为IVC），对流到齐纳击穿元件ZAPk的电流进行检测，读出数据。
此外，在齐纳击穿元件ZAPk的数据的写入时，通过对阴极施加比电源电压高的写入用的电压（以下也称为HV）进行齐纳破坏，从而写入数据。
信号selbk在选择第k个齐纳击穿元件ZAPk时变成接地电平（以下也称为L），在非选择时变成电源电压电平（以下也称为H）。
信号db在齐纳击穿元件ZAPk的写入时变成L，在除此之外时变成H。
信号rdb在齐纳击穿元件ZAPk读出时变成L，在除此之外时变成H。
节点0（电源线11）在读出时变成IVC，在写入时变成HV，除此之外变成接地电平。
节点1（输出线16）在读出时变成0.3V左右的检测器输入电压电平，除此之外变成接地电平。
图1的非易失性存储器电路10构成为在电源线11（节点0）和输出线16（节点1）之间并联连接n个图2所示的单位单元，如上所述，具备：单位单元121～12n、写入用电源供给电路20、读出用电源供给电路30、检测器17。
写入用电源供给电路20是在齐纳击穿元件的写入时供给来自外部电源的写入用电压（HV）的电路，读出用电源供给电路30是在齐纳击穿元件的读出时供给来自外部电源的读出用电压（IVC）的电路。检测器17是对流过齐纳击穿元件的电流进行检测，变换成电压的电路。
图1中的对信号db进行传输的信号线13共同地连接于各单位单元121～12n的图2中例示的NOR电路NOR0中的被输入信号db的端子，对信号selb1～selbn进行传输的信号线151～15n连接于单位单元121～12n的图2中例示的NOR电路NOR0和NOR电路NOR1的被输入信号selbk的各个端子，对信号rdb进行传输的信号线14共同地连接于单位单元121～12n的图2中例示的NOR电路NOR1的被输入信号rdb的端子。
电源线11作为图2中例示的节点0共同地连接于各单位单元121～12n，输出线16向各单位单元121～12n和检测器17共同地连接。
接着，使用图3针对检测器17的细节进行说明。
图3中示出检测器17的电路结构，其具备：由P沟道MOS晶体管构成的晶体管PMOS0～PMOS3；由N沟道MOS晶体管构成的晶体管NMOS2～NMOS5。
作为图3中的信号rdb输入图1、2中的信号rdb，VDD是电源电压，基准电位VSS是接地电平。
晶体管PMOS0、晶体管PMOS1、晶体管NMOS2及晶体管NMOS3被串联连接，晶体管PMOS0的源极连接于VDD，晶体管NMOS3的源极连接于VSS。
晶体管PMOS2、晶体管PMOS3、晶体管NMOS4、晶体管NMOS5被串联连接，晶体管PMOS2的源极连接于VDD，晶体管NMOS5的源极连接于基准电位VSS。
晶体管PMOS0的栅极和晶体管PMOS2的栅极分别被共同地连接，被输入信号rdb，晶体管PMOS1和晶体管PMOS3的栅极分别被共同地连接于基准电位VSS。
晶体管NMOS2的栅极、晶体管NMOS4的栅极、及晶体管NMOS5的栅极分别共同地连接于晶体管NMOS4的漏极（节点4），晶体管NMOS3的栅极连接于晶体管NMOS2的漏极（节点2）。
在图3中，节点3是在读出时用于判别是齐纳击穿元件的写入时还是未写入的电流流入（以下，参考电流）的节点，在齐纳击穿元件写入后流过的电流的一半的电流流入晶体管NMOS5。
节点1和节点3在读出时变成0.3V左右的检测器输入电压电平，除此之外变成接地电平。
节点2和节点4在读出时分别变成1.5V左右的中间电位，除此之外变成接地电平。
接着，进行由图1～图3所示的结构构成的非易失性存储器电路10的工作说明。
首先，关于写入工作，以对图2中的齐纳击穿元件ZAPk写入数据的工作为例进行说明。在这里，针对向图1的单位单元12k的数据写入工作进行说明。
在向齐纳击穿元件ZAPk的数据的写入时，因为对阴极施加比电源电压高的写入用的电压（HV）进行齐纳破坏，所以将电源线11（节点0）设为电压HV。而且，使信号selbk为接地电平（L）而选择单位单元12k，使信号db为L，使信号rdb为H。
在这样的信号状态的情况下，图2中的NOR电路NOR0的输出变成H，NOR电路NOR1的输出变成L，晶体管NMOS0变成导通，晶体管NMOS1变成截止。
由此，齐纳击穿元件ZAPk的阳极连接于接地电平的基准电位VSS，齐纳击穿元件ZAPk被齐纳破坏，写入数据。针对其他的齐纳击穿元件也能够同样地进行数据的写入。
以下同样地，通过将写入对象的齐纳击穿元件的阳极连接于接地电平的基准电位VSS，从而对写入对象的齐纳击穿元件写入数据。
以下，使用图4针对这样的非易失性存储器电路10的写入工作进行说明。
首先，作为信号db、信号rdb、以及信号selb1～selbn分别输入H信号，节点0和节点1是接地电平（L）。
此外，单位单元121～12n在图2中，由于信号selbk是H，信号db是H，信号rdb是H，所以NOR电路NOR0和NOR电路NOR1均输出L，晶体管NMOS0和晶体管NMOS1均变成截止（OFF）。在该状态下，与齐纳击穿元件的数据无关地，不向检测器17流过齐纳击穿元件的电流。
当从该状态起作为信号db输入L时（t1），从写入用电源供给电路20对节点0（电源线11）供给HV的电位。
接着，设图1的信号selb1经由信号线151作为L而输入（t2）。在该情况下，在图1的单位单元121中，由于在图2中信号selbk变为L，信号db变为L，信号rdb变为H，所以NOR电路NOR0输出H，NOR电路NOR1输出L，晶体管NMOS0变为导通，晶体管NMOS1变为截止，对单位单元121的齐纳击穿元件施加来自节点0（电源线11）的电压HV，对该齐纳击穿元件流过电流，对单位单元121写入数据。
接着，关于图1、2的结构的非易失性存储器电路10的读出工作，以单位单元12k的齐纳击穿元件是写入完成（以下，数据1），单位单元12k＋1的齐纳击穿元件是未写入（以下，数据0）的情况为例进行说明。
设作为图1中的信号db、信号rdb、以及信号selb1～selbn分别输入H信号，电源线11（节点0）和输出线16（节点1）是接地电平。
单位单元121～12n在图2中，由于信号selbk是H，信号db是H，信号rdb是H，所以NOR电路NOR0和NOR电路NOR1均输出L，晶体管NMOS0和晶体管NMOS1均变成截止（以下也称为OFF），与齐纳击穿元件的数据无关地，齐纳击穿元件的电流不向检测器17流过。
当从该状态起作为信号rdb输入L时（t1），从读出用电源供给电路30对节点0（电源线11）供给IVC的电位，并且从检测器17向节点1（输出线16）供给0.3V左右的电位。
此时，并联连接的单位单元的个数越多，节点0（电源线11）和节点1（输出线16）到达规定的电位的时间变得越长，但在本例的非易失性存储器电路10中，通过检测器17，以如下方式缩短节点0（电源线11）和节点１（输出线１６）到达规定的电位后进行的读出齐纳击穿元件的时间。
通过信号rdb的L输入，构成图3的检测器17的晶体管PMOS0和晶体管PMOS2流过电流，此外，从节点3经由晶体管NMOS5向VSS流过参考电流。
此时，节点3变成0.3V，节点4变成1.5V的中间电位，但由于没有从节点1经由晶体管NMOS3向VSS流过的电流，所以节点1变成比0.3V低的电位，由此节点2变成比1.5V低的电位。
节点2和节点4连接于未图示的差动电压放大电路，节点2比节点4低的电压在差动电压放大电路中被放大并被输出（在该情况下输出L）。
接着，设图1的信号selbk经由信号线15k作为L而输入。在该情况下，在单位单元12k以外的各单位单元中，在图2中，由于信号selbk以外的信号是H，信号db是H，信号rdb是L，所以NOR电路NOR0和NOR电路NOR1均输出L，晶体管NMOS0和晶体管NMOS1均变成OFF，与齐纳击穿元件的数据无关地，齐纳击穿元件的电流不向检测器17流过。
相对于此，在图1的单位单元12k中，由于在图2中信号selbk变为L，信号db变为H，信号rdb变为L，所以NOR电路NOR0输出L，NOR电路NOR1输出H，晶体管NMOS0变为OFF，晶体管NMOS1变为ON，由于单位单元12k的齐纳击穿元件是数据1，所以对节点1（输出线16）流过电流。
这时，流过齐纳击穿元件的电流是参考电流的2倍，因此图3中的节点1的电位变成比节点3的0.3V高的电位。
在该情况下，在图3中，节点2也变成比节点4的1.5V高的电位，结果节点2比节点4高的电位通过差动电压放大电路被放大并被输出（在该情况下输出H）。
此时，节点2连接于晶体管NMOS3的栅极，变成负反馈电路，因此当节点2的电压上升时，晶体管NMOS3的导通电阻变小。结果，抑制节点1和节点2的电压上升。
像这样，在检测器17中，构成对节点2的负反馈电路，作为本发明的振幅控制部进行工作，由此能够将数据的读取工作中的节点1和节点2的电压上升抑制为预先决定的电压振幅内的电压。
由此，在本例的非易失性存储器电路10中，能够缩短各读出工作耗费的时间，容易增加单位单元来谋求大容量化。
接着，设从图1的信号线15k对单位单元12k作为信号selbk输入H，从信号线15k＋1对单位单元12k＋1作为信号selbk＋1输入L。在该情况下，在单位单元12k＋1以外的各单位单元中，在图2中，由于信号selbk是H，信号db是H，信号rdb是L，所以NOR电路NOR0和NOR电路NOR1均输出L，晶体管NMOS0和晶体管NMOS1均变成OFF，与齐纳击穿元件的数据无关地，齐纳击穿元件的电流不向检测器17流过。
相对于此，在单位单元12k＋1中，在图2中，由于信号selbk是L，信号db是H，信号rdb是L，所以NOR电路NOR0输出L，NOR电路NOR1输出H，晶体管NMOS0变成OFF，晶体管NMOS1变成ON。
在这里，单位单元12k＋1的齐纳击穿元件由于是数据0，所以不流过电流。因此，在图3中，节点1的电位变成也比节点3的电位0.3V低的电位。
在该情况下，在图3中，节点2也变成比节点4的1.5V低的电位，节点2比节点4低的电位通过差动电压放大电路被放大，结果输出L。
此时，节点2连接于晶体管NMOS3的栅极，变成负反馈电路，因此当节点2的电压降低时，晶体管NMOS3的ON电阻变大，结果抑制节点1和节点2的电压降低。
像这样，在检测器17中，构成对节点2的负反馈电路，作为本发明的振幅控制部进行工作，由此能够将数据的读取工作中的节点1和节点2的电压降低抑制为预先决定的电压振幅内的电压。
由此，在本例的非易失性存储器电路10中，能够缩短各读出工作耗费的时间，容易增加单位单元来谋求大容量化。
以下同样地，通过将读出对象的齐纳击穿元件的选择信号设为L，并且将读出对象的齐纳击穿元件以外的齐纳击穿元件的选择信号设为H，从而能够对读出对象的齐纳击穿元件中写入的数据进行读出。
如上所述，根据本例的非易失性存储器电路10，需要2个ZapFuse选择用晶体管和2个NOR门，但与现有的专利文献3中记载的PROM电路相比，能够减少1个锁存电路、2个二极管、1个电阻，因此有利于大容量化。
此外，在将信号rdb从H切换为L时，电源线11（节点0）和输出线16（节点1）变成规定的电位所需要的时间是单位单元越多就变得越长，但对于切换信号selb1～selbn时的读出，由于输出线16（节点1）的电压振幅被检测器17的负反馈电路（振幅控制部）抑制，所以能够防止增加单位单元数导致的读出速度的降低。
以下，使用图5针对由图1及图2所示的结构构成的非易失性存储器电路10的读出工作进行说明。
首先，作为信号db、信号rdb、以及信号selb1～selbn分别输入H信号，节点0和节点1是接地电平（L）。
此外，单位单元121～12n在图2中，由于信号selbk是H，信号db是H，信号rdb是H，所以NOR电路NOR0和NOR电路NOR1均输出L，晶体管NMOS0和晶体管NMOS1均变成截止（OFF）。在该状态下，与齐纳击穿元件的数据无关地，不向检测器17流过齐纳击穿元件的电流。
当从该状态起作为信号rdb输入L时（T1），从读出用电源供给电路30对节点0（电源线11）供给IVC的电位，并且从检测器17向节点1（输出线16）供给0.3V左右的电位。
接着，设图1的信号selb1经由信号线151作为L而输入（T2）。在该情况下，在图1的单位单元121中，由于在图2中信号selbk变为L，信号db变为H，信号rdb变为L，所以NOR电路NOR0输出L，NOR电路NOR1输出H，晶体管NMOS0变为OFF，晶体管NMOS1变为ON，由于单位单元121的齐纳击穿元件是数据1，所以对节点1（输出线16）流过电流。这时，流过齐纳击穿元件的电流是参考电流的2倍，因此节点1的电位变成比0.3V高的电位。
再有，在单位单元121以外的各单位单元中，由于信号selb２～selbn是H，信号db是H，信号rdb是L，所以NOR电路NOR0和NOR电路NOR1均输出L，晶体管NMOS0和晶体管NMOS1均变成OFF，与齐纳击穿元件的数据无关地，齐纳击穿元件的电流不向检测器17流过。
像这样，在对多个单位单元（存储元件部）121～12n各自的齐纳击穿元件的阴极共同连接有H电位的节点0（电源线11）的状态下，依次切换为信号selb1～selbn而使L输入，由此在使各单位单元的各个晶体管NMOS0截止的状态下，将各个晶体管NMOS1依次从截止切换成导通，使流到各单位单元121～12n的齐纳击穿元件的电流值依次输入检测器17，由此能够进行数据的读出工作。
接着，使用图6及图7对本发明的其他实施方式例进行说明。
在图6中，示出其他实施方式的非易失性存储器电路（图中记载为“PROM电路”）10a的结构，非易失性存储器电路10a具备：写入用电源供给电路20a；读出用电源供给电路30a；用于有选择地供给来自写入用电源供给电路20a的数据写入用的电压及来自读出用电源供给电路30a的数据读出用的电压的电源线（以下，也称为节点0a）11a；在电源线11a与连接于未图示的接地电平的基准电源线之间分别并联连接的、n（n是2以上的整数）个作为图7中示出细节的存储1位数据的存储元件部的单位单元421～42n；将从设置在外部的控制部输入的信号db、信号rdb、信号sel1～seln输入到各单位单元421～42n的信号线13a、14a、451～45n；以及在数据读出时经由第2输出线（以下也称为节点2a）49和输出线16a（以下也称为节点1a）被输入来自单位单元422～42n的输出电流的检测器17。
此外，在非易失性存储器电路10a中，在各单位单元421～42n和检测器17a之间具备2个由N沟道MOS晶体管构成的晶体管NMOS6、7，晶体管NMOS6和晶体管NMOS7各自的栅极经由反相器INV0而连接。
信号db被直接输入到晶体管NMOS6的栅极，信号端子db经由反相器INV0被输入到晶体管NMOS7的栅极。
此外，晶体管NMOS6及晶体管NMOS7的漏极均经由输出线49（节点2a）连接于各单位单元421～42n，晶体管NMOS6的源极连接于基准电源线VSS，晶体管NMOS7的源极经由信号线16a（节点1a）连接于检测器17a。
因为图6中的各单位单元421～42n是同一结构，因此在图7中针对第k（=1，2，…，n）个的单位单元进行说明。
图7的单位单元具备：阴极连接于节点0（电源线11）的齐纳击穿元件ZAPka，和连接于齐纳击穿元件ZAPka的阳极，在数据写入时将齐纳击穿元件ZAPka连接于第2输出线49（节点2a）的晶体管NMOS0a。
像这样，在图7所示的作为在本例的非易失性存储器电路10a中设置的存储元件部的单位单元中，与图2所示的作为在非易失性存储器电路10中设置的存储元件部的单位单元相比较，不具备NOR电路NOR0和NOR电路NOR1，作为本例的存储元件部的单位单元构成为具备：1个齐纳击穿元件（ZapFuse）、1个ZapFuse选择晶体管。
晶体管NMOS0a是N沟道MOS晶体管，基准电位VSS是接地电平，齐纳击穿元件ZAPka的阴极连接于电源线（节点0a），阳极连接于NMOS晶体管NMOS0a的漏极。
晶体管NMOS0a的栅极被输入信号selk，源极与第2输出线（节点2a）49连接。
齐纳击穿元件ZAPka在写入前由于作为二极管工作所以从阴极向阳极不流过电流，在写入后由于短路所以从阴极向阳极流过电流。
在来自齐纳击穿元件ZAPk的数据的读出时，对阴极施加比电源电压低的电压（IVC），对流到齐纳击穿元件ZAPka的电流进行检测，读出数据。
此外，在齐纳击穿元件ZAPka的数据的写入时，通过对阴极施加比电源电压高的电压（HV）进行齐纳破坏，从而写入数据。
信号selbk是在齐纳击穿元件ZAPka为非选择时变成接地电平（以下也称为L），在选择时变成电源电压电平（以下也称为H）的信号。
节点0（电源线11a）在读出时变成IVC，在写入时变成HV，除此之外变成接地电平。
节点2a（第2输出线49）在读出时变成0.3V左右的检测器输入电压电平，除此之外变成接地电平。
图6的非易失性存储器电路10a示出并联连接有n个图7所示的单位单元的结构，如上述那样，具备：单位单元421～42n、写入用电源供给电路20a、读出用电源供给电路30a、以及检测器17a，信号sel1～seln是具有与图7的信号selk相同功能的信号。
写入用电源供给电路20a是在齐纳击穿元件（ZapFuse）的写入时供给HV的电路，读出用电源供给电路30a是在齐纳击穿元件的读出时供给IVC的电路。检测器17a是对流过齐纳击穿元件的电流进行检测，变换成电压的电路。
在图6中，信号db在向各单位单元421～42n的齐纳击穿元件的写入时变成L，在除此之外时变成H。信号sel1～seln是与单位单元421～42n的图7中例示的信号selk具有相同功能的信号，用于各单位单元421～42n的选择。信号rdb在来自各单位单元421～42n的数据的读出时变成L，在除此之外时变成H。
电源线11a向各单位单元421～42n的图7中例示的节点0a共同地连接，第2输出线49向各单位单元421～42n的图7中例示的节点2a共同地连接。
再有，检测器17a是与在图3中详细说明的检测器17具有相同功能的电路，在这里不进行详细的说明。
信号sel1～seln作为单位单元421～42n的图7中例示的信号selk而被分别输入，信号rdb向检测器17a输入。电源线11a（节点0a）向各单位单元421～42n的节点0a共同地连接。
图6的信号db在数据写入时变成L，在除此之外时变成H。信号sel1～seln与图7的信号selk具有相同的功能，用于各单位单元421～42n的选择。信号rdb在数据读出时变成L，在除此之外时变成H。
接着，进行由图6及图7中示出的结构构成的非易失性存储器电路10a的工作的说明。
关于读出工作，以单位单元421的齐纳击穿元件是写入完成（数据1），单位单元42２的齐纳击穿元件是未写入（数据0）的情况为例进行说明。
图6中的信号db以及信号rdb分别作为H的信号而被输入，信号sel1～seln分别作为L的信号而被输入 。
在该情况下，在晶体管NMOS7中，作为信号db对栅极输入H信号，晶体管NMOS7变为ON（导通），在晶体管NMOS6中，经由反相器INVO对栅极输入信号db的反转信号，因此晶体管NMOS6变成OFF（截止）。节点0a和节点1a、节点2a变成接地电平。
单位单元421～42n由于作为图7的信号selk而输入的信号是L，所以晶体管NMOS0a变成OFF，与齐纳击穿元件的数据无关地，齐纳击穿元件的电流不向检测器17a流过。
当从该状态起作为信号rdb输入信号L时，从读出用电源供给电路30a对电源线11a（节点0a）供给IVC的电位，并且从检测器17a向节点1a供给0.3V左右的电位。
在该状态下，由于晶体管NMOS7是ON，所以节点2a也被供给与节点1a相同的电位。
此时，并联连接的单位单元的个数越多，节点0a和节点1a及节点2a达到规定的电位的时间变得越长。
接着，设作为图6的单位单元421的信号sel1输入H。在该情况下，在单位单元421以外的单位单元中，由于作为图7的信号selk而输入的信号是L，所以晶体管NMOS0a变成OFF，与齐纳击穿元件的数据无关地，齐纳击穿元件的电流不向检测器17a流过。
相对于此，在单位单元421中，由于作为图7的信号selk而输入的信号是H，所以晶体管NMOS0a变成ON。而且，单位单元421的齐纳击穿元件由于是数据1，所以流过电流。
这时，流过齐纳击穿元件的电流是参考电流的2倍，因此节点1a的电位变成比0.3V高的电位，从检测器17a输出数据1。
这时，如图3中说明的那样，由于检测器17a的输入侧变成负反馈电路的结构，所以抑制节点1a的电位上升。
像这样，在检测器17a中，构成负反馈电路，作为本发明的振幅控制部进行工作，由此能够将数据的读取工作中的节点1a的电压上升抑制为预先决定的电压振幅内的电压。
由此，在本例的非易失性存储器电路10a中，能够缩短各读出工作耗费的时间，容易增加单位单元来谋求大容量化。
接着，设作为图6的单位单元421的信号sel1输入L，作为单位单元42２的信号sel２输入H。在该情况下，在单位单元422以外的单位单元中，由于作为图7的信号selk而输入的信号是L，所以晶体管NMOS0a变成OFF，与齐纳击穿元件的数据无关地，齐纳击穿元件的电流不向检测器17a流过。
相对于此，在单位单元422中，由于作为图7的信号selk而输入的信号是H，所以晶体管NMOS0a变成ON。在这里，单位单元422的齐纳击穿元件由于是数据0，所以不流过电流。
因此，图6的节点1a即图3的节点1的电位变成比0.3V低的电位，从检测器17a输出数据0（L）。如上述那样，由于检测器17a的输入侧变成负反馈电路的结构，所以抑制节点1a的电位降低。
像这样，在检测器17a中，构成对节点1a的负反馈电路，作为本发明的振幅控制部进行工作，由此能够将数据的读取工作中的节点1a的电压降抑制为预先决定的电压振幅内的电压。
由此，在本例的非易失性存储器电路10a中，能够缩短各读出工作耗费的时间，容易增加单位单元来谋求大容量化。
如上所述，根据图6、图7中示出的非易失性存储器电路10a，关于切换信号sel1～seln时的读出，能够以与图1～图3中说明的非易失性存储器电路10同等的速度进行读出。
进而，与图1所示的非易失性存储器电路10相比，需要2个晶体管NMOS6、7和1个反相器，但在单位单元内，由于能够减少2个NOR门、1个NMOS，所以与图1所示的非易失性存储器电路10相比有利于大容量化。
接着，关于使用这样的非易失性存储器电路10、10a的半导体装置，使用图8进行说明。
在图8中，在本例的半导体装置80中，CPU81、RAM82、本发明的PROM83、定时器（图中记载为“TIMER”）84、串行接口（图中记载为“SERIAL IF”）85、并行接口（图中记载为“PARALLEL IF”）86、AD变换器（图中记载为“A/D”）87、以及DA变换器（图中记载为“D/A”）88经由BUS89而连接。
例如，RAM82由1024字节的容量构成，PROM83由60K字节等的容量构成，CPU81（中央处理装置）基于来自经由串行接口85或并行接口86连接的外部装置的控制信号，对PROM83进行程序等的写入及数据的读出。
这样的半导体装置80例如设置在汽车控制用的各种控制基板、制造装置的各种控制基板、便携式电话等的各种电子设备中。
以上，如使用附图说明的那样，本例的非易失性存储器电路10、10a是如下结构，其具备多个（n个）存储元件部（单位单元），该存储元件部包含齐纳击穿元件（ZapFuse）以及在数据读出时将齐纳击穿元件的阳极连接于输出端的开关部（晶体管NMOS1、1a），以将多个存储元件部各自的齐纳击穿元件的阴极连接于写入用电源（写入用电源供给电路20、20a）或读出用电源（读出用电源供给电路30、30a）的方式进行共同连接，将多个存储元件部的输出端共同连接于检测器17、17a的输入端子，在数据写入时将存储元件部的阳极连接于接地电位，并且在数据读出时使开关部接通而将存储元件部的阳极经由输出端连接于检测器的输入端。
再有，检测器在数据读出时将从多个存储元件部依次输出的电流值变换成预先决定的振幅内的电压而输出。
此外，在非易失性存储器电路10中，在作为开关部的晶体管NMOS1中，漏极连接于齐纳击穿元件的阳极，源极连接于输出端，在数据读出时对栅极输入读出指示信号，并且在作为存储元件部的各个单位单元中设置有晶体管NMOS0，该晶体管NNMOS0的漏极连接于齐纳击穿元件的阳极，源极接地，在数据写入时对栅极输入写入指示信号。再有，晶体管NMOS0当对栅极输入写入指示信号时变为导通，将阴极连接于写入用电源的齐纳击穿元件的阳极接地。
此外，在非易失性存储器电路10a中，在作为开关部的晶体管NMOS1中，漏极连接于齐纳击穿元件的阳极，源极连接于输出端，在数据读出时对栅极输入读出指示信号，并且在数据写入时对栅极输入写入指示信号，进而在输出端和检测器17a之间设置有构成切换部的晶体管NMOS6、7，该切换部以在数据写入时将输出端接地，在数据读出时将输出端连接于检测器17a的输入端的方式进行切换。
在晶体管NMOS6中，漏极连接于输出端，源极接地，对栅极输入写入指示信号，在晶体管NMOS7中，漏极连接于晶体管NMOS6的漏极，源极连接于检测器17a的输入端，对栅极输入读出指示信号。再有，在晶体管NMOS6中，当在数据写入时对栅极输入写入指示信号时，晶体管NMOS6变成导通，将在写入用电源连接有阴极的单位单元的齐纳击穿元件的阳极接地，在晶体管NMOS7中，当在数据读出时对栅极输入读出指示信号时，晶体管NMOS7变为导通，将在读出用电源连接有齐纳击穿元件的阴极的单位单元的阳极经由输出端连接于检测器17a的输入端。
像这样，在本例的非易失性存储器电路10、10a中，在数据的读出控制时，将读出用电源共同连接于各单位单元（存储元件部）各自的齐纳击穿元件的阴极，依次控制多个存储元件部各自的开关部，将流到多个存储元件部的齐纳击穿元件的电流值依次输入检测器17、17a，检测器17、17a在数据读出时将从多个存储元件部依次输出的电流值变换成预先决定的振幅内的电压并输出。
由此，在本例的非易失性存储器电路10、10a中，能够缩短各读出工作耗费的时间，容易增加单位单元来谋求大容量化。
再有，本发明并不限于使用各图说明的例子，能够在不脱离其主旨的范围中进行各种变更。例如，在本例中，说明了在图1～图3中说明的非易失性存储器电路10中，在读出工作和写入工作以外时，节点0和节点1变成接地电平的例子，但在写入工作以外时，通过总是使节点0为IVC，节点1为0.3V左右的检测器输入电压电平，从而也能够消除在作为信号rdb输入的信号从H切换到L时的延迟时间。
此外，在图1～图3中说明的非易失性存储器电路10及在图4、5中说明的非易失性存储器电路10a中，说明了在读出时使图3所示的检测器17的节点1和节点3的电压电平为0.3V左右，使检测器17的节点2、节点4的电压电平为1.5V左右，但也可以是除此之外的电压电平。
此外，在非易失性存储器电路10、10a中，说明了以晶体管NMOS和晶体管PMOS构成的检测器17、17a，但也可以用电阻那样的元件来构成检测器17、17a。
此外，在非易失性存储器电路10、10a中，说明了从写入用电源供给电路20、20a供给HV，从读出用电源供给电路30、30a供给IVC的例子，但也可以从焊盘直接供给。
此外，在非易失性存储器电路10a中，说明了在读出工作和写入工作以外时，节点0a、节点1a及节点2a变成接地电平的例子，但通过在写入工作以外时总是使节点0a为IVC、使节点1a和节点2a为0.3V左右的检测器输入电压电平，从而也能够消除作为信号rdb输入的信号从H切换为L时的延迟时间。
此外，在本例中，采用以差分电压放大电路对从检测器17、17a输出的电压进行放大的结构，但也可以采用在检测器17、17a内设置差分电压放大电路的结构。
附图标记说明
10、10a 非易失性存储器电路（PROM电路）；
11、11a 电源线；
13、13a、14、14a、151～15n 信号线；
16、16a、49 输出线；
18 基准电源线；
20、20a 写入用电源供给电路；
30、30a 读出用电源供给电路；
121～12n、421～42n 单位单元（存储元件部）；
17、17a 检测器；
db、rdb、sel1～seln、selk、selb1～selbn、selbk 信号；
NMOS0～NMOS7 晶体管（N沟道晶体管）；
NOR0、NOR1 NOR电路；
PMOS0～PMOS3 晶体管（P沟道晶体管）；
VSS 基准电位（接地电平、接地）；
ZAPk、ZAPka 齐纳击穿元件（ZapFuse）。

Claims (7)

1.一种非易失性存储器电路，其中，具备：多个存储元件部，该存储元件部包含：齐纳击穿元件；以及开关部，在数据读出时将所述齐纳击穿元件的阳极连接于输出端，
以将所述多个存储元件部各自的齐纳击穿元件的阴极连接于所述写入用电源或所述读出用电源的方式进行共同连接，将所述多个存储元件部的所述输出端共同连接于检测器的输入端，在数据写入时将所述存储元件部的阳极连接于接地电位，并且在数据读出时使所述开关部接通而将所述存储元件部的阳极经由所述输出端连接于所述检测器的输入端。
2.根据权利要求1所述的非易失性存储器电路，其中，所述检测器在所述数据读出时将成为读出对象的所述多个存储元件部进行变化时输出的电流值变换成预先决定的振幅内的电压并输出。
3.根据权利要求1或权利要求2所述的非易失性存储器电路，其中，
所述开关部是第1晶体管，所述第1晶体管的漏极连接于所述齐纳击穿元件的阳极，源极连接于所述输出端，在数据读出时对栅极输入读出指示信号，
在各个所述存储元件部中设置有第2晶体管，所述第2晶体管的漏极连接于所述齐纳击穿元件的阳极，源极被接地，在数据写入时对栅极输入写入指示信号。
4.根据权利要求1或权利要求2所述的非易失性存储器电路，其中，
所述开关部是第1晶体管，所述第1晶体管的漏极连接于所述齐纳击穿元件的阳极，源极连接于所述输出端，在数据读出时对栅极输入读出指示信号，并且在数据写入时对栅极输入写入指示信号，
在所述输出端和所述检测器之间设置有切换部，所述切换部以在数据写入时将所述输出端接地，在数据读出时将所述输出端连接于所述检测器的输入端的方式进行切换。
5.根据权利要求4所述的非易失性存储器电路，其中，所述切换部包含：
第2晶体管，所述第2晶体管的漏极连接于所述输出端，源极被接地，对栅极输入写入指示信号；以及
第3晶体管，所述第3晶体管的漏极连接于所述第2晶体管的漏极，源极连接于所述检测器的输入端，对栅极输入读出指示信号。
6.一种半导体装置，其中，具备：
权利要求1至权利要求5的任一项所述的非易失性存储器电路；以及
中央处理装置，使用该非易失性存储器电路进行数据的写入及读出的任一方或双方。
7.一种非易失性存储器的读出方法，其中，具备：
对多个齐纳击穿元件各自的阴极供给读出用电源的步骤；
选择包含1个所述齐纳击穿元件的第1存储元件部并将基于该齐纳击穿元件中存储的信息的数据对差动电压放大电路供给，读出该存储的信息的步骤；以及
在选择与所述第1存储元件部不同的、包含1个所述齐纳击穿元件的第2存储元件部，将基于该齐纳击穿元件中存储的信息的数据对所述差动电压放大电路供给时，经由将该差动电压放大电路的输入电压限制在预先决定的振幅内的检测器进行供给，读出该存储的信息的步骤。
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