CN103797537B - 多装置存储器串联架构 - Google Patents
多装置存储器串联架构 Download PDFInfo
- Publication number
- CN103797537B CN103797537B CN201280043532.2A CN201280043532A CN103797537B CN 103797537 B CN103797537 B CN 103797537B CN 201280043532 A CN201280043532 A CN 201280043532A CN 103797537 B CN103797537 B CN 103797537B
- Authority
- CN
- China
- Prior art keywords
- memory
- storage arrangement
- switch
- memory controller
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0608—Saving storage space on storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1684—Details of memory controller using multiple buses
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0656—Data buffering arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0662—Virtualisation aspects
- G06F3/0665—Virtualisation aspects at area level, e.g. provisioning of virtual or logical volumes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0683—Plurality of storage devices
- G06F3/0688—Non-volatile semiconductor memory arrays
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0683—Plurality of storage devices
- G06F3/0689—Disk arrays, e.g. RAID, JBOD
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
Abstract
本文中所揭示的标的物涉及存储器装置,其包括:存储器阵列;第一端口,其用以直接地或经由另一存储器装置间接地与存储器控制器介接;第二端口,其用以与又一存储器装置介接;及开关,其用以将所述存储器控制器选择性地电连接到通往所述第二端口或通往所述存储器阵列的电路路径,其中所述开关可对由所述存储器控制器产生的信号做出响应。
Description
技术领域
本文中所揭示的标的物涉及存储器架构或存储器操作,例如写入到存储器或从存储器读取。
背景技术
存储器装置可采用于各种电子装置中,例如计算机、手机、个人数字助理(PDA)、数据记录器或导航设备,此处仅举几个实例。举例来说,可采用各种类型的易失性或非易失性存储器装置,例如动态随机存取存储器(DRAM)、NAND快闪存储器、NOR快闪存储器或相变存储器(PCM),此处仅举几个实例。
将多个存储器裸片布置于一封装中或将多个存储器装置并联连接已成为用以增加存储器容量或可能存储器系统密度的可行方法。遗憾地,随着装置的数目增加,物理或电效应可导致不合意的存储器系统特性,例如增加的电容负载、减小的带宽或减小的操作速度。
附图说明
图1是存储器系统的实施例的示意图。
图2描绘存储器系统的实施例的电模型。
图3是存储器系统的实施例的操作速率对存储器装置的数目的曲线图。
图4是存储器系统的另一实施例的示意图。
图5是更详细地展示的图4的实施例的示意图。
图6是存储器系统的另一实施例的操作速率对存储器装置的数目的曲线图。
图7是存储器系统的又一实施例的示意图。
图8是存储器系统的再一实施例的透视图。
图9是用以操作存储器装置的过程的实施例的流程图。
图10是图解说明计算系统的实施例的示意图。
具体实施方式
本说明书通篇中所提及的“一个实施例”或“一实施例”意指结合一实施例描述的特定特征、结构或特性包含于所主张标的物的至少一个实施例中。因此,在本说明书通篇中的各处出现的短语(例如“在一个实施例中”或“一实施例”)未必全部指代同一实施例。此外,可在一个或一个以上实施例中组合特定特征、结构或特性。
在一些存储器系统中,举例来说,将多个存储器装置一起布置成(例如)堆叠式或并联配置可导致减小的操作速度或其它性能降级。特定来说,共享总线的多个存储器装置可个别地贡献于可有害于包括多个存储器装置的存储器系统的性能的经组合总线电容。举例来说,由二十个并联存储器装置产生的经组合总线电容可为约100.0微微法拉。此量值的电容可导致对性能的显著影响。因此,所描述的实施例涉及用以互连多个存储器装置以使得将存储器控制器连接到所述存储器装置的电容负载可相对小(例如,约4.0微微法拉)的技术。在所提供的4pF对100pF的实例中,此可导致2.5个数量级的差。举例来说,存储器控制器可选择或存取特定存储器装置同时所述存储器控制器绕过其它存储器装置。使用例如本文中所描述的实例的技术的益处可包含与用以存取存储器系统的存储器装置的读取、写入或擦除操作相关联的时间延迟可为相对低的。此外,使用例如本文中所描述的实例的技术的益处还可包含涉及相对低数目个引脚或传导线。
在一个实施方案中,可使用串联双向点到点连接将多个存储器装置互连成链状拓扑,如下文所详细描述。在本文件通篇中,术语“连接”与“互连”可互换地使用。虽然所主张标的物在范围上不限于此方面,但在本文中所描述的实施例中,连接的特征在于一个或一个以上存储器装置的物理层级。胜过以根据各种常见通信协议为特征的连接的优点包含归因于装置之间根据协议规范的发信的延迟的减小。
在一配置中,多个存储器装置可由存储器控制器个别地存取。因此,与以并联配置存取多个存储器装置的电容负载相比,个别地存取的存储器装置可经受较小电容负载。在一个实施方案中,存储器控制器可选择或存取个别存储器装置同时绕过未选存储器装置。在此上下文中,绕过未选存储器装置打算意指未选存储器装置与存储器控制器电隔离。详细地说,选定存储器装置可包括由存储器控制器经由双向互连件存取的存储器阵列,而未选存储器装置可包括从双向互连件或存储器控制器电移除的存储器阵列。在此上下文中,从双向互连件移除同样打算指代电隔离未选存储器装置。举例来说,使用一个或一个以上开关,存储器控制器与选定存储器阵列之间经由双向互连件的连接可包括电短路连接,而所述存储器控制器与未选存储器阵列之间的连接可包括电开路连接。虽然下文论述开关的实施例的细节,但这些细节仅为实例,且所主张标的物不限于此。
存储器系统可包括多个存储器装置,所述多个存储器装置包含存储器阵列、前侧双向互连接口或后侧双向互连接口。“前侧”指代存储器装置的在电上较靠近(例如,就阻抗来说)存储器控制器的侧,而“后侧”指代所述存储器装置的在电上较远离(例如,就阻抗来说)所述存储器控制器的侧。举例来说,存储器控制器可经由到前侧双向接口的双向连接而连接到存储器装置。举例来说,存储器装置可经由到第一存储器装置的后侧双向接口及(举例来说)第二存储器装置的前侧双向接口的双向连接而连接到第二存储器装置。可类似地互连额外存储器装置。在用于一实施例的互连件中,举例来说,第二存储器装置与存储器控制器之间的电连通可通过第一存储器装置传输。举例来说,第三存储器装置与存储器控制器之间的电连通可通过第一存储器装置及第二存储器装置传输,等等。
存储器系统的个别存储器装置可包含开关,所述开关用以将存储器控制器连接到选定存储器装置的存储器阵列或用以将存储器控制器与未选存储器装置的存储器阵列切断连接。存储器装置开关可对在选择特定存储器装置的过程期间由存储器控制器产生或传输的信号做出向英国。除断开或闭合存储器控制器与存储器装置之间的电连接之外,在至少一个实施例中,存储器装置开关还可能能够缓冲表示存储器地址的信号、从存储器读取或待写入到存储器的信息或在存储器控制器与选定存储器装置之间传输的命令信号。在一个特定实施方案中,存储器装置开关可安置于与存储器阵列的裸片或半导体芯片相同的裸片或半导体芯片上。然而,所主张标的物不限于这些或任何特定实施例。
在一实施例中,操作存储器系统的方法(举例来说)可涉及存储器控制器产生用以在可彼此互连成链状拓扑的两个或两个以上存储器装置当中选择特定存储器装置的信号。举例来说,信号可用以操作位于一个或一个以上裸片(还包含存储器装置)上的开关,但所主张标的物在此方式上不必受限。在一个实施方案中,信号可包括例如表示特定存储器装置的多位数字信号,例如地址。存储器控制器可经由存储器控制器的多个输出引脚将信号传输到选定存储器装置。然而,在另一实施方案中,存储器控制器可经由所述存储器控制器的单个输出引脚将信号传输到选定存储器装置。
在从存储器控制器接收信号时或之后,存储器装置可至少部分地基于特定信号而确定所述存储器装置是选定的还是未选的。举例来说,在采用多位信号的实施例的情况中,如果信号包括识别特定存储器装置的地址,那么存储器装置可为选定的。在另一实例中,在采用单位信号的实施例的情况中,如果存储器装置接收信号,那么所述存储器装置可为选定的,而未选存储器装置可不接收所述信号。在一实施方案中,存储器装置可响应于被选择或未被选择而操作板上开关。举例来说,选定存储器装置可包含将所述选定存储器装置的存储器阵列电连接到连接到存储器控制器的双向接口的开关。另一方面,未选存储器装置可包含将所述未选存储器装置的存储器阵列与连接到存储器控制器的双向接口切断电连接的开关。当然,存储器装置的这些细节仅为实例,且所主张标的物不限于此。
图1是存储器系统的实施例100的示意图。举例来说,执行应用程序的处理器可向(举例来说)存储器控制器110发出命令。命令可包括用以从由存储器控制器110控制或操作的多个(n个)存储器装置120中的任一者或全部或其部分读取或写入到多个(n个)存储器装置120中的任一者或全部或其部分的指令,其中n是整数。特定来说,指令可包含存储器地址或待写入到存储器装置位置的信息。指令或其它信息可经由总线130在存储器控制器110与存储器装置120之间载送,总线130可包括(举例来说)多个电并联导体。总线130可并联连接到个别存储器装置120,个别存储器装置120可包括个别芯片或裸片。举例来说,存储器装置120可以堆叠式配置布置于半导体封装中。
并联连接到多个存储器装置的总线配置可导致可随着存储器系统100中的存储器装置的数目增加而增加的累加总线电容。如上文所论述,累加总线电容可为可不利地影响存储器系统性能的不合意特征。举例来说,增加存储器系统中的存储器装置的数目可导致增加的累加总线电容,从而导致(举例来说)存储器系统的降低的操作速度。因此,与其它存储器装置120共享总线130的存储器装置120可以至少部分地由于电容负载所致的减小的速度在总线上驱动信号。
图2描绘图1中所展示的存储器系统100的电模型200。存储器控制器110可由驱动器210表示,总线130可由传输线230或235表示,且存储器装置120可由到接地的电容负载220表示。此电模型展示将存储器装置120并联添加到总线130可导致经积累或累加电容,因为并联电容负载220可为加性的。
图3是存储器系统的实施例的操作速率对存储器装置的数目的“风格化”曲线图300。如上文所论述,举例来说,随着并联存储器装置的数目增加,操作速率或性能可降低,此由曲线310展示。因此,使用个别存储器装置的并联配置增加存储器系统的存储器装置的数目(无论是否导致增加的存储器密度)可导致存储器系统速度的不合意降低。
图4是存储器系统400的实施例的示意图。特定来说,存储器系统400可涉及与总线配置不同的双向互连件。举例来说,存储器装置420可连接到存储器控制器410或使用串联双向互连件来彼此连接成链状拓扑。存储器装置420可为结构上或功能上类似的;然而,不需要如此。此外,个别存储器装置420可占据链状拓扑中的不同放置。举例来说,在电上最靠近(例如,就阻抗来说)存储器控制器410的存储器装置420可称为“M1”。其它存储器装置420可通过在链状拓扑中的位置而识别为M2、M3等等直到Mn,其中n是整数,如图4中所展示。
双向互连件430的部分可通过安置于个别存储器装置420中的开关460来选择性地互连,如下文所详细地解释及图6中所展示。举例来说,安置于存储器装置420中的开关可将存储器装置420的一侧上的双向互连件430的一部分连接到存储器装置420的另一侧上的双向互连件430的一部分。对于特定实例,安置于M2中的开关可通过将M1与M2之间的双向互连件430的一部分连接到M2与M3之间的双向互连件的一部分来将M1连接到M3。另一方面,开关可将存储器装置420的一侧上的双向互连件430的一部分与存储器装置420的另一侧上的双向互连件430的一部分切断连接。存储器装置420可包括双向互连件430的部分可连接到的前侧双向互连接口440或后侧双向互连接口450。开关460可对由存储器控制器410经由个别连接到个别存储器装置420的线462传输的信号做出响应。使用线462,存储器控制器410可通过以下方式来在多个存储器装置当中选择特定存储器装置420:操作所述存储器装置的开关460以电绕过链状拓扑中除选定存储器装置之外的装置,如下文所详细描述。
在特定实施例中,存储器控制器410可通过在对应于选定存储器装置的特定线462上断言信号来选择特定存储器装置420以供随后存取。接收到信号,选定存储器装置的开关460可将所述选定存储器装置的存储器阵列电连接到双向互连件430以供由存储器控制器410随后存取。同时,除所述选定存储器装置的开关460之外的开关460可将未选存储器装置的存储器阵列与双向互连件430切断电连接(或维持其的经切断连接状态)。以此方式,存储器控制器、选定存储器装置或可连接存储器控制器与选定存储器装置的双向接口可与剩余的多个未选存储器装置(例如,开路)电隔离,借此减少电容负载。
通过特定实例来图解说明,存储器控制器410可通过在对应于存储器装置M2的线462上断言信号来选择M2。接收到信号,选定M2的开关460可准许存储器控制器410经由双向互连件430随后存取M2的存储器阵列。同时,除选定M2之外的存储器装置M1、M3、…Mn的开关460可将M1、M3、…Mn的存储器阵列与双向互连件430切断电连接(或维持其的经切断连接状态)。在一个实施方案中,安置于存储器控制器410与选定存储器装置之间的介入存储器装置的开关460可操作以将介入存储器装置的存储器阵列切断电连接。同时,开关460可互连存储器控制器410与选定存储器装置之间的双向互连件430的部分。换句话说,未选存储器装置的开关可互连双向互连件430的部分同时绕过未选存储器装置的存储器阵列。举例来说,如先前所描述,可电隔离未选存储器装置。另一方面,沿链状拓扑紧邻于选定存储器装置且比所述选定存储器装置更远离存储器控制器410安置的存储器装置的开关460可操作以电移除在紧邻存储器装置处或超过其的存储器阵列或双向互连部分。因此,继续上文实例,介入M1的开关460可操作以将M1的存储器阵列切断电连接。同时,开关460可互连存储器控制器410与选定M2之间的双向互连件430的部分。另一方面,邻近M3的开关460可操作以电移除M3到Mn的存储器阵列或双向互连部分。
图5是存储器装置420的实施例的示意图。存储器装置420可包含开关460以将前侧双向互连接口440连接到后侧双向互连接口450,因此将双向互连部分430连接到双向互连部分535。任选地,开关460可经由双向互连部分565将前侧双向互连接口440或后侧双向互连接口450连接到存储器阵列505。举例来说,存储器阵列505可包含命令或地址解码组件、读取或写入缓冲组件或用于写入到存储器阵列505或从存储器阵列505读取的其它组件。因此,开关460可经由双向互连件430将存储器阵列505选择性地连接到存储器控制器410。另一方面,开关460可将存储器阵列505与所述存储器控制器选择性地切断连接。
术语“绕过存储器阵列”指代将存储器阵列与双向互连件或存储器系统的存储器控制器切断电连接的过程。因此,如所期望,原本可能归因于存储器阵列的电容负载不会发生。双向互连件545可包括安置于存储器装置420中以在前侧双向接口440与开关460之间载送信号的互连件。类似地,双向互连件555可包括安置于存储器装置420中以在后侧双向接口450与开关460之间载送信号的互连件。
如上文所提及,开关460可对由存储器控制器410产生或经由线462传输的信号做出响应。在一个实施方案中,线462可包括将存储器控制器410的单个输出引脚电连接到开关460的单个传导线。举例来说,单个传导线462可载送由包括处于表示不同逻辑状态(例如,“1”或“0”)的不同电压电平的信号的电信号表示的旁路信号。存储器控制器410可通过给开关460提供旁路信号来操作开关460。在下文将进一步详细论述的另一实施方案中,多个线(举例来说,参见图7中的线765)可将存储器控制器410的多个输出引脚电连接到开关460。举例来说,多个线可载送包括多位数字电子信号的旁路信号;但所主张标的物在范围上不限于此方面。
存储器阵列505可包括多个NAND或NOR快闪存储器单元、SRAM或DRAM存储器单元或相变存储器单元,此处仅举几个实例。举例来说,存储器单元可布置成一个或一个以上阵列、块、扇区或页。举例来说,存储器阵列505可包含用以执行对存储器阵列505的读取或写入存取的外围电子器件508。外围电子器件可包括存储器地址解码器、感测放大器、电力供应器或反相器,此处仅举几个实例。举例来说,存储器控制器410可在包含经由开关460将编程信息在双向互连件430上传输到存储器阵列505的过程中编程存储器阵列505的存储器单元。举例来说,编程信息可包括表示待写入到特定存储器单元的信息的信号或表示指定信息将写入到的存储器位置的存储器单元地址的信号。此外,举例来说,存储器控制器410可在包含经由开关460在双向互连件430上传输表示存储器阵列505的特定存储器单元的地址的信号的过程中读取存储器阵列505的存储器单元。可随后由存储器控制器410经由双向互连件430接收表示存储于特定存储器单元中的信息的信号。
除断开或闭合存储器控制器与存储器装置之间的电连接之外,在至少一个实施例中,举例来说,开关460还可能能够缓冲信号,例如表示存储器单元的地址或待写入到存储器单元或从存储器单元读取的信息的信号。举例来说,缓冲信号的过程还可包括放大信号。在另一实施方案中,开关460可包括可切换电压跟随器晶体管配置,其中信号的电压或电流的量值可按(举例来说)单位增益放大。在再一实施方案中,开关460可包括微机电(MEM)开关。当然,所主张标的物不限于这些实例性实施方案中的任一者。
图6是存储器系统的实施例的操作速率对存储器装置的数目的曲线图600。举例来说,曲线图600可表示图4中所展示的存储器系统400。如所图解说明,举例来说,随着存储器装置的数目增加,存储器系统400的操作速率可不显著降级,如由曲线610所展示。因此,在个别存储器装置的链状拓扑配置中使用串联双向互连件通过存储器系统400的额外芯片或裸片增加存储器容量不必导致存储器系统速度的显著不合意降低。相比来说,如上文所论述及图3中所展示,举例来说,随着存储器系统(例如100)中的并联存储器装置的数目增加,操作速率可至少部分地由于累加电容负载而降低,如先前所论述。
图7是存储器系统的另一实施例700的示意图。存储器系统700可类似于图4中所展示的存储器系统400。然而,作为一个差异,举例来说,可使用多个信号线765而非单个线462。特定来说,存储器系统700可涉及类似于存储器系统400的配置的双向互连配置。举例来说,存储器装置720可连接到存储器控制器710或使用串联双向互连件来彼此连接成链状拓扑。存储器装置720可为结构上或功能上彼此类似的。然而,不需要如此。此外,个别存储器装置720可占据链状拓扑中的不同放置。举例来说,图解说明为在电上最靠近(例如,就阻抗来说)存储器控制器710的存储器装置720可称为“MD1”。其它存储器装置720可通过在链状拓扑中的位置而识别为MD2、MD3等等直到Mn,其中n是整数,如图7中所展示。
双向互连件730的部分可通过安置于个别存储器装置720中的开关760来选择性地互连。举例来说,安置于存储器装置720中的开关可将存储器装置720的一侧上的双向互连件730的一部分连接到存储器装置720的另一侧上的双向互连件730的一部分。另一方面,开关可将存储器装置720的一侧上的双向互连件730的一部分与存储器装置720的另一侧上的双向互连件730的一部分切断连接。存储器装置720可包括双向互连件730的部分可连接到的前侧双向互连接口740或后侧双向互连接口750。
开关760可对由存储器控制器710经由可连接到个别存储器装置720的线765传输的信号做出响应。线765可将存储器控制器710的多个输出引脚电连接到开关760。举例来说,线765可载送包括多位数字电子信号的信号。使用线765,存储器控制器710可通过操作或控制开关760在多个存储器装置当中选择特定存储器装置720或绕过存储器装置的电路来电绕过未选存储器装置。在一个实施方案中,可给个别存储器装置720指派地址或其它识别符以将存储器装置720彼此区分。开关760可包含(举例来说)用以经由线765从存储器控制器710接收多位信号的地址解码器770。举例来说,处理器(例如处理单元1020(图10))可执行一个或一个以上应用程序以产生多位信号。虽然多个存储器装置720可同时从存储器控制器710接收特定多位信号,但多位信号可包括用以在多个存储器装置当中识别特定存储器装置的地址。举例来说,线765可包括用以将三个存储器装置地址位从存储器控制器710的三个输出引脚载送到个别存储器装置720处的地址解码器770的一个以上导体,例如并联导体。在接收三位地址时或之后,地址解码器可解码所述三位地址以确定由存储器控制器选择的由所述三位地址识别的特定存储器装置。在包括三个导体的线765的实例中,实施例700可包含八个存储器装置720(例如,n=23或8),但所主张标的物不限于任何特定数目n。此仅为可能实例。
在特定实施例中,存储器控制器710可通过在对应于选定存储器装置的经指派地址的线765上或经由线765断言特定多位信号来选择特定存储器装置720以供随后存取。接收到多位信号,选定存储器装置的开关760可将选定存储器装置的存储器阵列电连接到双向互连件730以供由存储器控制器710随后存取。同时,除选定存储器装置之外的存储器装置的开关760可将未选存储器装置的存储器阵列与双向互连件730切断电连接(或维持其的经切断连接状态)。因此,存储器控制器、选定存储器装置或可连接存储器控制器与选定存储器装置的双向互连件可与剩余的多个未选存储器装置电隔离。
通过特定实例来图解说明,存储器控制器710可通过在对应于与存储器装置M3相关联的地址的线765上或经由线765断言多位信号来选择M3。接收到信号,选定M3的开关760可将M3的存储器阵列电连接到双向互连件730以供由存储器控制器710随后存取。同时,除选定M3之外的存储器装置M1、M2、M4、…Mn的开关760可将M1、M2、M4、…Mn的存储器阵列与双向互连件730切断电连接(或维持其的经切断连接状态)。在一个实施方案中,安置于存储器控制器710与选定存储器装置之间的介入存储器装置的开关760可操作以将介入存储器装置的存储器阵列切断电连接。同时,开关760可互连存储器控制器710与选定存储器装置之间的双向互连件730的部分。换句话说,未选存储器装置的开关可互连双向互连件730的部分同时绕过未选存储器装置的存储器阵列。另一方面,紧邻于选定存储器装置且比选定存储器装置更远离存储器控制器710(例如,就阻抗来说)安置的存储器装置的开关760可操作以电移除在所述紧邻存储器装置处或超过其的存储器阵列或双向互连部分。因此,继续上文实例,介入M1及M2的开关760可操作以将M1或M2的存储器阵列切断电连接。同时,开关760可互连存储器控制器710与选定M3之间的双向互连件730的部分。另一方面,紧邻M4的开关760可操作以电移除M4到Mn的存储器阵列或双向互连部分。
图8是根据一实施例的存储器模块800的透视图。举例来说,存储器模块800可使用串联双向互连件并入链状拓扑,例如图4或7中所展示的链状拓扑。举例来说,存储器模块800可包括由双向互连部分830互连的两个或两个以上存储器装置820。详细地说,双向互连部分830可将一个存储器装置的前侧双向互连接口840连接到紧邻存储器装置的后侧双向互连接口850。双向互连部分830可包括用以在存储器装置820与存储器控制器之间载送信号信息的任何数目个传导线。举例来说,双向互连部分830可包括16个、32个或64个线,此处仅举几个实例。个别存储器装置820可包含对于经由线865载送的信号做出响应的开关860。在一个实施方案中,举例来说,如先前所描述,线865的数目相比于解码器的使用可等于存储器装置820的数目,因为个别线865可连接到个别存储器装置,但所主张标的物不限于此。虽然图3中展示三个存储器装置820,但可以任何配置(例如堆叠式配置)布置任何数目个存储器装置。存储器模块800可包括数十个或数百个存储器装置,但所主张标的物不限于此。举例来说,存储器装置820可包括一存储器裸片或单个存储器芯片。
图9是用以操作存储器装置的过程900的实施例的流程图。存储器装置可包括包含可个别地安置于个别裸片上的两个或两个以上存储器装置或一存储器控制器的存储器模块的一部分,但所主张标的物不限于此。举例来说,存储器装置或存储器控制器可类似于图4或7中所展示的存储器装置或存储器控制器。在框910处,处理器可向存储器控制器发出命令。命令可包括(作为实例)读取、写入或擦除指令,所述指令包含(举例来说)将执行命令的指令的存储器位置的一个或一个以上存储器地址。在框920处,存储器控制器可至少部分地基于随命令一起提供的存储器地址而确定或选择待存取的特定存储器装置。在框930处,存储器控制器可将一个或一个以上信号传输到存储器装置。举例来说,参考图4,存储器控制器410可在特定线462上传输信号以便从可用存储器装置当中选择存储器装置M2。在另一实例中,参考图7,存储器控制器710可将信号传输到存储器装置M1到Mn,其中所述信号从可用存储器装置当中特别地识别选定存储器装置M2。因此,在框940处,响应于接收到信号,选定存储器装置的开关可将所述选定存储器装置的存储器阵列连接到双向互连接口且借此连接到控制器,同时将剩余存储器装置(其可为未选的)与所述双向互连接口切断连接。当然,过程900的这些细节仅为实例,且所主张标的物不限于此。
图10是图解说明包含存储器模块1010的计算系统1000的实施例的示意图,存储器模块1010可包括包含彼此互连成(举例来说)链状拓扑的存储器装置的多芯片存储器模块。在一个实施方案中,存储器装置可包括在两个或两个以上存储器裸片当中使用裸片到裸片接合的多芯片封装,但所主张标的物不限于此。计算装置可包括(举例来说)用以执行应用程序或其它代码的一个或一个以上处理器。计算装置1004可表示可经采用以管理存储器模块1010的任何装置、器具或机器。存储器模块1010可包含存储器控制器1015及存储器1022。通过实例而非限制的方式,计算装置1004可包含:一个或一个以上计算装置或平台,例如桌上型计算机、膝上型计算机、工作站、服务器装置或例如此类;一个或一个以上个人计算或通信装置或器具,例如个人数字助理、移动通信装置或例如此类;计算系统或相关联服务提供者能力,例如数据库或信息存储服务提供者或系统;或其任何组合。
已认识到,系统1000中所展示的各种装置及如本文中所进一步描述的过程或方法的全部或部分可使用或以其它方式包含硬件、固件、软件中的至少一者或其任何组合(除软件本身之外)来实施。因此,通过实例而非限制的方式,计算装置1004可包含至少一个处理单元1020,处理单元1020通过总线1040及主机或存储器控制器1015以操作方式耦合到存储器1022。处理单元1020表示能够执行计算程序或过程的至少一部分的一个或一个以上装置。通过实例而非限制的方式,处理单元1020可包含一个或一个以上处理器、存储器控制器、微处理器、专用集成电路、数字信号处理器、可编程逻辑装置、现场可编程门阵列、例如此类或其任何组合。处理单元1020可包含能够与存储器控制器1015通信的待执行的操作系统。举例来说,操作系统可产生待在总线1040上或经由总线1040发送到存储器控制器1015的命令。举例来说,命令可包括读取或写入命令。举例来说,响应于读取命令,存储器控制器1015可执行上文所描述的过程900以选择存储器装置的存储器阵列。
存储器1022表示任何信息存储机构。举例来说,存储器1022可包含主要存储器1024或次要存储器1026。主要存储器1024可包含易失性或非易失性存储器,例如随机存取存储器、只读存储器等。尽管在此实例中图解说明为与处理单元1020分离,但应理解,主要存储器1024的全部或部分可提供于处理单元1020内或以其它方式与处理单元1020位于同一地点/耦合。
次要存储器1026可包含(举例来说)与主要存储器相同或类似类型的存储器或一个或一个以上其它类型的信息存储装置或系统,例如磁盘驱动器、光盘驱动器、磁带驱动器、固态存储器驱动器等。在某些实施方案中,次要存储器1026可以操作方式接纳计算机可读媒体1028或以其它方式能够以操作方式耦合到计算机可读媒体1028。计算机可读媒体1028可包含(举例来说)能够存储、载送用于系统1000中的装置的一者或一者以上的可读取、可写入或可重写信息、代码或指令或者使可读取、可写入或可重写信息、代码或指令可存取的任何媒体。计算装置1004可包含(举例来说)输入/输出装置或单元1032。
在特定实施例中,计算系统1000可包含存储器模块1010,存储器模块1010包括一个或一个以上存储器装置1022、存储器控制器1015或用以互连连接于两个或两个以上存储器装置与存储器控制器1015之间的总线1030的开关1060,其中开关1060对由所述存储器控制器产生的信号做出响应,且其中所述开关与所述存储器装置中的一者位于同一裸片上。举例来说,计算系统1000还可包含处理单元1020,处理单元1020用以托管一个或一个以上应用程序或操作系统或者用以起始引导到存储器控制器1015以提供对存储器1024中的存储器单元的存取的读取命令。
输入/输出单元或装置1032表示可能能够接受或以其它方式接收来自人或机器的信号输入的一个或一个以上装置或特征,或者可能能够递送或以其它方式提供待由人或机器接收的信号输出的一个或一个以上装置或特征。通过实例而非限制的方式,输入/输出装置1032可包含显示器、扬声器、键盘、鼠标、轨迹球、触摸屏等。
当然,将理解,虽然已刚刚描述了特定实施例,但所主张标的物在范围上不限于特定实施例或实施方案。举例来说,一个实施例可以硬件(例如)实施于一装置或若干装置的组合上。同样地,虽然所主张标的物在范围上不限于此方面,但一个实施例可包括一个或一个以上物件,例如可在其上存储有能够由(举例来说)特定或专用系统或设备执行以产生根据所主张标的物的方法的实施例(例如先前所描述的实施例中的一者)的执行的指令的存储媒体或若干存储媒体。然而,所主张标的物当然不必限于所描述的实施例中的一者。此外,特定或专用计算平台可包含一个或一个以上处理单元或处理器、一个或一个以上输入/输出装置(例如显示器、键盘或鼠标)或一个或一个以上存储器(例如静态随机存取存储器、动态随机存取存储器、快闪存储器或硬盘驱动器),但同样所主张标的物在范围上不限于此实例。
在前述说明中,已描述了所主张标的物的各种方面。出于解释的目的,可能已阐明特定数目、系统或配置以提供对所主张标的物的透彻理解。然而,受益于本发明的所属领域的技术人员应明了可在无那些特定细节的情况下实践所主张标的物。在其它实例中,省略或简化所属领域的技术人员将理解的特征以便不使所主张标的物模糊。尽管本文中已图解说明或描述了某些特征,但所属领域的技术人员现在可想到许多修改、替代、改变或等效物。因此,应理解所附权利要求书打算涵盖归属于所主张标的物的真正精神内的所有此类修改或改变。
Claims (13)
1.一种存储器装置,其包括:
存储器阵列;
第一端口,其用以经由另一存储器装置间接地与存储器控制器连接;
第二端口,其用以与又一存储器装置连接;及
开关,其用以直接地与所述存储器控制器连接,且用以将所述存储器控制器选择性地电连接到电路路径,其中所述电路路径可包括到所述第二端口的路径或到所述存储器阵列的路径,且其中所述开关对由所述存储器控制器产生的信号做出响应。
2.根据权利要求1所述的存储器装置,其中所述开关能够缓冲从所述存储器控制器传输到所述又一存储器装置的表示地址或待存储于对应于所述地址的存储器位置处的信息的信号。
3.根据权利要求1所述的存储器装置,其中所述开关安置于与所述存储器阵列的半导体裸片相同的半导体裸片上。
4.一种操作存储器装置的方法,其中所述存储器装置包含于包括多个存储器装置及一存储器控制器的存储器配置中,所述方法包括:
使用所述多个存储器装置中的开关切换通信路径以将存储器控制器连接到所述存储器装置的存储器阵列或连接到所述存储器装置的双向互连接口,所述开关直接地与所述存储器控制器连接,其中所述切换至少部分地基于从所述存储器控制器接收的信号,且其中所述双向互连接口经由链状拓扑连接到另一存储器装置;
其中所述多个存储器装置中的至少一个存储器装置经配置以经由另一存储器裸片间接地与所述存储器控制器连接。
5.根据权利要求4所述的方法,其进一步包括:
经由传导线从所述存储器控制器接收所述信号且经由所述通信路径接收读取或写入信号。
6.根据权利要求4所述的方法,其中所述信号包括指定所述存储器阵列的多位数字信号。
7.一种存储器系统,其包括:
存储器装置,其包括存储器控制器和两个或更多个存储器裸片,其中所述存储器裸片中的个别者包含:
存储器阵列;
第一双向互连接口;
第二双向互连接口;及
开关,所述开关用以将所述存储器阵列以通信方式连接到所述第一双向互连接口或用以将所述存储器阵列与所述第一双向互连接口及所述第二双向互连接口以通信方式隔离;
其中所述存储器控制器经配置以产生用以在所述两个或更多个存储器裸片当中选择特定存储器裸片的信号,其中所述信号用以操作位于所述两个或更多个存储器裸片上的所述开关;及
处理器,其用以托管一个或多个应用程序且用以起始编程位于所述两个或更多个存储器裸片上的所述存储器阵列;
其中每个开关直接地与所述存储器控制器连接;及
其中所述两个或更多个存储器裸片中的至少一个存储器裸片的所述第一双向互连接口经配置以经由另一存储器裸片间接地与所述存储器控制器连接。
8.根据权利要求7所述的存储器系统,其中所述两个或更多个存储器裸片彼此互连成链状拓扑。
9.根据权利要求7所述的存储器系统,其中所述开关包括微机电MEM开关。
10.根据权利要求7所述的存储器系统,其中所述存储器装置包括在所述两个或更多个存储器裸片当中使用裸片到裸片接合的多芯片封装。
11.根据权利要求10所述的存储器系统,其中所述多芯片封装包括堆叠式配置。
12.根据权利要求7所述的存储器系统,其中所述开关能够缓冲来自所述存储器控制器的表示存储器地址或从对应于所述存储器地址的存储器位置读取的信息的信号。
13.根据权利要求7所述的存储器系统,其中所述存储器阵列包括非易失性存储器阵列。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/194,859 | 2011-07-29 | ||
US13/194,859 US8996822B2 (en) | 2011-07-29 | 2011-07-29 | Multi-device memory serial architecture |
PCT/US2012/048018 WO2013019482A1 (en) | 2011-07-29 | 2012-07-24 | Multi-device memory serial architecture |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103797537A CN103797537A (zh) | 2014-05-14 |
CN103797537B true CN103797537B (zh) | 2016-08-24 |
Family
ID=47598240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201280043532.2A Active CN103797537B (zh) | 2011-07-29 | 2012-07-24 | 多装置存储器串联架构 |
Country Status (5)
Country | Link |
---|---|
US (2) | US8996822B2 (zh) |
KR (1) | KR101586965B1 (zh) |
CN (1) | CN103797537B (zh) |
TW (1) | TWI500027B (zh) |
WO (1) | WO2013019482A1 (zh) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9401745B1 (en) * | 2009-12-11 | 2016-07-26 | Micron Technology, Inc. | Wireless communication link using near field coupling |
US8760922B2 (en) * | 2012-04-10 | 2014-06-24 | Sandisk Technologies Inc. | System and method for micro-tiering in non-volatile memory |
US9779039B2 (en) | 2013-08-29 | 2017-10-03 | Micron Technology, Inc. | Impedance adjustment in a memory device |
KR102246342B1 (ko) | 2014-06-26 | 2021-05-03 | 삼성전자주식회사 | 멀티 스택 칩 패키지를 갖는 데이터 저장 장치 및 그것의 동작 방법 |
US9367442B2 (en) * | 2014-07-12 | 2016-06-14 | Lenovo Enterprise Solutions (Singapore) Pte. Ltd. | Allocating memory usage based on voltage regulator efficiency |
CN108763115A (zh) * | 2018-04-03 | 2018-11-06 | 郑州云海信息技术有限公司 | 一种提升NandFlash总线时序裕量的方法 |
CN109086230A (zh) * | 2018-07-27 | 2018-12-25 | 郑州云海信息技术有限公司 | 一种提升NandFlash总线时序裕量的方法及装置 |
US11194726B2 (en) | 2019-02-25 | 2021-12-07 | Micron Technology, Inc. | Stacked memory dice for combined access operations |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101996682A (zh) * | 2009-08-17 | 2011-03-30 | M·N·阿布杜拉 | 用于使用近场耦合的堆叠设备配置的高速无线串行通信链路 |
Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3455040B2 (ja) * | 1996-12-16 | 2003-10-06 | 株式会社日立製作所 | ソースクロック同期式メモリシステムおよびメモリユニット |
US6011710A (en) * | 1997-10-30 | 2000-01-04 | Hewlett-Packard Company | Capacitance reducing memory system, device and method |
US6721860B2 (en) * | 1998-01-29 | 2004-04-13 | Micron Technology, Inc. | Method for bus capacitance reduction |
US6173382B1 (en) * | 1998-04-28 | 2001-01-09 | International Business Machines Corporation | Dynamic configuration of memory module using modified presence detect data |
US6530033B1 (en) * | 1999-10-28 | 2003-03-04 | Hewlett-Packard Company | Radial arm memory bus for a high availability computer system |
US7149874B2 (en) | 2002-08-16 | 2006-12-12 | Micron Technology, Inc. | Memory hub bypass circuit and method |
US7133991B2 (en) | 2003-08-20 | 2006-11-07 | Micron Technology, Inc. | Method and system for capturing and bypassing memory transactions in a hub-based memory system |
US7136958B2 (en) * | 2003-08-28 | 2006-11-14 | Micron Technology, Inc. | Multiple processor system and method including multiple memory hub modules |
US7788451B2 (en) | 2004-02-05 | 2010-08-31 | Micron Technology, Inc. | Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system |
US7827345B2 (en) | 2005-08-04 | 2010-11-02 | Joel Henry Hinrichs | Serially interfaced random access memory |
US7409491B2 (en) * | 2005-12-14 | 2008-08-05 | Sun Microsystems, Inc. | System memory board subsystem using DRAM with stacked dedicated high speed point to point links |
US7493439B2 (en) | 2006-08-01 | 2009-02-17 | International Business Machines Corporation | Systems and methods for providing performance monitoring in a memory system |
US20080205140A1 (en) * | 2007-02-26 | 2008-08-28 | Aplus Flash Technology, Inc. | Bit line structure for a multilevel, dual-sided nonvolatile memory cell array |
US7644216B2 (en) * | 2007-04-16 | 2010-01-05 | International Business Machines Corporation | System and method for providing an adapter for re-use of legacy DIMMS in a fully buffered memory environment |
US7870366B2 (en) * | 2007-09-22 | 2011-01-11 | Hirak Mitra | Chained operation of functional components with DONE and GO registers storing memory address for writing and reading linking signal value |
US8135890B2 (en) * | 2008-05-28 | 2012-03-13 | Rambus Inc. | Selective switching of a memory bus |
KR101462604B1 (ko) | 2008-06-23 | 2014-11-20 | 삼성전자주식회사 | 반도체 장치 및 멀티-칩 패키지 |
US20100005218A1 (en) | 2008-07-01 | 2010-01-07 | International Business Machines Corporation | Enhanced cascade interconnected memory system |
US20100005219A1 (en) | 2008-07-01 | 2010-01-07 | International Business Machines Corporation | 276-pin buffered memory module with enhanced memory system interconnect and features |
US8656082B2 (en) * | 2008-08-05 | 2014-02-18 | Micron Technology, Inc. | Flexible and expandable memory architectures |
KR20100040580A (ko) | 2008-10-10 | 2010-04-20 | 성균관대학교산학협력단 | 적층 메모리 소자 |
US8200925B2 (en) | 2008-10-31 | 2012-06-12 | Mosaid Technologies Incorporated | Data mirroring in serial-connected memory system |
US8108647B2 (en) | 2009-01-29 | 2012-01-31 | International Business Machines Corporation | Digital data architecture employing redundant links in a daisy chain of component modules |
TWM375289U (en) * | 2009-10-01 | 2010-03-01 | Orient Semiconductor Elect Ltd | Package for electronic storage device |
KR20110076481A (ko) * | 2009-12-29 | 2011-07-06 | 삼성전자주식회사 | 메모리 모듈 및 이를 포함하는 메모리 시스템 |
-
2011
- 2011-07-29 US US13/194,859 patent/US8996822B2/en active Active
-
2012
- 2012-07-24 CN CN201280043532.2A patent/CN103797537B/zh active Active
- 2012-07-24 WO PCT/US2012/048018 patent/WO2013019482A1/en active Application Filing
- 2012-07-24 KR KR1020147004854A patent/KR101586965B1/ko active IP Right Grant
- 2012-07-27 TW TW101127317A patent/TWI500027B/zh active
-
2015
- 2015-03-27 US US14/670,978 patent/US9575662B2/en active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101996682A (zh) * | 2009-08-17 | 2011-03-30 | M·N·阿布杜拉 | 用于使用近场耦合的堆叠设备配置的高速无线串行通信链路 |
Also Published As
Publication number | Publication date |
---|---|
US9575662B2 (en) | 2017-02-21 |
US20150199133A1 (en) | 2015-07-16 |
KR20140047144A (ko) | 2014-04-21 |
TWI500027B (zh) | 2015-09-11 |
CN103797537A (zh) | 2014-05-14 |
WO2013019482A1 (en) | 2013-02-07 |
US20130031315A1 (en) | 2013-01-31 |
TW201316333A (zh) | 2013-04-16 |
KR101586965B1 (ko) | 2016-01-19 |
US8996822B2 (en) | 2015-03-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN103797537B (zh) | 多装置存储器串联架构 | |
CN105474319B (zh) | 用于配置混合存储器模块的存储器的i/o的设备及方法 | |
KR101320731B1 (ko) | 메모리 장치를 위한 가변 임피던스 제어 | |
CN104115129A (zh) | 用于从处理器到存储器子系统智能刷新数据的系统和方法 | |
CN109800183B (zh) | 用于多端口存储类存储器接口的方法及设备 | |
US20100161888A1 (en) | Data storage system with non-volatile memory using both page write and block program and block erase | |
CN107924693A (zh) | 多区块系统中的可编程的片上端接定时 | |
CN105336366A (zh) | 包含并联晶体管和双端子开关器件的nand阵列 | |
WO2015187577A1 (en) | Systems and methods for segmenting data structures in a memory system | |
CN105493189B (zh) | 用于优化stt-mram尺寸和写入误差率的装置和方法 | |
JP2019518286A (ja) | メモリバス上のマルチレベルデータキャッシュ及びストレージ | |
CN104115230B (zh) | 基于高效pcms刷新机制的计算装置、方法和系统 | |
US11003375B2 (en) | Code word format and structure | |
CN107533349A (zh) | 具有中央化存储装置的电力受保护存储器 | |
US11422884B2 (en) | Spare substitution in memory system | |
KR20210025681A (ko) | 메모리 시스템에서의 매체 스크러버 | |
KR20200129861A (ko) | 반도체 장치 및 이를 포함하는 반도체 메모리 장치 | |
KR102251455B1 (ko) | 외장 메모리 장치 | |
CN115129239A (zh) | 具有可扩展元数据的动态随机存取存储器(dram) | |
CN114610659A (zh) | 具有增强驱动能力的介质接口控制器及存储设备 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |