CN103918079A - 包括具有改进布局的晶体管的高电流密度功率模块 - Google Patents

包括具有改进布局的晶体管的高电流密度功率模块 Download PDF

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Abstract

公开了功率模块，所述功率模块包括具有内室的外壳，其中，多个开关模块被安装在内室内。开关模块包括被互连以促进切换负载的功率的多个晶体管和二极管。在一些实施例中，晶体管的布局导致减小的源接触电阻。在一个实施例中，开关模块中的至少一个支持至少每cm210安培的电流密度。

Description

包括具有改进布局的晶体管的高电流密度功率模块
相关申请的交叉引用 
本申请要求2011年9月11日提交的申请号为61/533,254的美国临时专利申请的权益，其公开被整体地通过引用结合到本文中。本申请涉及2011年5月16日提交的申请号为13/108,440的美国专利申请，该专利申请是2011年5月6日提交的申请号为13/102,510的美国专利申请的部分的继续，这两个申请的公开被整体地通过引用结合到本文中。
技术领域
本公开涉及电子器件并且具体而言涉及功率模块。
背景技术
用碳化硅（SiC）制作的功率器件将由于SiC的高临界场和宽带隙而预期对于高速、高功率和/或高温应用而言与硅上的那些功率器件相比显示出很大优点。对于能够阻断（blocking）高电压（比如超过约5 kV的电压）的器件，其可期望具有双极型操作以经由由注入的少数载流子引起的电导调制来减小漂移层电阻。然而，对于碳化硅中的双极型器件的一个技术挑战是随时间推移的正向电压退化，这可能是由于碳化硅的单晶中的基面位错（BPD）的存在而引起的。因此，通常将诸如SiC肖特基（Schottky）二极管和MOSFET之类的单极型器件用于高功率应用，例如达到10kV或以上。
已经制造具有10 kV阻断能力的特定导通电阻（on-resistance）约为100 mΩ×cm2的SiC DMOSFET器件。DMOSFET器件由于其多数载流子性质而可展示出非常快的开关速度，例如小于100 ns。然而，随着器件的期望阻断电压增加，例如达到15 kV或以上，MOSFET器件的导通电阻可由于漂移层厚度的相应增加而显著地增加。这个问题在高温下可由于体迁移率降低而加剧，这可导致过高的功率耗散。
随着SiC晶体材料生长的进展，已经开发了数种方法以缓解BPD相关问题。参见例如B. Hull, M. Das, J. Sumakeris, J. Richmond和S. Krishinaswami, “Drift-Free 10-kV, 20-A 4H-SiC PiN Diodes”, Journal of Electrical Materials, Vol. 34, No. 4, 2005，其被整体地通过引用结合到本文中。这些发展可增强诸如闸流晶体管、GTO等SiC双极型器件的开发和/或潜在应用。即使闸流晶体管和/或GTO可提供低正向电压降，其也可要求用于栅驱动和保护的庞大整流（commutating）电路。因此，可期望SiC双极型器件具有栅关断能力。由于其极好的通态特性、合理的开关速度和/或优良的安全工作区（SOA），4H-SiC绝缘栅双极型晶体管（IGBT）正变得更加适合于功率开关应用。
这些器件被用于功率模块中，其进行操作以通过开关来动态地控制对于电动机、逆变器、发电机等的大量功率。存在对于更小和制造起来更廉价并且同时能够控制更大负载的功率模块的持续需要。
发明内容
公开了支持高电流密度的功率模块。所述功率模块包括具有内室（interior chamber）的外壳（housing），其中，多个开关模块被安装在内室内。开关模块包括被互连以促进切换负载的功率的多个晶体管和二极管。在一个实施例中，开关模块中的至少一个支持至少每cm2 10安培的电流密度。
在其他实施例中，开关模块中的至少一个晶体管包括具有第一导电性类型的漂移层、在漂移层中具有与第一导电性类型相反的第二导电性类型的阱区以及在阱区中的源区。源区具有第一导电性类型并在阱区中定义沟道区。源区包括邻近于沟道区的横向源区和远离横向源区延伸且与沟道区相对的的多个源接触区。具有第二导电性类型的体（body）接触区在所述多个源接触区中的至少两个之间并与阱区接触，并且源欧姆接触部与源接触区和体接触区接触。
体接触区可包括被散置（intersperse）在源接触区之间的多个体接触区。所述多个体接触区可通过横向源区而与沟道区间隔开。
源欧姆接触部可在源接触区域与源区接触，并且源欧姆接触部可在体接触区区域中与体接触区接触。
在一些实施例中，接触区区域的最小尺寸p1与阱区的最小尺寸w1的比可大于0.2。在其他实施例中，接触区区域的最小尺寸p1与阱区的最小尺寸w1的比可大于约0.3。
漂移区可包括宽带隙半导体材料，诸如碳化硅。
源区具有薄层电阻（sheet resistance），并且源欧姆接触部的薄层电阻大于源区的接触电阻的75%，并且在一些实施例中大于源区的接触电阻。
晶体管可具有超过1000伏的反向阻断电压和大于每平方厘米200安培的电流密度。
附图说明
为了提供对本公开的进一步理解而被包括并被结合到本申请中并构成本申请的一部分的附图示出本公开的某些实施例。在附图中： 
图1是用于被配置成驱动电动机的示例性功率模块的H桥的电路图。
图2示出当在第一方向上驱动电动机时的图1的H桥中的第一电流路径。
图3示出当在第二方向上驱动电动机时的图1的H桥中的第二电流路径。
图4是图1的H桥的开关模块的电路图。
图5是根据一个实施例的功率模块的顶视图。
图6是图5的功率模块的等距视图。
图7是金属氧化物半导体场效应（MOSFET）器件的电路图。
图8是示出对于MOSFET器件的理想通态电流-电压特性的图。
图9是示出源电阻对栅电压的影响的图。
图10是常规的功率MOSFET器件的单元（cell）的部分截面图。
图11和12是示出常规的功率MOSFET器件的布局的平面图。
图13和14是示出根据一些实施例的功率MOSFET器件的布局的平面图。
图15和16是根据一些实施例的功率MOSFET器件的单元的部分截面图。
图17是根据一些实施例的对于MOSFET器件的通态电流-电压特性的图。
图18是根据一些实施例的功率MOSFET器件的单元的截面图。
图19是根据一些实施例的绝缘栅双极型晶体管器件的单元的截面图。
图20是根据一些实施例的p型绝缘栅双极型晶体管器件的单元的截面图。
图21是示出图20的P-IGBT器件的电流-电压特性的图。
图22A是示出图20的p-IGBT的电压阻断特性的图。
图22B是示出图20的P-IGBT的脉冲通态电流-电压特性的图。
图22C是示出针对范围从室温到300℃的温度的图20的P-IGBT的其他通态电流-电压特性的图。
图22D是示出作为温度的函数的图22的P-IGBT的通态电流-电压特性的图。
具体实施方式
现在将参考附图在下文更全面地描述本公开的实施例，其中示出本公开的实施例。然而，可以许多不同形式来实施本公开，并且不应将其理解为局限于本文所阐述的实施例。而是，这些实施例被提供以使得本公开将是透彻且完整的，并且将全面地向本领域技术人员传达本公开的范围。相同的附图标记自始至终指示相同的要素。
将理解的是，虽然在本文中可使用术语第一、第二等来描述各种要素，但这些要素不应受这些术语的限制。这些术语仅用来将一个要素与另一要素进行区分。例如，在不脱离本公开的范围的情况下，可将第一要素称为第二要素，并且类似地，可将第二要素称为第一要素。如本文所使用的，术语“和/或”包括相关联所列项目中的一个或多个的任一和所有组合。
本文所使用的术语出于仅仅描述特定实施例的目的，并且不意图限制本公开。如本文所使用的，单数形式“一”、“一个”和“该”也意图包括复数形式，除非上下文另外清楚地指示。还将理解的是，当在本文中使用时，术语“包含”、“包括”和/或“含有”指定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组的存在或添加。
除非另外定义，本文所使用的所有术语（包括技术和科学术语）具有与本公开所属领域的技术人员一般理解的相同的意义。还将理解的是，应将本文所使用的术语解释为具有与其在本说明书的上下文中和在相关技术中的意义相一致的意义，并且将不会以理想化或过度形式化的意义来解释，除非在本文中明确地这样定义。
将理解的是，当将诸如层、区或衬底之类的要素称为“在另一要素上”或“延伸到另一要素上”时，其可直接在该另一要素上或者直接延伸到该另一要素上，或者还可存在中间（intervening）要素。相反，当将要素称为“直接在另一要素上”或“直接延伸到另一要素上”时，不存在中间要素。还将理解的是，当要素被称为被“连接”或“耦合”到另一要素时，其能够被直接连接或耦合到该另一要素，或可存在中间要素。相反，当将要素称为“直接连接”或“直接耦合”到另一要素时，不存在中间要素。
在本文中可使用诸如“下面”或“上面”或“上”或“下”或“水平”或“横向”或“垂直”之类的相对术语来描述一个元件、层或区与另一元件、层或区的关系，如图中所示。将理解的是，这些术语意图除了图中所描绘的取向之外还涵盖器件的不同取向。
在本文中参考作为本公开的理想化实施例（和中间结构）的示意性例示的截面图来描述本公开的实施例。为了清楚起见，可将图中的区和层的厚度放大。另外，将预期由例如制造技术和/或容限引起的例示的形状的变型。因此，本公开的实施例不应被理解为局限于本文所示的区的特定形状，而是将包括例如由制造引起的形状方面的偏差。例如，被示为矩形的注入区通常将具有圆形或弯曲特征和/或注入浓度在其边缘处的梯度而不是从注入区到非注入区的离散变化。同样，通过注入而形成的隐埋（buried）区可导致隐埋区与表面之间的区中的一些注入，其中注入通过所述表面而发生。因此，图中所示的区本质上是示意性的，并且其形状并不意图示出器件的区的实际形状，并且并不意图限制本公开的范围。
参考被表征为具有诸如n型或p型的导电性类型的半导体层和/或区来描述本公开的一些实施例，所述n型或p型指的是层和/或区中的多数载流子浓度。因此，n型材料具有负电电子的多子平衡浓度，而p型材料具有正电空穴的多子平衡浓度。用“+”或“-”（如用n+、n-、p+、p-、n++、n--、p++、p--等）来标明某种材料，以指示与另一层或区相比的多数载流子的相对较大（“+”）或较小（“-”）浓度。然而，这样的表示并不暗指层或区中的多数或少数载流子的特定浓度的存在。
在图1中示出采用功率模块的示例性系统。如所描述的，功率模块能够包括四个开关模块SM1-SM4，开关模块SM1-SM4被控制系统CS1控制以便以受控方式从电源PS1向负载输送功率。开关模块SM1和SM2形成H桥的第一半，而开关模块SM3和SM4形成H桥的第二半。注意，功率模块常常被用来驱动电感性负载，比如由直流（DC）电动机M1提供的负载。下面更详细地描述开关模块SM1-SM4的细节。
现在，假定开关模块SM1-SM4能够包括与内部或外部二极管并联的至少一个晶体管，以反并联方式将该内部或外部二极管与所述晶体管连接。出于描述的目的，晶体管被示出为金属氧化物场效应晶体管（MOSFET），并且二极管被示出为肖特基二极管。可用其他类型的晶体管来替换MOSFET，所述其他类型的晶体管比如是双极型晶体管，包括绝缘栅双极型晶体管（IGBT），以及各种类型的场效应晶体管（FET），比如结型场效应晶体管（JFET）以及高电子迁移率晶体管（HEMT）。类似地，可用传统的p-n二极管来替换肖特基二极管。
如所示，开关模块SM1可包括n沟道或p沟道MOSFET Q1，其具有跨MOSFET Q1的漏和源端子以反并联方式连接的肖特基二极管D1。开关模块SM2-SM4被类似地配置。开关模块SM2包括n沟道MOSFET Q2，其具有跨MOSFET Q2的漏和源端子以反并联方式连接的肖特基二极管D2。开关模块SM3可包括n沟道或p沟道MOSFET Q3，其具有与跨MOSFET Q3的漏和源端子以反并联方式连接的肖特基二极管D3。开关模块SM4包括n沟道MOSFET Q4，其具有跨MOSFET Q4的漏和源端子以反并联方式连接的肖特基二极管D4。
开关模块SM1和SM3被视为在功率模块的“高”侧，而开关模块SM2和SM4被视为在功率模块的“低”侧。MOSFET Q1和Q3的漏及二极管D1和D3的阴极被耦合在一起并耦合到电源PS1。MOSFET Q1的源、二极管D1的阳极、MOSFET Q2的漏以及二极管D2的阴极被耦合在一起并耦合到电动机M1的第一端子。MOSFET Q3的源、二极管D3的阳极、MOSFET Q4的漏以及二极管D4的阴极被耦合在一起并耦合到电动机M1的第二端子。最后，MOSFET Q2和Q4的源及二极管D2和D4的阳极被耦合到地线。MOSFET Q1-Q4的栅分别被由控制系统CS1提供的控制信号S1-S4驱动。假定可在正向和反向两个方向上驱动电动机M1。
针对正向操作，假定控制信号S1-S4被配置成开启MOSFET Q2和Q3并关断MOSFET Q1和Q4，这对应于在正向方向上驱动电动机M1。如图2中所示，正向电流i f 从电源PS1通过MOSFET Q3、电动机M1以及MOSEFT Q2流到地线。如果MOSFET Q2和Q3保持导通，则提供最大正向电流i f 且电动机M1将以最大速度、用最大转矩（torque）或其组合在正向方向上转动。
为了控制速度或转矩，可以与根据电动机M1期望的速度或转矩相对应的占空比（duty cycle）来关断和开启MOSFET Q2和Q3中的一者或两者。结果，被供应给电动机M1的电压被脉宽调制，其中，MOSFET Q2和Q3的开对关开关比规定被呈现给电动机M1的平均电压。电动机M1的电感性质试图保持正向电流i f 恒定，并且结果，使呈现给电动机M1的电压平均至与MOSFET Q2和Q3的开对关开关比相对应的水平。被呈现给电动机M1的平均电压规定通过电动机M1的正向电流i f ，并且因此控制电动机M1的实际速度或转矩。
对于反向操作，假定控制信号S1-S4被配置成开启MOSFET Q1和Q4并关断MOSFET Q2和Q3。如图3中所示，反向电流i r 从电源PS1通过MOSFET Q1、电动机M1以及MOSFET Q4流到地线。如果MOSFET Q1和Q4保持导通，则提供最大反向电流i r ，并且电动机M1将以最大速度、用最大转矩或其组合在反向方向上转动。特别地，术语“反向”当在术语“反向电流i r ”中被用作形容词时仅仅指的是对于电动机M1的操作方向。在图2和3中所提供的箭头分别指示对于正向电流i f 和反向电流i r 两者的电流流动方向。
如上所述，可以相对高的频率将各个MOSFET Q1-Q4开启和关断以向电动机M1提供脉宽调制的电压以用于正向或反向操作以及将正向操作转换至反向操作。当诸如MOSFET Q2和Q3这样的一对MOSFET在正向操作期间从通态过渡至断态时，由于存在于电动机M1的电感绕组中的电磁场，正向电流i f 在MOSFET Q2和Q3被关断之后继续流过电动机M1。在该点，所有MOSFET Q1-Q4是关断的，而正向电流i f 仍然保持流过电动机M1。由于正向电流i f 不能通过MOSFET Q1-Q4中的任何一个流到较低电位节点，所以肖特基二极管D1至D4中的一个或多个可变成正向偏置，并为正向电流i f 提供流到地线或电源PS1的路径。
为了增加开关模块SM1-SM4的功率操纵（handling），MOSFET Q1-Q4中的每一个可表示有效并联晶体管阵列。类似地，肖特基二极管D1-D4中的每一个可表示有效并联二极管阵列。在图4中表示了这一概念，其中示出开关模块SM1的示例性实施例。可类似地配置其他开关模块SM2-SM3。
如所示，开关模块SM1包括MOSFET阵列Q11-Q1N，它们被有效地并联耦合，使得漏全部被耦合在一起并耦合到电源PS1；源全部被耦合在一起并耦合到电动机M1和开关模块SM2；并且栅被耦合在一起并耦合到控制系统C1（控制信号S1）。肖特基二极管D11-D1N被跨MOSFET Q11-Q1N的漏和源以反并联方式连接。MOSFET Q11-Q1N和肖特基二极管D11-D1N的数目（N）可在从两个至超过100个范围内，取决于每个单独器件的能力和应用。特别地，对于每个MOSFET Q1而言可存在两个或更多个肖特基二极管D1，即使在图中仅存在一对一关系。
图5和6示出示例性功率模块的顶视图和透视图。参考图5，矩形外壳H1提供有支持一个或多个印刷电路板PCB1和PCB2的内室。为了清楚起见，在图6中未示出印刷电路板PCB1和PCB2。每个印刷电路板PCB1和PCB2被示为具有表示开关模块SW1-SW4的主要部件的多个晶体管Q和二极管D。例如，在印刷电路板PCB1上提供有由开关模块SW1和SW2形成的第一半H桥的高侧和低侧，而在印刷电路板PCB2上提供有由开关模块SW3和SW4形成的第二半H桥的高侧和低侧。第一和第二半H桥一起形成以上描述的全H桥。
印刷电路板PCB1和PCB2上的部件之间的所需互连由印刷电路板PCB1和PCB2上的金属迹线（trace）（未示出）提供。接合线（bond wire）可用来制作印刷电路板PCB1和PCB2与一个或多个连接件或总线B1和B2之间的连接。例如，可使用总线B1来将开关模块SM2和SM4连接到地线，并且可使用总线B2来将开关模块SM1和SM3连接到电源PS1。可将这些或其他连接件用于控制信号S1-S4。可将印刷电路板PCB1和PCB2安装到被附连于外壳H1的安装结构。如所示，安装结构是平面散热件（planar heat sink）HS1，该平面散热件HS1也用于耗散由开关模块SM1-SM4产生的热。
再次地，功率模块的H桥配置仅仅是用于功率模块，尤其是用来驱动电感性负载的那些功率模块，的许多可用设计中的一种。用于功率模块的H桥配置的备选包括半H桥和像已知功率开关或控制电路。
无论功率模块的配置类型如何，用于测量器件的功率操纵能力的一个度量是开关模块SM1-SM4中的一个的电流密度。此开关模块电流密度被定义为单个开关模块SM1-SM4能够操纵的最大平均电流与分配给该单个开关模块SM1-SM4的外壳H1的内部面积的比。对于所示示例而言，存在相同大小的四个开关模块SM1-SM4。因此，分配给单个开关模块SM1-SM4的外壳H1的内部面积是外壳H1的总内部面积的四分之一（1/4）。
例如，假定外壳H1的内部面积是100 cm2，并且开关模块SM1-SM4中的一个的最大平均电流操纵是250安培。因此，分配给单个开关模块SM1-SM4的外壳H1的内部面积是100 cm2的四分之一，或者25 cm2。通过用250安培的最大平均电流操纵除以分配给单个开关模块SM1-SM4的外壳H1的内部面积来计算开关模块电流密度，这得出10 安培/cm2。
外壳H1的内部面积被定义为外壳H1的内部的最大（二维）截面面积，其中，测量的平面是沿着提供开关模块SM1-SM4的一个或多个半导体管芯或一个或多个印刷电路板PCB1和PCB2驻留于其中的平面。对于图5中的所示示例而言，内部面积由外壳H1的内壁的周界（perimeter）P定义。周界P用粗体突出显示。特别地，由于外壳H1除了图5和6中所示的矩形配置之外还可具有多种形状和配置，所以内部面积不需要是矩形的，并且内部面积的周界将遵循外壳H1的内部侧壁。在一个实施例中，开关模块电流密度为约10安培/cm2或更大。在另一实施例中，开关模块电流密度为约12安培/cm2或更大。在另一实施例中，开关模块电流密度为约15安培/cm2或更大。
以下描述概括能够在功率模块中用作MOSFET Q1N-Q4N或其备选的数个晶体管配置。可采用其他晶体管配置。本公开的一些实施例提供适合于高功率和/或高温应用的碳化硅（SiC）绝缘栅器件。
图7是金属氧化物半导体场效应晶体管（MOSFET）器件10的电路图。如其中所示，MOSFET器件一般地包括三个端子，即漏端子（D）、源端子（S）和栅端子（G）。器件的栅-源电压被表示为VGS，而器件的漏-源电压被表示为VDS。器件基于器件的物理特性而具有内置（built in）源电阻RS和内置漏电阻RD。内置源电阻RS上的电压被表示为VRS。
在MOSFET器件中，通过向栅施加电压来调节通过器件的沟道从漏至源的电流。栅通过诸如二氧化硅之类的栅绝缘体而与沟道绝缘。随着栅端子上的电压增加，通过器件的电流可增加。
图8是示出针对给定栅-源电压（VGS）的MOSFET器件的理想（曲线102）和实际（104）通态电流-电压特性的图。如图8中所示，对于给定栅电压，通过器件的电流（ID）随着漏与源之间的电压（VDS）增加而增加，直至饱和点。在实际器件中，晶体管的实际饱和电流通常小于理想饱和电流。其部分原因与器件的源电阻有关。
具体而言，随着通过器件的漏电流ID增加，在源电阻RS上下降的电压的量成正比地增加。图9是示出源电阻对栅电压的影响的图。在图9中，将从栅端子至源端子的电压表示为VGS。跨栅和源端子施加于器件的栅电压VGS的一部分在器件的内部源电阻RS上下降。在图9中将栅电压的该部分表示为VRS。栅-源电压的其余部分表现为跨栅绝缘体的电压，在图9中被表示为VGS,int。因此，VGS等于VRS和VGS,int的和。
如图9中所示，栅-源电压可随着漏电流增加而保持恒定。然而，栅电压VGS在器件的内部源电阻上下降的那部分VRS随着漏电流ID增加而增加，而表现为跨栅绝缘体的电压的那部分栅-源电压VGS,int随着漏电流ID增加而减小。
因此，随着漏电流增加，正在用来保持沟道的那部分栅电压减小，这可引起器件在较低水平的漏-源电压下进入饱和。因此，高的源电阻能够负面地影响MOSFET或其他绝缘栅控器件的操作。
在图10中示出根据一些实施例的MOSFET结构的单位单元10。图10的器件10包括在n型、8°离轴（off-axis）4H-SiC衬底12上的n漂移外延层14。n漂移层14可具有约100μm至约120μm的厚度，并且可用n型掺杂剂以约2×1014 cm-3至约6×1014 cm-3的掺杂浓度来掺杂以具有约10 kV的阻断能力。其他掺杂浓度/电压阻断范围也是可能的。对于1200V MOSFET器件而言，衬底可以是4°离轴4H-SiC且漂移层可具有约10μm的厚度，并且可用n型掺杂剂以约6×1015 cm-3的掺杂浓度进行掺杂。
该结构还包括可分别地用例如铝和氮的选择性注入来形成的p+阱区18和n+源区20。p+阱区18的结深可为约0.5μm，虽然其他深度是可能的。结构10还包括从漂移层14的表面延伸到p+阱区18中的p+接触区22。可在器件周边（periphery）周围提供结终端（termination）（未示出）。
可通过在硅过压（overpressure）和/或被诸如石墨膜之类的封装层覆盖的情况下在约1600℃的温度下对所述结构进行退火来激活所有注入的掺杂剂。在没有这些条件的情况下，高温退火可损坏碳化硅外延的表面。硅过压可通过硅烷的存在或者提供一定量的硅过压的碳化硅涂层对象的紧密接近来提供。备选地或与硅过压相组合地，可在器件的表面上形成石墨涂层。在对器件进行退火以激活注入离子之前，可向结构的顶面/正面施加石墨涂层以便在退火期间保护所述结构的表面。可用常规的抗蚀剂涂敷方法来施加石墨涂层且其可具有约1μm的厚度。可将石墨涂层加热以在漂移层14上形成结晶涂层。可通过可例如在约1600℃或以上的温度下在惰性气体中执行的热退火来激活注入离子。特别地，可在氩气中在约1600℃的温度下执行热退火达5分钟。石墨涂层可帮助在高温退火期间保护漂移层14的表面。
然后可例如通过灰化和热氧化来去除石墨涂层。
在注入退火之后，具有约1μm的厚度的二氧化硅的场氧化物（未示出）可被沉积并被图案化以暴露器件的有源区。
可用栅氧化工艺来形成栅氧化层36，其中具有400-600?的最终栅氧化物厚度。
特别地，可用干法-湿法氧化工艺来生长栅氧化物，其包括在干O2中生长体氧化物，继之以在湿O2中对体氧化物进行退火，如例如在美国专利No. 5,972,801中所描述的，其公开被整体地通过引用结合到本文中。如本文所使用的，在湿O2中的氧化物的退火指的是在含有O2和汽化H2O两者的环境中的氧化物的退火。可在干法氧化物生长与湿法氧化物生长之间执行退火。可例如在干O2中在高达约1200℃的温度下在石英管中执行干法O2氧化物生长达至少约2.5小时的时间。执行干法氧化物生长以将体氧化层生长至期望厚度。干法氧化物生长的温度可影响氧化物生长速率。例如，较高工艺温度可产生较高氧化物生长速率。最大生长温度可取决于所使用的系统。
在一些实施例中，可在干O2中在约1175℃的温度下执行干法O2氧化物生长达约3.5小时。可在惰性气氛中在达到约1200℃的温度下对所得到的氧化层进行退火。特别地，可在Ar中在约1175℃的温度下对所得到的氧化层进行退火达约1小时。可在约950℃或更低的温度下执行湿法O2氧化物退火达至少约1小时的时间。可限制湿法O2退火的温度以阻止SiC/SiO2界面处的进一步热氧化生长，所述进一步热氧化生长可引入附加界面态。特别地，可在湿O2中在约950℃的温度下执行湿法O2退火达约3小时。所得到的栅氧化层可具有约500 ?的厚度。
在一些实施例中，可在干O2中在约1175℃的温度下执行干法O2氧化物生长达约4小时。可在惰性气氛中在达到约1175℃的温度下对所得到的氧化层进行退火。特别地，可在Ar中在约1175℃的温度下对所得到的氧化层进行退火达约从30分钟至2小时范围内的持续时间。然后，氧化层在从1175℃至1300℃范围内的温度下在NO环境中接收退火达从30分钟至3小时范围内的持续时间。所得到的栅氧化层可具有约500 ?的厚度。
在形成栅氧化物34之后，可沉积并例如用硼来掺杂多晶硅栅32，继之以金属化工艺以减小栅电阻。可将Al/Ni接触部沉积为p型欧姆源接触金属28，并将Ni沉积为n型漏接触金属26。可在快速热退火炉（RTA）中烧结所有接触部，并且可将厚Ti/Au层用于焊盘（pad）金属。
参考图10，MOSFET器件的源电阻具有两个主要组成部分，即源欧姆接触部34与源区20之间的接触电阻RC以及源区20中在源欧姆接触部34与沟道之间的薄层电阻R薄层。因此，RS＝RC + R薄层。在常规的硅基MOSFET器件中，薄层电阻R薄层是确定源电阻的主导因素，因为对于硅和其他窄带隙半导体而言可能形成非常低电阻率的欧姆接触。然而，在宽带隙半导体（即，具有大于约2.0 V的带隙的半导体）中，包括诸如碳化硅和氮化镓、金刚石以及ZnO之类的化合物半导体材料中，接触电阻RC可以是源电阻的主要贡献者。特别地，对于碳化硅和其他宽带隙材料而言，由于与此类材料相关联的高能量势垒而难以形成非常低电阻率的欧姆接触。
图11和12是示出常规的功率MOSFET器件的布局的平面图。在常规的功率MOSFET器件中，在接触电阻不如薄层电阻那么重要的假定下，将布局设计成减小薄层电阻或使其最小化。因此，参考图11，常规的功率MOSFET器件通常包括在漂移层14中形成的p阱18、p阱18中的n+源区20以及n+源区20中的p+接触区22。参考图12，在n+源区20和 p+接触区22上形成源接触部34。栅32在p阱18上形成并与n+源区20的周边和漂移层14的邻近部分交叠。在图11中用箭头42指示从漏到源的电流流动。
如上所述，在宽带隙半导体材料系统中，源欧姆接触部的接触电阻比源层的薄层电阻可更多地影响源电阻。因此，为了减小宽带隙功率半导体器件的源电阻，可期望的是减小源欧姆接触部的接触电阻。一般地，能够通过增加接触部的最小尺寸来减小接触电阻，所述最小尺寸是接触部在任何方向上的最小尺寸。然而，简单地增加电子器件的源欧姆接触部的最小尺寸能够非期望地增加器件的单元间间距或节距（pitch）。MOSFET器件的节距可与器件的p阱区的宽度成比例。增加器件的节距减小能够在单个衬底上形成的器件的密度，从而减少所产生的器件并增加制造成本。
根据一些实施例，提供绝缘栅器件布局，其在不增加器件的节距和/或器件的p阱区的宽度的情况下增加源欧姆接触部的最小尺寸。根据一些实施例的器件布局可增加器件的薄层电阻。这种效果在基于窄带隙半导体材料的器件中可能是非常不期望的。然而，由于薄层电阻并不是确定宽带隙器件的源电阻的主导因素，所以这样的折衷对于宽带隙器件而言可以是可接受的。在根据一些实施例的器件中，源薄层电阻与源接触电阻的比可大于0.75（即R薄层/RC＞0.75）。在一些实施例中，器件可具有小于源薄层电阻的源接触电阻。也就是说，在一些实施例中，源薄层电阻与源接触电阻的比可大于1（即R薄层/RC＞1），并且在其他实施例中，源薄层电阻与源接触电阻的比可大于5。
图13和14是示出根据一些实施例的MOSFET器件单元100的布局的平面图，而图15和16是根据一些实施例的MOSFET器件的单元的部分截面图。特别地，图15是沿着图13的线A-A'截取的截面，而图16是沿着图14的线B-B'截取的截面。
图13-16中所示的器件100包括n型、8°离轴4H-SiC衬底112上的n漂移外延层114。n漂移层114可具有约100μm至约120μm的厚度，并且可用n型掺杂剂以约2×1014 cm-3至约6×1014 cm-3的掺杂浓度进行掺杂以具有约10 kV的阻断能力。对于1200V MOSFET器件，衬底可以是4°离轴4H-SiC且漂移层可具有约10μm的厚度，并且可用n型掺杂剂以约6×1015 cm-3的掺杂浓度进行掺杂。
该结构还包括可分别地用例如铝和氮的选择性注入来形成的p+阱区118和n+源区120。p+阱区118的结深可约为0.5μm。结构100还包括从漂移层114的表面延伸到p+阱区118中的多个p+接触区122。可在器件周边周围提供结终端（未示出）。
参考图13，n+源区120包括平行于p阱118中的相对沟道区125的一对横向源区120A。多个源接触区120B在横向源区120A之间延伸，并且在源接触区120B之间提供多个p+接触区122。
参考图14，栅接触部132在沟道区125上形成并与横向源区120A交叠。跨源接触区120B和p+接触区122形成源欧姆接触部134。源欧姆接触部134在源接触区136中与源接触区120B交叠。源欧姆接触部134在体接触区138中与p+接触区122交叠。
被源欧姆接触部134接触的那部分源接触区120B可具有这样的最小尺寸，即其大于对于类似节距/p阱尺寸在比如图11和12中所示的布局这样的常规布局能够获得的最小尺寸。因此，可在基本上不增加器件节距/p阱尺寸的情况下减小源接触电阻。特征的“最小尺寸”指的是特征的任何截面中的特征的最小宽度。例如，在图14中示出体接触区138的最小尺寸p1、n型接触区136的最小尺寸n1和p阱区118的最小尺寸w1。
在具有如图13和14中所示的布局的器件中，到源接触部的电流流动流过源接触区120B，如图13中的箭头142所指示的。源接触区120B可具有与具有如图11和12中所示的常规布局的器件的源区相比增加的薄层电阻。然而，薄层电阻的增加可由接触电阻的减小所补偿，因此提供器件的源电阻的总体减小。
图17是根据一些实施例的对于7 mm×8 mm 1200 V碳化硅MOSFET器件的通态电流-电压特性的图。在图17中所示的器件特性中，在3.8 V的正向电压漏-源电压（VDS）下测量的漏电流（ID）为377 A。被归一化到有源区的电流密度在750 A/cm2以上。
MOSFET器件的导通电阻受器件的漏电阻、沟道电阻和源电阻的影响。因此，减小器件的源电阻还减小了器件的导通电阻。
具有根据一些实施例的布局的宽带隙MOSFET器件可由于器件的较低导通电阻和增加的电流水平对栅具有较小的去偏置（de-biasing）效应这一事实而能够相当大地增加饱和电流。也就是说，由于较低的源电阻，随着漏极电流增加将在源电阻上逐渐显示较小的电压。因此，更多的栅-源电压被施加到器件的沟道。
图18是具有根据一些实施例的布局的器件的理想化截面。特别地，图18示出具有根据一些实施例的布局的器件的一些尺寸。例如，如图18中所示，在图18中将注入单元区域（即p阱118）的最小尺寸表示为宽度w1。然而，将领会到的是，p阱118的最小尺寸可在不同于图18中所示的器件平面的维度上发生。例如，p阱118的最小尺寸可在垂直于图18中所示的器件平面的维度上发生。
n型接触区域的最小尺寸在图18中表示为宽度n1，而p型接触区域的最小尺寸在图18中表示为宽度p1。可将n型接触区域定义为源欧姆接触部132与n+源区120之间的交叠区域，而可将p型接触区域定义为源欧姆接触部132与p+接触区122之间的交叠区域。
在图19中示出根据一些实施例的绝缘栅双极型晶体管（IGBT）器件200。如其中所示，IGBT器件包括在p型外延层212上的n漂移外延层214。p型外延层212形成于重掺杂p型、8°离轴4H-SiC衬底或层210上。n漂移层214可具有约100μm至约120μm的厚度，并且可用p型掺杂剂以约2×1014 cm-3至约6×1014 cm-3的掺杂浓度来掺杂以具有约10 kV的阻断能力。
IGBT结构200还包括可分别地用例如铝和氮的选择性注入来形成的p+阱区218和n+源/发射极区220。p+阱区218的结深可约为0.5μm。结构200还包括从漂移层214的表面延伸至p+阱区218中的多个p+体接触区222。在一些实施例中可使导电性类型相反。
栅接触部232在栅绝缘体236上，源/发射极接触部234在源接触区220和体接触区222上。集电极接触部226接触衬底210。
根据一些实施例，晶体管器件可具有大于0.2的n1与w1的比。在其他实施例中，晶体管器件可具有大于约0.3的n1与w1的比。在其他实施例中，晶体管器件可具有在约0.2至1范围内的n1与w1的比。在其他实施例中，晶体管器件可具有在约0.3至1范围内的n1与w1的比。在其他实施例中，晶体管器件可具有大于0.5的n1与w1的比。例如，具有根据一些实施例的布局的器件的n型接触区域的最小尺寸n1对于具有注入单元区域的最小尺寸为6μm的器件而言可约为2μm。
根据一些实施例，晶体管器件可具有大于0.2的p1与w1的比。在其他实施例中，晶体管器件可具有大于约0.3的p1与w1的比。在其他实施例中，晶体管器件可具有大于约0.5的p1与w1的比。在其他实施例中，晶体管器件可具有在约0.2至0.5范围内的p1与w1的比。在其他实施例中，晶体管器件可具有在约0.2至1范围内的p1与w1的比。
一些实施例提供具有增加的电流密度的晶体管器件。电流密度被定义为总电流除以芯片的面积。例如，根据一些实施例的宽带隙晶体管器件可以能够有超过200A/cm2的电流密度和1000 V或以上的阻断电压。根据其他实施例的宽带隙晶体管器件可以能够具有在超过200A/cm2的电流密度、小于5 V的正向电压降下100 A或更大的电流和1000 V或以上的阻断电压。根据又其他实施例的宽带隙晶体管器件可以能够具有在超过300A/cm2的电流密度、小于5 V的正向电压降下100 A或更大的电流和1000 V或以上的阻断电压。
根据一些实施例的半导体器件具有超过1000伏的反向阻断电压和在大于100A的电流下大于每平方厘米200安培的电流密度。
根据其他实施例的半导体器件具有1000伏或以上的反向阻断电压和在5伏或更小的正向电压下大于100 A的正向电流能力。
根据一些实施例的金属氧化物半导体场效应晶体管器件具有1200伏或以上的反向阻断电压和大于100 A的正向电流能力。
根据一些实施例的金属氧化物半导体场效应晶体管器件具有1000伏或以上的反向阻断电压和小于8 mΩ-cm2的微分导通电阻。
半导体器件具有小于1000 V的阻断电压且被配置成在5 V或以下的正向电压降下以大于每平方厘米200安培的电流密度来通过正向电流。
一些实施例可使得宽带隙晶体管器件能够在具有小于20μm的单元节距的器件中实现在小于4伏的漏-源电压下100安培或更高的漏极电流。一些实施例可使得宽带隙晶体管器件能够在具有小于10μm的单元节距的器件中实现在小于4伏的漏-源电压下100安培或更高的漏极电流。一些实施例可使得宽带隙晶体管器件能够在具有小于10μm的单元节距的器件中实现在小于5伏的漏-源电压下80安培或更高的漏极电流。
根据一些实施例的具有10 kV或以上的电压阻断能力的IGBT器件可在100 A/cm2的电流密度下具有小于14 mΩ-cm2的微分特定导通电阻和5.2 V或更低的正向电压降。
在图20中示出根据一些实施例的p型绝缘栅双极型晶体管（p-IGBT）器件300。如其中所示，IGBT器件包括形成于p型场阻止缓冲层311上的p漂移外延层314，p型场阻止缓冲层311形成于n型、8°离轴4H-SiC衬底310上。p漂移层314可具有约100μm至约200μm的厚度，并且可用p型掺杂剂以约2×l014 cm-3至约6×l014 cm-3的掺杂浓度进行掺杂。
p-IGBT结构300还包括可分别地用例如氮和铝的选择性注入来形成的n+阱区318和p+源/发射极区320。n+阱区318的结深可约为0.5μm。结构300还包括从漂移层314的表面延伸至n+阱区318中的多个n+体接触区322。
栅接触部332在栅绝缘体336上，源/发射极接触部334在源接触区320和体接触区322上。集电极接触部326接触衬底310。
如图20中所示的4H-SiC p-IGBT是使用2×l014 cm-3掺杂的、140μm厚的p型外延层作为漂移层314以及具有从1×l017 cm-3至5×l017 cm-3范围内的掺杂浓度的、2μm厚的p型场阻止缓冲层311制造的。通过氮离子注入而形成多区JTE（15个区）边缘终端结构（未示出）。例如在被通过引用结合到本文中的美国专利No. 6,002,159中描述了JTE终端。在注入的n阱318上形成MOS沟道。50 nm厚的热生长氧化层被用作栅绝缘体336。
图21示出在图20中示出的p-IGBT器件的ID-VGS特性，其中VDS固定在-50 mV。从在相同晶片上制造的具有200μm/200μm的W/L的测试MOSFET测量该ID-VGS特性。从该ID-VGS特性得到-10 V的阈值电压以及10 cm2/Vs的峰值MOS沟道迁移率。
图22A示出6.7 mm×6.7 mm的4H-SiC P-IGBT在室温下的阻断特性（VGE＝0 V），其中具有0.16 cm2的有源区。测量电压由于探测仪器的限制而局限于-15 kV。该器件显示出在-15 kV的VCE下0.6μΑ的泄漏电流，其对应于1.2μΑ/cm2的泄漏电流密度。这是在SiC功率开关中曾报道的最高阻断电压。图22B示出使用Tektronix 371曲线描绘仪（tracer）测量的p-IGBT的脉冲通态I-V特性。该器件显示出在-22.5V的VCE和-20 V的VGE下-145 A的通态电流，其表示906 A/cm2的电流密度。在此测量期间未观察到寄生闸流晶体管闩锁的证据。图22C示出对于从室温至300℃范围内的温度的4H-SiC P-IGBT的IC-VGE特性。对于该测量而言，VCE被固定在-10V。I-V特性在升高温度下朝着零移位。然而，器件遍及整个温度范围保持常关特性。图22D示出作为温度的函数的通态I-V特性。对于此测量而言，VGE被固定在-20V。观察到在增加温度情况下正向电压降的单调减小。相信这是由于在温度升高情况下载流子寿命增加所导致的少数载流子（电子）扩散长度的增加所引起的。
因此，根据一些实施例的p-IGBT可具有大于约10 kV且在一些情况下大于约13 kV的反向阻断电压并且具有大于5安培的正向电流能力。
将领会到的是，虽然已结合具有n型漂移层的碳化硅IGBT和MOSFET器件描述了本公开的一些实施例，但本公开不限于此，并且可在具有p型衬底和/或漂移层的器件中被实施。此外，本公开可用于许多不同类型的器件中，包括但不限于绝缘栅双极型晶体管（IGBT）、MOS控制闸流晶体管（MCT）、绝缘栅整流闸流晶体管（IGCT）、结型场效应晶体管（JFET）、高电子迁移率晶体管（HEMT）等。
在本附图和说明书中，已公开了本公开的典型实施例，并且虽然采用了特定术语，但其仅仅在一般性和描述性意义上使用且不是出于限制的目的，本公开的范围在随附权利要求中被阐述。

Claims (44)

1.一种功率模块，包括：
具有内室的外壳； 
多个开关模块，所述多个开关模块被安装在所述内室内并且包括被互连以促进切换负载的功率的多个晶体管和多个二极管，其中，所述多个开关模块中的至少一个支持至少每cm2 10安培的电流密度。
2.根据权利要求1所述的功率模块，其中，所述内室与内部面积相关联，并且电流密度被定义为所述多个开关模块中的所述一个支持的最大平均电流与分配给所述多个开关模块中的所述一个的内部面积的比。
3.根据权利要求1所述的功率模块，其中，所述多个开关模块中的所述至少一个支持至少每cm2 12安培的电流密度。
4.根据权利要求1所述的功率模块，其中，所述多个开关模块中的所述至少一个支持至少每cm2 15安培的电流密度。
5.根据权利要求1所述的功率模块，其中，所述多个开关模块中的每一个形成半H桥或全H桥的一部分。
6.根据权利要求1所述的功率模块，其中，所述多个晶体管以并联方式相互连接并且以反并联方式与所述多个二极管连接。
7.根据权利要求1所述的功率模块，其中，所述多个晶体管和所述多个二极管由碳化硅形成。
8.根据权利要求1所述的功率模块，其中，所述多个晶体管中的至少两个各包括： 
具有第一导电性类型的漂移层； 
在所述漂移层中的阱区，所述阱区具有与第一导电性类型相反的第二导电性类型； 
在所述阱区中的源区，所述源区具有第一导电性类型并在所述阱区中定义沟道区，其中，所述源区包括邻近于所述沟道区的横向源区和远离所述横向源区延伸且与所述沟道区相对的多个源接触区； 
具有第二导电性类型的体接触区，所述体接触区在所述多个源接触区中的至少两个之间且与所述阱区接触；以及 
源欧姆接触部，所述源欧姆接触部与所述体接触区和所述源接触区中的至少一个交叠，并且不与所述横向源区交叠。
9.根据权利要求1所述的功率模块，其中，所述多个晶体管中的至少两个各包括： 
具有第一导电性类型的漂移层； 
具有与第一导电性类型相反的第二导电性类型的阱区； 
在所述阱区中的源区，所述源区具有第一导电性类型； 
具有第二导电性类型且与所述阱区接触的体接触区；以及 
源欧姆接触部，所述源欧姆接触部在源接触区域中与所述源区交叠并且在体接触区区域中与所述体接触区交叠； 
其中，所述源接触区域的最小尺寸n1与所述阱区的最小尺寸w1的比大于0.2。
10.根据权利要求1所述的功率模块，其中，所述多个晶体管中的至少两个各包括： 
具有第一导电性类型的漂移层； 
具有与第一导电性类型相反的第二导电性类型的阱区； 
在所述阱区中的源区，所述源区具有第一导电性类型； 
具有第二导电性类型且与所述阱区接触的体接触区；以及 
源欧姆接触部，所述源欧姆接触部在源接触区域中与所述源区交叠并且在体接触区区域中与所述体接触区交叠； 
其中，所述体接触区区域的最小尺寸p1与所述阱区的最小尺寸w1的比大于0.2。
11.根据权利要求1所述的功率模块，其中，所述多个晶体管中的至少两个各具有超过1000伏的反向阻断电压且具有在大于100 A的电流下大于每平方厘米200安培的电流密度。
12.根据权利要求1所述的功率模块，其中，所述多个晶体管中的至少两个各具有1000伏或以上的反向阻断电压且具有在5伏或更低的正向电压下大于100 A的正向电流能力。
13.根据权利要求1所述的功率模块，其中，所述多个晶体管中的至少两个具有1200伏或以上的反向阻断电压。
14.根据权利要求1所述的功率模块，其中，所述多个晶体管中的至少两个是具有1000伏或以上的反向阻断电压且具有小于8 mΩ-cm2的微分导通电阻的金属氧化物半导体场效应晶体管器件。
15.根据权利要求1所述的功率模块，其中，所述多个晶体管中的至少两个各具有小于1000 V的阻断电压且被配置成在5V或以下的正向电压下以大于每平方厘米200安培的电流密度通过正向电流。
16.根据权利要求1所述的功率模块，其中，所述多个晶体管中的至少两个是在100 A/cm2的电流密度下具有5.2 V或更低的正向电压降的绝缘栅双极型晶体管器件。
17.根据权利要求1所述的功率模块，其中，所述多个晶体管中的至少两个是具有小于4伏的漏-源电压和小于20μm的单元节距且具有大于100 A的正向电流能力的金属氧化物半导体场效应晶体管器件。
18.根据权利要求17所述的功率模块，其中，所述单元节距小于10μm。
19.根据权利要求1所述的功率模块，其中，所述多个晶体管中的至少两个是具有小于5伏的漏-源电压和小于10μm的单元节距且具有大于80 A的正向电流能力的金属氧化物半导体场效应晶体管器件。
20.根据权利要求1所述的功率模块，其中，所述多个晶体管中的至少两个是具有13 kV或以上的阻断电压和5 A或以上的正向电流能力的绝缘栅双极型晶体管器件。
21.一种功率模块，包括：
具有内室的外壳； 
多个开关模块，所述多个开关模块被安装在所述内室内并包括被互连以促进切换负载的功率的多个晶体管和多个二极管，其中，所述多个晶体管中的至少一个包括： 
      具有第一导电性类型的漂移层； 
      在所述漂移层中的阱区，所述阱区具有与第一导电性类型相反的第二导电性类型； 
      在所述阱区中的源区，所述源区具有第一导电性类型并在所述阱区中定义沟道区，其中，所述源区包括邻近于所述沟道区的横向源区和远离所述横向源区延伸且与所述沟道区相对的多个源接触区； 
      具有第二导电性类型的体接触区，所述体接触区在所述多个源接触区中的至少两个之间并且与所述阱区接触；以及 
      源欧姆接触部，所述源欧姆接触部与所述体接触区和所述源接触区中的至少一个交叠，并且不与所述横向源区交叠。
22.根据权利要求21所述的功率模块，其中，所述体接触区包括散置在所述多个源接触区之间的多个体接触区。
23.根据权利要求22所述的功率模块，其中，所述多个体接触区通过所述横向源区而与所述沟道区间隔开。
24.根据权利要求21所述的功率模块，其中，所述源欧姆接触部在源接触区域中与至少一个源接触区交叠，并且所述源欧姆接触部在体接触区区域中与所述体接触区交叠； 
其中，所述源接触区区域的最小尺寸n1与所述阱区的最小尺寸w1的比大于0.2。
25.根据权利要求24所述的功率模块，其中，所述源接触区区域的最小尺寸n1与所述阱区的最小尺寸w1的比在0.3与1之间。
26.根据权利要求24所述的功率模块，其中，所述源接触区区域的最小尺寸n1与所述阱区的最小尺寸w1的比大于0.5。
27.根据权利要求21所述的功率模块，其中，所述源欧姆接触部在源接触区域中与所述源区交叠，并且所述欧姆接触部在体接触区区域中与所述体接触区交叠； 
其中，所述体接触区区域的最小尺寸p1与所述阱区的最小尺寸w1的比大于0.2。
28.根据权利要求27所述的功率模块，其中，所述体接触区区域的最小尺寸p1与所述阱区的最小尺寸w1的比大于约0.3。
29.根据权利要求27所述的功率模块，其中，所述体接触区区域的最小尺寸p1与所述阱区的最小尺寸w1的比大于约0.5。
30.根据权利要求21所述的功率模块，其中，所述漂移层包括宽带隙半导体材料。
31.根据权利要求30所述的功率模块，其中，所述漂移层包括碳化硅。
32.根据权利要求30所述的功率模块，其中，所述漂移层包括具有2H、4H和/或6H多型的碳化硅。
33.根据权利要求30所述的功率模块，其中，所述漂移层包括具有3C和/或15R多型的碳化硅。
34.根据权利要求21所述的功率模块，其中，所述源区具有薄层电阻，并且所述源欧姆接触部具有接触电阻，其中，所述接触电阻与所述薄层电阻的比大于1。
35.根据权利要求21所述的功率模块，其中，所述多个晶体管中的每一个具有超过1000伏的反向阻断电压和大于每平方厘米700安培的电流密度。
36.根据权利要求21所述的功率模块，其中，所述多个晶体管中的一个包括场效应晶体管。
37.根据权利要求21所述的功率模块，其中，所述多个晶体管中的一个包括绝缘栅双极型晶体管。
38.根据权利要求21所述的功率模块，其中，所述多个晶体管中的每一个的源接触区域的最小尺寸由所述源欧姆接触部与所述源接触区中的所述至少一个之间的交叠区域定义。
39.一种功率模块，包括： 
具有内室的外壳； 
多个开关模块，所述多个开关模块被安装在所述内室内并包括被互连以促进切换负载的功率的多个晶体管和多个二极管，其中，所述多个晶体管中的至少一个包括： 
      具有第一导电性类型的漂移层； 
      具有与第一导电性类型相反的第二导电性类型的阱区； 
      在所述阱区中的源区，所述源区具有第一导电性类型； 
      具有第二导电性类型且与所述阱区接触的体接触区；以及 
      源欧姆接触部，所述源欧姆接触部在源接触区域中与所述源区交叠并在体接触区区域中与所述体接触区交叠； 
      其中，所述源接触区域的最小尺寸n1与所述阱区的最小尺寸w1的比大于0.2。
40.根据权利要求39所述的功率模块，其中，所述源接触区域的最小尺寸n1与所述阱区的最小尺寸w1的比大于约0.3。
41.根据权利要求39所述的功率模块，其中，所述源接触区区域的最小尺寸n1与所述阱区的最小尺寸w1的比大于0.5。
42.一种功率模块，包括： 
具有内室的外壳； 
多个开关模块，所述多个开关模块被安装在所述内室内并包括被互连以促进切换负载的功率的多个晶体管和多个二极管，其中，所述多个晶体管中的至少一个包括： 
      具有第一导电性类型的漂移层； 
      具有与第一导电性类型相反的第二导电性类型的阱区； 
      在所述阱区中的源区，所述源区具有第一导电性类型； 
      具有第二导电性类型且与所述阱区接触的体接触区；以及 
      源欧姆接触部，所述源欧姆接触部在源接触区域中与所述源区交叠并在体接触区区域中与所述体接触区交叠； 
      其中，所述体接触区区域的最小尺寸p1与所述阱区的最小尺寸w1的比大于0.2。
43.根据权利要求42所述的功率模块，其中，所述体接触区区域的最小尺寸p1与所述阱区的最小尺寸w1的比大于约0.3。
44.根据权利要求42所述的功率模块，其中，所述体接触区区域的最小尺寸p1与所述阱区的最小尺寸w1的比大于约0.5。
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