CN104425444A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法。在一些实施例中，半导体器件包括配置在工件上方的导电部件，每个导电部件都包括导线部分和通孔部分。阻挡层配置在每个导电部件的侧壁上和每个导电部件的通孔部分的底面上。阻挡层包括介电层。第一绝缘材料层配置在每个导电部件的部分导线部分之下。第二绝缘材料层配置在导电部件之间。第三绝缘材料层配置在第一绝缘材料层和第二绝缘材料层之下。每个导电部件的通孔部分的下部形成在第三绝缘材料层内。第二绝缘材料层的介电常数低于第一绝缘材料层和第三绝缘材料层的介电常数。

Description

半导体器件及其制造方法
技术领域
本发明总的来说涉及半导体领域，更具体地，涉及半导体器件及其制造方法。
背景技术
半导体器件用于诸如个人电脑、手机、数码相机和其他电子设备的各种电子应用中。半导体器件通常通过提供工件、在工件上方形成各种材料层以及使用光刻对各种材料层进行图案化来制造，以形成集成电路。
半导体工业通过不断降低最小部件尺寸来持续提高集成电路（即，晶体管、二极管、电阻器和电容器等）的各种电子元件的集成密度，这允许将更多元件集成在给定区域中。
诸如金属或半导体的导电材料用于半导体器件中，用于制造集成电路的电气连接。多年来，铝用作用于电气连接的导电材料的金属，而二氧化硅用作绝缘体。然而，由于器件的尺寸减小，用于导体和绝缘体的材料已经改变，以提高器件性能。在一些应用中，现在经常将铜用作用于互连的导电材料。介电常数低于二氧化硅的低介电常数（k）材料和超低k（ELK）材料已经开始在一些设计中被用作互连之间的绝缘材料。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：多个导电部件，配置在工件上方，多个导电部件的每一个都包括导线部分和通孔部分；阻挡层，配置在多个导电部件的每一个的侧壁上和多个导电部件的每一个的通孔部分的底面上；第一绝缘材料层，配置在多个导电部件的每一个的导线部分的一部分之下；第二绝缘材料层，配置在多个导电部件之间；以及第三绝缘材料层，配置在第一绝缘材料层和第二绝缘材料层之下，其中，多个导电部件的每一个的通孔部分的下部形成在第三绝缘材料层内，并且第二绝缘材料层的介电常数低于第一绝缘材料层或第三绝缘材料层的介电常数。
优选地，阻挡层包括介电层。
优选地，介电层包括选自基本上由SiN、SiCN、SiC、BN、BNSi、非晶B和它们的组合组成的组的材料。
优选地，介电层的厚度介于大约5埃与大约100埃之间。
优选地，阻挡层还包括配置在介电层上方的金属层。
优选地，第一绝缘材料层或第三绝缘材料层的孔隙率介于大约5%与大约15%之间，或第一绝缘材料层或第三绝缘材料层的介电常数（k）为大约2.0以上。
优选地，第二绝缘材料层的孔隙率为大约15%以上，或第二绝缘材料层的介电常数（k）为大约3.0以下。
根据本发明的另一方面，提供了一种半导体器件，包括：第一蚀刻停止层，配置在工件上方；第一绝缘材料层，配置在第一蚀刻停止层上方；第二蚀刻停止层，配置在第一绝缘材料层上方；多个导电部件，配置在工件上方，多个导电部件的每一个都包括导线部分和通孔部分，多个导电部件的每一个的通孔部分的一部分形成在第一绝缘材料层和第二蚀刻停止层中；阻挡层，配置在多个导电部件的每一个的侧壁上和多个导电部件的每一个的通孔部分的底面上；第二绝缘材料层，在第二蚀刻停止层上方配置在多个导电部件的每一个的导线部分的一部分之下；以及第三绝缘材料层，配置在多个导电部件之间，其中，第三绝缘材料层的介电常数低于第一绝缘材料层或第二绝缘材料层的介电常数。
优选地，第一绝缘材料层、第二绝缘材料层或第三绝缘材料层包括SiOCH。
优选地，第一蚀刻停止层或第二蚀刻停止层包括选自基本上由氧化硅、氮化硅、碳化硅、硼化硅、非晶硼、氮化硼和它们的组合组成的组的材料。
优选地，第一蚀刻停止层或第二蚀刻停止层的厚度介于大约25埃与大约500埃之间。
优选地，第一绝缘材料层和第二绝缘材料层与第三绝缘材料层的材料量比介于大约1:3与大约3:1之间。
根据本发明的又一方面，提供了一种制造半导体器件的方法，包括：在工件上方形成第一蚀刻停止层；在第一蚀刻停止层上方形成第一绝缘材料层；在第一绝缘材料层上方形成第二蚀刻停止层；在第二蚀刻停止层上方形成第二绝缘材料层；使用双镶嵌工艺图案化第二绝缘材料层、第二蚀刻停止层和第一绝缘材料层以在第二绝缘材料层、第二蚀刻停止层和第一绝缘材料层中形成用于多个导电部件的图案；在图案化后的第二绝缘材料层、第二蚀刻停止层和第一绝缘材料层上方形成阻挡层；在阻挡层上方形成导电材料以在第二绝缘材料层、第二蚀刻停止层和第一绝缘材料层中形成多个导电部件；去除多个导电部件之间的第二绝缘材料层，留下配置在多个导电部件的每一个的一部分之下的部分第二绝缘材料层；以及在多个导电部件之间形成第三绝缘材料层。
优选地，形成第三绝缘材料层包括旋涂工艺、原子层沉积（ALD）工艺或可流动工艺。
优选地，该方法还包括：在形成阻挡层之前，以选自基本上由NH3、N2、H2和它们的组合组成的组的材料预处理第二绝缘材料层和第一绝缘材料层。
优选地，阻挡层包括介电层，并且形成阻挡层的介电层包括等离子体增强化学汽相沉积（PECVD）工艺或原子层沉积（ALD）工艺。
优选地，去除多个导电部件之间的第二绝缘材料层包括使用等离子体氧化物或包含C4F8、N2、O2或Ar的气体的干回蚀工艺。
优选地，第三绝缘材料层比第一绝缘材料层或第二绝缘材料层更加多孔。
优选地，第二蚀刻停止层包括用于去除多个导电部件之间的第二绝缘材料层的蚀刻停止。
优选地，形成第一绝缘材料层或第二绝缘材料层包括化学汽相沉积（CVD）工艺、等离子体增强化学汽相沉积（PECVD）工艺、旋涂工艺或物理汽相沉积（PVD）工艺。
附图说明
为了更完全地理解本发明及其优势，现结合附图参考下面的说明书，在附图中：
图1至图3和图5至图9示出了根据本发明的一些实施例的处于制造各个阶段的半导体器件的截面图；
图4是根据一些实施例的图3的部分的更详细的视图；
图10至图17是根据一些实施例的处于制造各个阶段的半导体器件的截面图；以及
图18是根据一些实施例的制造半导体器件的方法的流程图。
除非另有声明，不同附图中相应的数字和符号指的是相应的部分。绘制的附图用以说明实施例的相关方面，且没有必要按比例绘制附图。
具体实施方式
下面详细讨论了本发明的一些实施例的制造和使用。然而，应该理解，本发明提供了可在各种特定环境中实现的多个可应用的发明概念。讨论的特定实施例仅仅是制造和使用本发明的具体方式的说明，而不限制本发明的范围。
本发明的一些实施例与用于半导体器件的制造方法和结构相关。在此将描述半导体器件及其制造方法，包括利用混合绝缘材料作为金属间介电（IMD）层的形成双镶嵌互连的新方法。
图1至图3和图5至图9示出了根据本发明的一些实施例的处于制造各个阶段的半导体器件100的截面图。首先参见图1，示出了半导体器件100的截面图。为制造半导体器件100，提供了工件102。例如，工件102可包括包含硅或其他半导体材料的半导体衬底且可由绝缘层覆盖。工件102也可包括未示出的其他有源元件或电路。例如，工件102可包括单晶硅上方的氧化硅。工件102可包括其他导电层或其他半导体元件，例如，晶体管、二极管等。作为实例，GaAs、InP、Si/Ge或SiC的化合物半导体可用于代替硅。作为实例，工件102可包括绝缘体上硅（SOI）衬底或绝缘体上锗（GOI）衬底。在一些实施例中，作为另一个实例，工件102包括封装器件的中介衬底。
如图1所示，蚀刻停止层104沉积或形成在工件102上方。蚀刻停止层104包括相对于随后沉积的绝缘材料层106具有蚀刻选择性的材料。例如，蚀刻停止层104包括比绝缘材料层106蚀刻得更慢的材料。在一些实施例中，例如，蚀刻停止层104所包括的绝缘材料包含诸如Si、C、N、O、H或B中的两种或多种材料的组合。在一些实施例中，作为实例，蚀刻停止层104包括诸如氧化硅、氮化硅、碳化硅、硼化硅、非晶硼、氮化硼的化合物、其他材料或它们的多层或组合。在一些实施例中，蚀刻停止层104的厚度介于大约25埃与大约500埃之间。可选地，蚀刻停止层104可包括其他尺寸和材料。蚀刻停止层104可使用化学汽相沉积（CVD）、物理汽相沉积（PVD）或其他方法形成。
如图1所示，绝缘材料层106沉积或形成在蚀刻停止层104上方。绝缘材料层106在此也称为第一绝缘材料层106。作为实例，绝缘材料层106包括诸如碳或碳/氢掺杂的二氧化硅（SiOCH）的介电材料、其他绝缘体、或它们的组合或多层。作为实例，绝缘材料层106的厚度介于大约300埃与大约1000埃之间。在一些实施例中，例如，绝缘材料层106的介电常数或k值为大约3.0或以上。在其他实施例中，绝缘材料层106的k值为大约2.0以上，优选2.4或以上。绝缘材料层106包括具有小于大约3.9（二氧化硅的介电常数）的介电常数的低k材料。作为实例，绝缘材料层106可通过CVD工艺、等离子体增强CVD（PECVD）工艺、旋涂工艺或PVD工艺形成。可选地，绝缘材料层106可包括其他材料和尺寸，且可使用其他方法形成。
绝缘材料层106包括相对密集的材料。在一些实施例中，第一绝缘材料层106比随后沉积的第二绝缘材料层126（图1中未示出，参见图8）更加密集。第一绝缘材料层106比第二绝缘材料层126更加少孔。在一些实施例中，例如，第一绝缘材料层106孔隙率介于大约5%与大约15%之间。在一些实施例中，第一绝缘材料层106的介电常数大于第二绝缘材料层126的介电常数。可选地，第一绝缘材料层106和第二绝缘材料层126可具有其他性能和其他相关性能。
接着，如图2所示，将蚀刻停止层104用作蚀刻停止，使用光刻工艺图案化第一绝缘材料层106。例如，可在第一绝缘材料层106上方沉积光刻胶层（未示出）。利用绝缘材料层106的期望图案，使用光刻对光刻胶层进行图案化。可通过将光刻胶层暴露于从其上具有期望图案的光刻胶掩膜透过或反射的能量来对光刻胶层进行图案化。显影光刻胶层，然后灰化或蚀刻掉光刻胶的曝光或未曝光部分（取决于光刻胶是正性还是负性）。然后将绝缘材料层106暴露于蚀刻工艺，去除绝缘材料层106的未被光刻胶层覆盖的部分。如图2所示，在蚀刻工艺期间，也可去除蚀刻停止层104的部分。然后去除光刻胶层。
根据一些实施例，使用双镶嵌工艺图案化第一绝缘材料层106以形成用于导电部件的图案108。例如，第一绝缘材料层106中的用于导电部件的图案108可包括包含用于导线的图案的上部和包含用于导电通孔的图案的下部。可使用两个光刻胶层、光刻步骤和蚀刻步骤以形成第一绝缘材料层106中的图案108；例如，一个光刻和蚀刻步骤用于形成图案108的导线部分，而另一个光刻和蚀刻步骤用于形成图案108的通孔部分。可使用通孔优先或导线优先双镶嵌方法。可选地，在单层光刻胶之上可使用两个光刻步骤分别图案化通孔图案和导线图案，然后同时蚀刻。在一些实施例中，可直接利用双镶嵌图案108图案化第一绝缘材料层106。也可使用其他双镶嵌方法以形成第一绝缘材料层106中的图案108。
蚀刻停止层104在用于图案化绝缘材料层106的蚀刻工艺中充当终点检测器，例如，在用于形成导电部件图案的下部通孔部分的蚀刻工艺中。例如，可监测放有用于蚀刻工艺的半导体器件100的室中的化学物质，以检测蚀刻停止层104的一种或多种组分。例如，当检测到蚀刻停止层104的一种或多种组分时，停止蚀刻工艺。在一些实施例中，例如，可选择蚀刻停止层104的厚度，从而使得当蚀刻工艺到达蚀刻停止层104时基本将蚀刻停止层104全部去除或剩余一些蚀刻停止层104。在其他实施例中，作为另一个实例，终点检测系统或方法可涉及监测蚀刻工艺的化学物质以检测何时停止检测到蚀刻停止层104的一种或多种组分，在此时停止蚀刻工艺。可选地，可使用其他类型的终点检测方法以确定何时已经到达蚀刻停止层104（表明应该停止用于绝缘材料层106的蚀刻工艺）。
如图3所示，然后阻挡层110形成在第一绝缘材料层106中的图案108上方。如图3中110’处的虚位（例如，虚线）所示，在一些实施例中，阻挡层110的部分也可形成在第一绝缘材料层106的顶面上方。图4中示出了图3的部分的更详细的视图，其示出了根据一些实施例的包括多层的阻挡层110。
在一些实施例中，阻挡层110包括由介电层112组成的单层。介电层112包括适合于起阻挡作用的介电材料。在其他实施例中，阻挡层110包括介电层112和配置在介电层112上方的金属层114。金属层114包括适合于起阻挡作用的金属材料。
在一些实施例中，介电层112包括诸如SiN、SiCN、SiC、BN、BNSi、非晶B的材料或它们的组合或多层。在一些实施例中，阻挡层110的介电层112的厚度介于大约5埃与大约100埃之间。在其他实施例中，介电层112的厚度介于大约10埃与大约30埃之间。在一些实施例中，介电层112使用PEVCD或原子层沉积（ALD）形成。在一些实施例中，在形成介电层112之前，预处理图案化的第一绝缘材料层106。作为实例，预处理可包括NH3、N2、H2、其他物质或它们的组合。在一些实施例中，预处理提高随后沉积的导电材料120（参见图5）和第一绝缘材料层106之间的附着力。可选地，介电层112可包括其他材料和尺寸，介电层112可使用其他方法形成，并且可不使用预处理。
在一些实施例中，金属层114包括在阻挡层110中。在其他实施例中，金属层114未包括在阻挡层110中。如图4所示，金属层114形成在介电层112上方。在一些实施例中，金属层114包括TaN、TiN、Co、Ta、Ru、Ti或它们的组合或多层。在一些实施例中，金属层114的厚度介于大约5埃与大约100埃之间。在其他实施例中，金属层114的厚度介于大约10埃与大约30埃之间。可选地，金属层114可包括其他材料或尺寸。作为实例，金属层114使用ALD、溅射、CVD、PECVD、等离子体增强ALD（PEALD）或其他方法沉积。
接着参见图5，然后导电材料120沉积或形成在图案化的绝缘材料层106上方。作为实例，导电材料120包括铜、铜合金、导电衬层、晶种层或它们的组合或多层。作为实例，可通过溅射、CVD、PVD或镀形成导电材料120。可选地，导电材料120可包括其他材料且可使用其他方法形成。导电材料120填充阻挡层110上方的绝缘材料层106中的图案和蚀刻停止层104的部分厚度或整个厚度。
如图6所示，然后使用化学机械抛光（CMP）工艺、研磨工艺和/或蚀刻工艺以去除绝缘材料层106的顶面上方过量的导电材料120，从而由绝缘材料层106内的导电材料120形成导电部件122。在一些实施例中，如果阻挡层110’也形成在绝缘材料层106的顶部，那么也去除阻挡层110’。导电部件122包括包含导线部分的上部和包含通孔部分的下部。导电部件122的上部的导线部分可在示出的视图中向纸内和纸外延伸一段预定距离，且在工件102的顶视图中可具有曲折的、直的或其他图案。导电部件122的通孔部分在工件102的顶视图中可能是圆形、椭圆形、正方形或其他形状。
如图6和图7所示，然后使用蚀刻工艺124去除邻近的导电部件122之间的绝缘材料层106。在一些实施例中，蚀刻工艺124包括干回蚀工艺或其他类型的各向异性蚀刻工艺。在一些实施例中，作为实例，将使用等离子体氧化物或包括C4F8、N2、O2、Ar、其他物质或它们的组合的气体的干蚀刻工艺用于去除导电部件122之间的绝缘材料层106。可选地，可使用其他类型的蚀刻工艺。
在蚀刻工艺124期间，阻挡层110有利于保护导电部件122的侧壁。由于具有较宽的上部导线部分和较窄的下部通孔部分的导电部件122的形状，在每个导电部件122的上部导线部分的一部分下方剩余了部分绝缘材料层106。绝缘材料层106的剩余部分在邻近导电部件122的下部通孔部分的一侧或多侧的位置。间隔或间隙125留置在导电部件122之间。
接着，如图8所示，以第二绝缘材料层126填充导电部件122之间的间隔或间隙125。第二绝缘材料层126形成在导电部件122之间。作为实例，第二绝缘材料层126包括诸如SiOCH的介电材料、其他绝缘体或它们的组合或多层。在一些实施例中，绝缘材料层126的介电常数不同于第一绝缘材料层106。在一些实施例中，例如，绝缘材料层126的介电常数（k）值为大约3.0或更小。在其他实施例中，绝缘材料层126的k值为大约2.4或2.5或更小。在一些实施例中，绝缘材料层126包括介电常数低于大约3.9的低k材料。作为实例，绝缘材料层126可通过旋涂工艺、ALD工艺或可流动工艺形成。可选地，绝缘材料层126可包括其他材料且可使用其他方法形成。
绝缘材料层126包括相对多孔材料。第二绝缘材料层126比第一绝缘材料层106更加多孔且密集度更低。在一些实施例中，例如，第二绝缘材料层126的孔隙率为大约15%或更大。在一些实施例中，第二绝缘材料层126的介电常数低于第一绝缘材料层106的介电常数。在其他实施例中，作为另一个实例，绝缘材料层126包括ELK材料。在一些实施例中，例如，第二绝缘材料层126包括不同于第一绝缘材料层106的材料。
包括多个双镶嵌形成的导电部件122的由此产生的半导体器件100通过包括第一绝缘材料层106和第二绝缘材料层126的混合IMD绝缘。在邻近的导电部件122之间的较弱、更加多孔及低k值的第二绝缘材料层126提供了改进的RC性能，而配置在部分导电部件122下方的更高机械强度、更密集及更高k值的第一绝缘材料层106提供了更加坚固的导电部件结构。
在一些实施例中，第一绝缘材料层106与第二绝缘材料层126的材料量比介于大约1:3与大约3:1之间。在一些实施例中，例如，半导体器件100的总绝缘材料百分数包括介于大约25%与大约75%之间的更密集的第一绝缘材料层106。
图10至图17示出了根据本发明的其他实施例的处于制造各个阶段的半导体器件100的截面图。接着参见图10，两个蚀刻停止层104a和104b在IMD中实现，且额外的绝缘材料层106a也包括在其中。第一蚀刻停止层104a形成在工件102上方，且第一绝缘材料层106a形成在第一蚀刻停止层104a上方。第二蚀刻停止层104b形成在第一绝缘材料层106a上方。第二绝缘材料层106b形成在第二蚀刻停止层104b上方。
第一蚀刻停止层104a和第二蚀刻停止层104b可包括与图1示出的实施例的蚀刻停止层104类似的材料、尺寸和形成方法。可选地，第一蚀刻停止层104a和第二蚀刻停止层104b可包括与图1示出的实施例的蚀刻停止层104不同的材料和尺寸。
在一些实施例中，第一绝缘材料层106a包括诸如SiOCH的低介电常数材料、其他绝缘体或它们的组合或多层。可选地，第一绝缘材料层106a可包括其他材料。在一些实施例中，第一绝缘材料层106a的厚度介于大约100埃与大约1000埃之间。在一些实施例中，第一绝缘材料层106a可包括与第二绝缘材料层106b一样的材料，或第一绝缘材料层106a可包括与第二绝缘材料层106b不同的材料。可选地，第一绝缘材料层106a可包括其他材料和尺寸。在一些实施例中，第一绝缘材料层106a包括具有介于大约30%与70%之间的总密集层厚度的密集低k材料。在一些实施例中，第一绝缘材料层106a使用PECVD工艺形成。
接下来的制造工艺流程类似于图2、图3以及图5至图9中示出的实施例。然而，由于第一蚀刻停止层104a和第二蚀刻停止层104b（由第一绝缘材料层106a分隔开）的存在，工艺流程不同。在图11中，导电部件的图案108形成为穿过第二绝缘材料层106b、第二蚀刻停止层104b和第一绝缘材料层106a的整个厚度，并且也部分或完全地穿过第一蚀刻停止层104a。在一些实施例中，图案108未形成在第一蚀刻停止层104a中。在用于形成图案108的双镶嵌图案化期间，第一蚀刻停止层104a用作蚀刻停止。
在一些实施例中，在形成阻挡层110之前，如图1至图9示出的实施例所述，预处理第二绝缘材料层106b和第一绝缘材料层106a。如图12所示，阻挡层110形成在图案108上方，且如图13所示，导电材料120形成在第二绝缘材料层106b的顶面上方，填充图案108。在一些实施例中，阻挡层110和导电材料120包括与先前的实施例的描述类似的材料、尺寸和形成方法。如图14所示，CMP、研磨和/或蚀刻工艺用于去除第二绝缘材料层106b的顶面上方过量的导电材料120。
如图15所示，蚀刻工艺124用于去除邻近的导电部件122之间的第二绝缘材料层106b，在导电部件122的上部之间形成间隔或间隙125。在用于去除导电部件122之间的第二绝缘材料层的蚀刻工艺124期间，第二蚀刻停止层104b用作蚀刻停止。如图16所示，第三绝缘材料层126形成在导电部件122上方和之间。在一些实施例中，第三绝缘材料层126包括与图8中示出的第二绝缘材料层126类似的材料、性能和形成方法。如图17所示，然后去除导电部件122上方的第三绝缘材料层126的过量部分。
根据一些实施例，较密集的第一绝缘材料层106a及第二绝缘材料层106b与更加多孔的第三绝缘材料层126的材料量比介于大约1:3与大约3:1之间。在一些实施例中，例如，半导体器件100的总绝缘材料百分数包括大约25%与大约75%之间的较密集的第一绝缘材料层106a及第二绝缘材料层106b。
在图9和图17中示出的制造工艺步骤之后，然后继续用于半导体器件100的制造工艺。额外的材料层（未示出）可形成在半导体器件100上方，且单个集成电路可从半导体器件100细分出来，之后封装在单一封装件、多管芯封装件或直接安装在终端应用（也未示出）中。包括新的IMD和互连结构的半导体器件100可以可选地包括诸如中介片（用于封装其他半导体管芯或其他多个管芯）的封装器件。
图18是根据一些实施例制造半导体器件100的方法的流程图140。在步骤142中，第一蚀刻停止层104a形成在工件102上方（也参见图10）。在步骤144中，第一绝缘材料层106a形成在第一蚀刻停止层104a上方。在步骤146中，第二蚀刻停止层104b形成在第一绝缘材料层106a上方。在步骤148中，第二绝缘材料层106b形成在第二蚀刻停止层104b上方。在步骤150中，使用双镶嵌工艺图案化第二绝缘材料层106b、第二蚀刻停止层104b和第一绝缘材料层106a以在第二绝缘材料层106b、第二蚀刻停止层104b和第一绝缘材料层106a中形成用于导电部件的图案（参见图11）。在步骤152中，阻挡层110形成在图案化的第二绝缘材料层106b、第二蚀刻停止层104b和第一绝缘材料层106a上方（参见图12）。在步骤154中，导电材料120形成在阻挡层110上方以在第二材料层106b、第二蚀刻停止层104b和第一绝缘材料层106a中形成导电部件122（参见图13和图14）。在步骤156中，去除导电部件122之间的第二绝缘材料层106b，留下配置在每个导电部件122的部分之下的第二绝缘材料层106b的部分（参见图15）。在步骤158中，第三绝缘材料层126形成在导电部件122之间（参见图16和图17）。
取决于介绍的顺序，在此一些绝缘材料层106、126、106a和106b也称为第一、第二和/或第三绝缘材料层106、126、106a和106b。同样地，在此一些蚀刻停止层104、104a和104b也称为第一和/或第二蚀刻停止层104、104a和104b。
本发明的一些实施例的优势包括提供包含混合IMD结构的新型半导体器件100及其制造方法。描述了形成双镶嵌互连的新方法，其中，将更密集、更高k的绝缘材料用在导电部件的导线部分的部分之下，且将更加多孔、更低k的绝缘材料用在导电部件之间。一些实施例利用一个蚀刻停止层，而其他实施例利用两个蚀刻停止层，提高对导电部件和各个绝缘材料层的形成的控制，且提高对绝缘材料层106b的回蚀控制。
将具有不同介电常数的混合低k材料用于IMD中以获得具有改进的性能和集成能力的新的膜方案。绝缘材料层106或106b的回蚀与利用多孔绝缘材料层126进行的间隙填充相结合以获得混合低k的IMD。防止了对导电部件的损坏，且防止了低k材料的线路变形，这在小尺寸的应用中尤其有利。阻挡层110防止在绝缘材料层106或106b的干回蚀期间损坏导电部件。实现包括介电材料的阻挡层还获得了低R益处。此外，新的混合IMD结构和设计易于在制造工艺流程中实现。
根据本发明的一些实施例，一种半导体器件包括配置在工件上方的多个导电部件，多个导电部件的每个均包括导线部分和通孔部分。阻挡层配置在多个导电部件的每个的侧壁上和多个导电部件的每个的通孔部分的底面上。第一绝缘材料层配置在多个导电部件的每个的导线部分的部分之下。第二绝缘材料层配置在多个导电部件的每个之间。第三绝缘材料层配置在第一绝缘材料层和第二绝缘材料层之下。多个导电部件的每个的通孔部分的下部形成在第三绝缘材料层内。第二绝缘材料层的介电常数低于第一绝缘材料层或第三绝缘材料层的介电常数。
根据其他实施例，一种半导体器件包括配置在工件上方的第一蚀刻停止层以及配置在第一蚀刻停止层上方的第一绝缘材料层。第二蚀刻停止层配置在第一绝缘材料层上方。多个导电部件配置在工件上方，多个导电部件的每个均包括导线部分和通孔部分。多个导电部件的每个的通孔部分的部分形成在第一绝缘材料层和第二蚀刻停止层中。阻挡层配置在多个导电部件的每个的侧壁上和多个导电部件的每个的通孔部分的底面上。第二绝缘材料层配置在位于第二蚀刻停止层上方的多个导电部件的每个的导线部分的部分之下。第三绝缘材料层配置在多个导电部件的每个之间。第三绝缘材料层的介电常数低于第一绝缘材料层或第二绝缘材料层的介电常数。
根据其他实施例，一种制造半导体器件的方法包括：在工件上方形成第一蚀刻停止层；在第一蚀刻停止层上方形成第一绝缘材料层；以及在第一绝缘材料层上方形成第二蚀刻停止层。使用双镶嵌工艺图案化第二绝缘材料层、第二蚀刻停止层和第一绝缘材料层以在第二绝缘材料层、第二蚀刻停止层和第一绝缘材料层中形成用于多个导电部件的图案。该方法包括在图案化的第二绝缘材料层、第二蚀刻停止层和第一绝缘材料层上方形成阻挡层。在阻挡层上方形成导电材料以在第二绝缘材料层、第二蚀刻停止层和第一绝缘材料层中形成多个导电部件。该方法包括去除多个导电部件之间的第二绝缘材料层，留下配置在多个导电部件的每个的部分之下的第二绝缘材料层的部分。在多个导电部件之间形成第三绝缘材料层。
虽然已经详细描述本发明的一些实施例及其优势，但是应该理解，在不违背所附权利要求确定的本发明的精神和范围的情况下，在此可作出各种变化、替代和改变。例如，本领域的技术人员将轻易地理解，在本发明的范围内，可以改变在此描述的很多部件、功能、工艺和材料。此外，本申请的范围不旨在限制于说明书中描述的工艺、机器、制造、物质组成、工具、方法和步骤的特定实施例。根据本发明，作为本领域的一般技术人员将轻易地从本发明的公开中理解，可以利用与在此描述的相应的实施例执行基本相同的功能或获得基本相同的结果的现存的或之后开发的工艺、机器、制造、物质组成、工具、方法或步骤。因此，所附权利要求在其范围内应包括这些工艺、机器、制造、物质组成、工具、方法或步骤。

Claims (10)

1.一种半导体器件，包括：
多个导电部件，配置在工件上方，所述多个导电部件的每一个都包括导线部分和通孔部分；
阻挡层，配置在所述多个导电部件的每一个的侧壁上和所述多个导电部件的每一个的通孔部分的底面上；
第一绝缘材料层，配置在所述多个导电部件的每一个的导线部分的一部分之下；
第二绝缘材料层，配置在所述多个导电部件之间；以及
第三绝缘材料层，配置在所述第一绝缘材料层和所述第二绝缘材料层之下，其中，所述多个导电部件的每一个的通孔部分的下部形成在所述第三绝缘材料层内，并且所述第二绝缘材料层的介电常数低于所述第一绝缘材料层或所述第三绝缘材料层的介电常数。
2.根据权利要求1所述的半导体器件，其中，所述阻挡层包括介电层。
3.根据权利要求2所述的半导体器件，其中，所述介电层包括选自基本上由SiN、SiCN、SiC、BN、BNSi、非晶B和它们的组合组成的组的材料。
4.根据权利要求2所述的半导体器件，其中，所述介电层的厚度介于大约5埃与大约100埃之间。
5.根据权利要求2所述的半导体器件，其中，所述阻挡层还包括配置在所述介电层上方的金属层。
6.根据权利要求1所述的半导体器件，其中，所述第一绝缘材料层或所述第三绝缘材料层的孔隙率介于大约5%与大约15%之间，或所述第一绝缘材料层或所述第三绝缘材料层的介电常数（k）为大约2.0以上。
7.根据权利要求1所述的半导体器件，其中，所述第二绝缘材料层的孔隙率为大约15%以上，或所述第二绝缘材料层的介电常数（k）为大约3.0以下。
8.一种半导体器件，包括：
第一蚀刻停止层，配置在工件上方；
第一绝缘材料层，配置在所述第一蚀刻停止层上方；
第二蚀刻停止层，配置在所述第一绝缘材料层上方；
多个导电部件，配置在所述工件上方，所述多个导电部件的每一个都包括导线部分和通孔部分，所述多个导电部件的每一个的通孔部分的一部分形成在所述第一绝缘材料层和所述第二蚀刻停止层中；
阻挡层，配置在所述多个导电部件的每一个的侧壁上和所述多个导电部件的每一个的通孔部分的底面上；
第二绝缘材料层，在所述第二蚀刻停止层上方配置在所述多个导电部件的每一个的导线部分的一部分之下；以及
第三绝缘材料层，配置在所述多个导电部件之间，其中，所述第三绝缘材料层的介电常数低于所述第一绝缘材料层或所述第二绝缘材料层的介电常数。
9.根据权利要求8所述的半导体器件，其中，所述第一绝缘材料层、所述第二绝缘材料层或所述第三绝缘材料层包括SiOCH。
10.一种制造半导体器件的方法，所述方法包括：
在工件上方形成第一蚀刻停止层；
在所述第一蚀刻停止层上方形成第一绝缘材料层；
在所述第一绝缘材料层上方形成第二蚀刻停止层；
在所述第二蚀刻停止层上方形成第二绝缘材料层；
使用双镶嵌工艺图案化所述第二绝缘材料层、所述第二蚀刻停止层和所述第一绝缘材料层以在所述第二绝缘材料层、所述第二蚀刻停止层和所述第一绝缘材料层中形成用于多个导电部件的图案；
在图案化后的所述第二绝缘材料层、所述第二蚀刻停止层和所述第一绝缘材料层上方形成阻挡层；
在所述阻挡层上方形成导电材料以在所述第二绝缘材料层、所述第二蚀刻停止层和所述第一绝缘材料层中形成多个导电部件；
去除所述多个导电部件之间的所述第二绝缘材料层，留下配置在所述多个导电部件的每一个的一部分之下的部分所述第二绝缘材料层；以及
在所述多个导电部件之间形成第三绝缘材料层。
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