CN1044295C

CN1044295C - 半导体非易失性存储器件

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Publication number: CN1044295C
Application number: CN94106213A
Authority: CN
Inventors: 田中利広; 加藤正高; 久米均; 小仓圭介; 足立哲生
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-09-06
Filing date: 1994-06-01
Publication date: 1999-07-21
Anticipated expiration: 2014-06-01
Also published as: JPH0773685A; TW368755B; KR950009730A; CN1120231A; KR100332001B1; US5467309A

Abstract

本发明为一个半导体非易失性存储器件，可以减少验证操作和验证操作自身转换所需时间的总开销、基于一系列重复操作，存储单元的阈值变化的步宽ΔVth相对于改变阈值(所用脉冲宽度)的一次操作可表示成：ΔVth＝Kvth·log(t₂/t₁)而程序脉冲宽度之间经例可表示成(t₂/t₁)-10E(ΔVth/Kvth)。其中存储单元的阈值变化差值ΔVth为常数，脉冲宽度随提供给存储单元的重复次数的增加而增加。

Description

半导体非易失性存储器件

本发明涉及一种半导体非易失存储器件，每个单元由一个电可编程、受阈值电压控制擦除的晶体管组成；更特别的是本发明涉及的这样一种半导体非易失性存储器件，由阈值控制电可缩程和可擦除操作是通过重复执行一系列脉冲而实现的。

一个可以把存储器内容集体擦除的单晶体管/单元结构的半导体非易失性存储器件叫“快擦写存储器”。在快擦写存储器中，从结构角度看，每位占有面积是很小的，因此容易实现高集成度，因此在近几年中，快擦写存储器备受关注，其结构和驱动方式的研究和开发工作也在活跃进行。例如，在JP-A-2-289997中公布了降低半导体非挥发性存储器即存储单元各自阈值的操作，而该半导体非易失性存储器实现了电可编程和擦除操作(可编程操作)，也就是擦除方式。擦除方式是一种工作方式，其中，利用Fowler-Nordheim隧道效应释放积累在浮栅上的电荷。与此工作方式相关的阈值特性如图2到图4所示。如这些图所示，经过一段时间，阈值的变化同以对数标度的时间之间的关系接近直线。

在完成电擦除操作之后，存储单元的阈值应介于最低限电源电压(Vccmin)和0V之间。与象在EPROM中通过紫外线擦除存储器内容的热平衡状态中的阈值电压不同，实现电擦除操作的半导体非易失存储器件的阈值电压可以到负电压，而电擦除工作继续可完成。在存储单元的阈值上降到负值时，不良影响会波及到读工作及其类似工作。例如，在读工作中，存储单元的阈值被连到0V电压的非选字线，即在控制栅上的电位被降到负电压，如所需数据线被选，必然造成存储电流(非选漏电流)流向此数据线，结果读工作时间延迟及在某些情况下误读操作可能发生。为了防止时间延迟及发生误读工作，通常用多次重复擦除脉冲实现擦除工作，并且这已经由擦除工作完成后，存储单元的阈值大于或等于0V得到验证。

习惯的擦除方式的算法将参阅流程图35，在下文叙述。

如图35所示，在擦除工作之前，执行预写处理Ⅱ。通过预写处理，防止由于擦除操作使未写存储器单元的阈电压(如约Ⅳ)降到负电压，写操作是预先对全部存储单元进行。

在预写处理11中，首先设定起始地址(111步)然后对那个地址(112步)执行写操作，再判断该地址是否为末地址(步113)。再根据113步判断结果，若确定地址不是末地址，地址给增量(114步)，处理返回到112步并对增加后新地址执行写操作。步骤112,113和114重复进行直到步113判断出其地址为末地址。

作为113步判断结果，所关心的末地址被确定，从而完成预写处理，实现12步中设置地址的处理。

在112步中设定要擦除起始地址以后，产生擦除脉冲，对全部存储器单元实现擦除操作(步131)。在完成擦除操作以后，执行读状态操作，也就是判断验证操作，它用来判断存储单元的阈值是否都达到擦除阈值(132步)。在验证操作中，若某一地址的存储单元的阈值没有达到擦降阈值，返回131步的处理，然后对一部存储单元重复执行擦除操作(重复循环13)。在重复循环13的验证操作中，再从同一地址执行阈值的判断。131步和132步重复执行，直到132步判断出存储单元的阈值达到擦除阈值。

在132步判断出存储单元的阈值达到擦除阈值的情况下，再判断所关心地址是否为末地址(14步)。根据14步判断结果，若所关心的地址不是末地址，增加该地址(15步)，再返回到132步进行验证操作处理。

根据14步判断结果，所关心地址为末地址，判断出所有存储单元的阈值为擦除阈值，那么擦除方式被完成。

在上面叙述的擦除方式中，重复执行的擦除操作中，其脉冲宽度是固定的。

在上面陈述的方式中，假定在擦除方式中重复执行的擦除方式的擦除操作内脉冲宽度总是固定，另外，存储单元的存储内容被擦除，例如，如图2所示，阈值同以对数标度的时间特性间呈现接近直线关系。因此，这时擦降脉冲宽度是固定的，随着擦除操作数的增加，相对于每个脉冲的存储器阈值的变化量下降。结果，在擦除操作和验证操作之间转换所需时间增加以及验证操作本身成为额外时间开销的问题，导致擦除方式所需时间增加。

此外，电可编程和可擦除操作的控制是通过位于半导体非易失存储器之外的中央处理部件(一个CPU)完成，例如，一个便携式系统像自动控制摄像系统，便携式录像机或口袋式计算机，这样，由于外部系统和半导体非易失性存储器之间总线不可分离，执行电可编程和擦除操作的控制出现问题，因此控制变得复杂，此外，在控制操作期间CPU被半导体非易失性存储器件的电可编程和擦除控制所占有。

本发明的目标是提供一种电擦除半导体非易失性存储器件，这种器件可提供存储单元的写操作和验证操作之间转换所需的时间开销，可降低验证操作自身时间，使在电可编程和可擦除方式(程序方式)下实际编程时间的效率得以改进，同时减轻了外部CPU的负担。

为了完成本发明的上述目标，根据本发明的一个方面是在含有存储单元的半导体非易失存储器件中，每个单元有一个晶体管组成，该晶体管根据阈值电压能进行编程和擦降，此过程的实现是通过一系列程序操作，同时一个存储单元或者很高存储单元的状态在一系列程序操作的重复期间，至少有一个过程操作被实现，状态就被读出即被验证并根据这样读出信息控制存储器件的重复程序操作是继续还是停止。

此外，根据本发明另一方面是随着重复次数的增加在重复程序操作内程序脉冲宽度被加宽，也就是说，与重复次数对应的程序脉冲宽度是可编程形成。

根据本发明还有一方面是不管程序脉冲宽度还是程序操作次数都可受半导体非易失存储器件的内部或外部部件控制。

根据本发明的半导体非易失存储器件，程序脉冲宽度随重复数的增加而增加，因此，存储单元的阈值的变化差值或步宽△Vth同改变阈值的操作次数相对应，即程序脉冲的数可以是常数，为了改变阈值操作总数即程序脉冲的总数可被降低。换言之，程序操作和验证操作之间转换所需时间以及验证操作自身所需时间的总开销相对于程序操作方式所需时间可被缩短。

此外，在半导体非易失性存储器件内中提供了程序脉冲的控制应用装置，因此，在采用了半导体非易失存储器件的系统内仅在程序方式启动的短时间内需要CPU的控制执行，以后的程序操作是半导体非挥发存储器件内部自动执行的。

因此，CPU的负担可明显减少。

图1表示存储单元的阈值变化量与为了改变阈值所需操作时间即在解释本发明原理中所用程序脉冲宽度之间的关系图。

图2表示存储单元的阈值变化与利用了Fowler-Hordheim隧道效应在浮栅上积累的电荷被放电的时间之间的关系图。

图3表示存储单元的阈值变化与利用了Fowler-Horbheim隧道效应在浮栅上注入电荷的时间关系图。

图4表示存储单元的阈值变化与利用了高能载流子效应在浮栅上注入电荷的时间关系图。

图5表示程序脉冲数与程序脉冲宽度之间的关系图，此脉冲宽度为前面脉冲宽度两倍。

图6表示程序脉冲数与程序脉冲宽度之间关系图，此时同样的程序脉冲被重复提供两次。

图7显示了按本发明半导体非易失存储器件所实施的结构电路图。

图8表示阈值特性图，这里两种状态阈值等于或大于0V，表示了本发明的该操作中漏电流同字线电压的特性。

图9表示阈值特性图，在这里低的阈值电压低于0V；高的阈值电压等于或大于0V但等于或低于Vcc，表示了本发明的读操作中漏电流和字线电压的特性。

图10表示了阈值特性图，在这里低的阈值低于0V，高阈值电压等于或大于Vcc，它表示本发明在读操作中漏电流同字线电压的特性。

图11是断面图，它表示外部供电源电压是高电压的全表面隧道方法中当降低存储单元的阈值时工作中的存储单元的每个端电压。

图12是断面图，它表示外部供电源是单电源的全表面隧道方法中当降低存储单元阈值时工作中的存储单元的每个端电压。

图13是断面图，它表示外部供电电压是高电压源边缘隧道方法中当降低存储单元阈值工作中存储单元的每个端电压。

图14是断面图，它表示外部电源是单电源情况下，用源边缘隧道方法中当降低存储单元阈值时工作中的存储单元的每个端电压。

图15是断面图，它表示外部电源是单电源情况下，用漏边缘隧道方法中当降低存储单元阈值时工作中的存储单元的单个端电压。

图16是断面图，它表示外部电源电压是高电压情况下，在热载流子方法中当提高存储单元阈值电压时工作中的存储单元的每个端电压。

图17是断面图，它表示外部电源电压是高电压情况下，在全表面隧道方法中当增加存储单元阈值时工作中的存储单元的每个端电压。

图18是断面图，它表示外部电源是单电源情况下，用全表面隧道方法，因为增加存储单元阈值，在工作中的存储单元的每个端电压。

图19表示本发明为改变阈值电压的工作算法的流程图。

图20显示形成程序脉冲电路和形成验证地址电路结构的方框图，是本发明的程序控制电路例证。

图21显示本发明由于判断一较低阈值状态、用以形成一读出放大器判断信号ALL为例的电路结构的电路图。

图22显示本发明用于判断一较高阈值状态，用以形成一读出放大器判断信号ALL为电路结构的电路图。

图23显示了用以形成分频信号OS和振荡器电路OSC的电路为例子的结构的电路图。

图24显示了本发明的逻辑电路为例子的结构的电路图。

图25显示了本发明延迟电路Di为例子的结构的电路图。

图26显示了本发明的程序脉冲宽度电路PC为例子的结构的电路图。

图27显示了本发明的二进制计数电路BC为例子的结构的电路图。

图28显示了本发明的为计数重复次数以电路BCS2为例子的结构的电路图。

图29显示了本发明的为开关脉冲结束信号以电路PES为例子的结构的电路图。

图30显示了本发明的为双倍脉冲宽度以脉冲控制电路PEi为例子的结构的电路图。

图31显示了本发明的为重复形成两个同样脉冲的脉冲控制电路为例子的结构的电路图。

图32显示了本发明的用以解释对双倍脉冲宽度工作时波形时间图。

图33显示了本发明的用以解释对同样脉冲重复两次工作时波形时间图。

图34显示了本发明另外实施结构的方框图。

图35显示了在前面例子中对于较低阈值工作的擦除方式算法流程图。

在说明本发明的优先实施例结构慨念之前，首先在下文就本发明作原理性理论说明。

就电改变存储单元阈值方法而论，利用Fowler-Nordheim隧道效益从浮栅放电及向浮栅注入电荷的方法，及利用高能载流子向浮删注入电荷的方法，这些方法是很著名的。图2到4显示了按照这些方法的阈值同时间变化特性。在这方面，如图2所示利用Fowler-Nordheim隧道效应放电一段时间后及如图3所示利用Fowler-Nordheim隧道效应注入电荷的一段时间后，图4示出利用高能载流子注入电荷而言在某段周期时间内，存储单元的阈值Vth同以对数标度的时间即log(t)呈现近似直互的变化关系。这时，其关系表达式可表示或Vth=Kvth·log(t)。这里常数Kvth是相对于log(t)的阈值变化梯度。

如上所述，为了精确改变存储单元的阈值，改变阈值的操作可分步，阈值可通过验证操作来验证。此外，如上所述，为了减小总开销时间，必须减少重复改变阈值的操作次数及验证操作的次数。

为此目的，为改变阈值的操作的重复次数，即程序脉冲的重复次数必须减少，而同时，为了改变阈值的操作时间随重复数增加，具体的说，程序脉冲宽度要增加。也就是说，为了改变阈值所需操作时间即程序脉冲宽度是随着重复数增加而增加的。用这样方法，对应于改变一次阈值操作，存储单元阈值变化步宽△Vth具体地说程序脉冲有一固定值。

图1显示了基于电可编程和可擦除(可编程)操作的存储单元的阈值变化的典型特性图。为了固定存储单元阈值变化步宽△Vth，为改变阈值所需操作时间(程序脉冲宽度)随每次重复数增加连续增加(t₁＜t₂＜……)。结果，为改变阈值所需操作数(即脉冲数)有效地减少。

基于上述关系表达式Vth=Kvth·log(t)，存储单元的阈值变化步宽△Vth相对于单位时间为改变阈值操作(程序脉冲)可表示成

△Vth=Kvth·log(t₂/t₁)

此外，为改变阈值所需操作时间(程序脉冲宽度)之间比可以表示为：

(t₂/t₁)=10E(△Vth/Kvth)右边的10E(△th/Kvth)表示10的(△Vth/Kvth)次方。

相对于时间对数轴(Log(t))的阈值的变化梯度Kvth是这样一个值，该值反映存储单元器件的内在特性，它解决于隧道隔离膜和存储单元的内层隔离膜厚度，存储单元的端点供给电压等。

现在，假定相对于时间对数的阈值变化梯度的绝对值是0.664。阈值变化步骤△Vth控制在0.2V，为改变阈值(程序脉冲宽)所需操作时间之比值为2。换言之，为改变阈值(程序脉冲宽度)所需操作时间之比总是取固定值，因此可用所需最小重复次数和总是固定值的阈值变化步宽△Vth实现控制。

图5和6显示了按照上面所说本发明原理为改变阈值的操作次数(程序脉冲数)和为改变阈值的操作时间(程序脉冲宽度)之间关系。图5显示状态中，为改变阈值所需操作时间(程序脉冲宽度)相等于为改变阈值操作次数(程序脉冲)增加一固定比例(2倍)。另外，图6显示状态中，为改变阈值所需操作时间(程序脉冲宽度)被分成一系列时间段，如2次，在这时，存储单元的阈值变化步宽△Vth变得平缓。

顺便说一下，本发明者中的一些人，根据上述相同原理，同时就非易失存储单元电擦除方法提出申请，在JP-A-6-68686中1994年3月11日公开(日本专利申请号4-222499 1992年8月21日提交)。这些不允许作为以前的技术，在此提及作为参考。

其次，下文将说明本实施例有关结构。在图7中，显示了根据本实施例组成的半导体非易失存储器件电路图。

图1所示电路元件，尤其是半导体衬底形式不限，如一个单晶硅，用著名的制造互补MOS(CMOS)集成电路工艺为例。

另外，特别不受本例所限如在P型单晶硅半导体衬底上形成集成电路。一个n沟道MOS场效应三极管包括(但不限定)一个源区和一个漏区，这些区形成在半导体衬底面上，由多晶硅或类似材料组成栅极形成在半导体衬底上，源区和漏区之间通过绝缘薄膜隔离栅。P沟道MOS场效应三极管形成在n型势垒区内这个势垒区形成在半导体衬底上面。因此，半导体衬底组成衬底栅为形成在上的很多n沟道MOS场效应三极管所公用，这些电路提供地电位。为P沟道MOS场效应三极管公用衬底栅，即n型势垒区被连到电源电压Vcc上，换言之，若所述及的电路是高电压电路，n型势垒区连到高电压Vpp上，这些电压可以外接或内部生成高电压等等。也就是说，集成电路可形成在由n型单晶硅半导体衬底上。在这时，n沟道MOS场效应三极管的每个被形成在P型势垒区。

此外，绝非限于此例，在本实施例的半导体非易失性存储器件中，补码地址信号由行和列地址缓冲区XADB和YAPB形成，这缓冲区分别接收对应外部端子供给的行和列地址信号AX和AY，这外部端子分别供给行、列地址译码器XDCR和YDCR。而且，行和列地址缓冲器XADB和YADB由选择信号CE开启。CE信号显系统内部产生的。取址信号AX和AY分别从相应的外端引入，以形成互补地址信号，它包括一个在相位上用外端子提供地址信号的内部地址信号和一个反相地址信号。

行地址译码器XDCR形成选择信号，根据行地址缓冲器XADB输出互补地址信号，选择存储单元中所需字线WL，列地址译码器YDCR形成选择信号，根据列地址缓冲区YADB输出互补地址信号，选择存储单元中所需数据线DL。存储单元组的有关的字线WL电位是电位V字，其相关的字线电位是由电源电压输入到行地址译码器XDCR上而得到。

绝非限于此例，本例中相关存储单元选择，写操作和读操作在8位或16位单元上实现，所选择8或16位存储单元既可由行地址译码器XDCR又可从列地址译码器YDCR选择。在这里，涉及一些存储单元数组成一数据块，有m个存储单元安排在字线内(行向)，有n个存储单元安排在数据线内(列向)，这样形成存储单元矩阵，这里m,n为正整数。换言之，存储单元组组成8或16位的数据块。每块有m×n个存储单元。

上述存储单元，当然绝非限于本例，类似于EPROM结构的存储单元，大家熟知的存储单元有一个控制栅和一个浮栅，或一个控制栅一个浮栅和一个选择栅。

图7所示的每个存储单元具有包括一控制栅和一浮动栅的结构。存储单元组内很多存储单元接一个同另外的一个相连而连结，这不限于图7所示例子，这些存储单元组由存储单元MOS场效应三极管M₁到M₉(这些单元在P型势垒区内供给Vp势垒电位而形成)，字线WL₁到WL_n，数据线DL₁到DL_m及公用源线CS组成。公用电源线CS上的电位，在读出数据操作和验证操作中转换成电路的地电位Vss；在改变阈值的操作中转换成高电压V源，转换通过转换源电位的SVC电路。在图7所示存储单元组内，存储单元的控制栅安置在同一行即m₁,m₄……M₇内，它们被连到同一字线WL₁上，存储单元的漏安置在同一列，即M₁,M₂……M₃，它们被连到同一数据线DL₁上。

数据线DL_l到DL_m通过列选择开关MOS FET Q₁,Q₂…Q₃连到公共数据线CD上，这些选择开关中每一个都接收由地址译码器YDCR产生的选择信号，写数据输入缓冲器DIB通过一个MOS场效应三极管Q₅连到公共数据线CD上。在写操作时，打开接受写控制信号We，而写数据输入缓冲器DIB从外端口I/O接收一个写输入信号。在写操作中，输入到输入缓冲区DIB的电源电压Vdata变成存储单元的漏端电压。在读操作时，通过开关MOS场效应三极管Q₄，公共数据线CD耦合到读出放大器SA,Q₄接受读控制信号Se后开启，经过读出数据输出缓冲区DOB连到外部端口I/O。同样，通过相应列选择开关MOS场效应三极管Q₁,Q₂……Q₃，读出放大器SAS连到各自的数据线DL₁,DL₂……DL_m，并连到公共数据线CD。在此时，读出放大器SA由闩锁电路组成，具有保持写数据和使读出放大器SA的电源电压变成Vdata的功能。

因为在存储单元内有较高阈值，电子被积累在浮栅，即使选择电位供给控制栅即相关的字线WL，并不引起漏电流流动。另一方面，因为没有向浮栅注入电子，存储单元内有一较低阈值。当选择电位供到相联的字线WL，引起漏电流通过。漏电流被读出放大器SA读出，因此，存储单元的阈值电平被用作存储器件的信息。

图7所示的定时控制电路CINT(并不限于本例)相对应片使能信号Ce，输出使能信号Oe，写使能信号We，系列控制信号SC，读忙信号rb等分别供到外端点CE,OE,WE,SC,RDY/BSY等，内部控制定时信号Ce,Se,We和Oe及内部电源电压例如连结到存储单元的选择栅端点的字线供给电压V字，变成存储单元漏端点电压的数据线供给电压V数据，变成存储单元源端点电压的源线供给电压V源是通过电源电压Vcc的内部提升和内部下降而产生，另外，上述供电电压可以从外部提供。而显示在CE,OE和WE中标记“-”表示说明互补信号。读出放大器SA的输出信号SO到ST输入到定时控制电路CONT。操作信号MV,MAI和MP(参考图32)亦由定时控制电路CONT产生，供给AX和AY。

有关操作方式如读操作和程序操作(擦除操作和写操作)，既可以通过外部信号CE和WE启动，也可通过外部端口I/O输入的数据即基于读操作00H，擦除操作20H，写操作10H等等输入命令，所提供操作方式及操作所需内部信号依靠定时控制电路CONT产生。另外，是否存储器件在程序操作中，是否程序操作已完成，是否存储器件在擦除操作中及是否存储器件在写操作中可从基于状态查询，从准备好/忙等信号输出处知道。在操作中为连续在段内读数据，为了接受写数据操作，在各区段内的段数据等可以用从外端子SC提供的信号使数据同步地输入和输出。

在读操作选中时，不仅字线WL，而且数据线DL，均连到存储单元，从而读出数据。

图8到10，显示了电流特性，即存储单元的两种状态的阈值特性在读操作中同字线电压问关系。

图8示例中，存储单元的两种状态的两种阈值等于或大于0V，在这时被选字线的读电压是正值，其值在两种状态的阈值之间，即供电电压Vcc。另外，非选中字线电压，等于或小于相对应低阈值电压，即地电压Vss。

图9示例中，较低阈值是低于0V，高阈值是等于或大于0V但等于或小于电源电压Vcc。在图所示的情况中，选中字线电压在两种状态的阈值之间，即地电压Vss，非选中字线电压等于或大于相对于较高阈值的电压，即电源电压Vcc。

图10示例，低阈值低于0V，高阈值等于或大于电源电压Vcc。被选字线的电压是在两种状态阈值之间，即电源电压Vcc，而非选中字线的电压等于或小于相应低阈值即负电压。

在图7所示的半导体非易失存储器的电路图中，作为改变存储单元阈值操作的程序操作方式(擦除操作和写操作)，根据图8至10所示读操作中选中和非选中存储单元有关阈值定义，提供的字线电源电压V字从行地址译码器XDCR到达选中存储单元及非选中存储单元的控制栅；提供的数据线电源电压V数据从读出放大器SA到漏端。提供的源线电源电压V源适用于转换源电位的SVC电路到源端。

为使存储单元有低的阈值，利用Fowler-Nordheim，隧道效应释放积累在浮栅上的电荷，图11至15显示存储单元端电压。图1和12显示方法利用在浮栅和衬底之间发生的全表面隧道效应，图13、14和15显示方法利用在浮栅和源或漏之间发生的边缘隧道效应。而图11,12,13和14显示了用来集体启动连结到共P型势垒区或公共源的存储单元擦除操作。图15显示写操作中，存储单元的阈值电压，用漏端电位可选择较低。

图11和12所示结构中，在n型深势垒区形成一n型势垒区，存储单元在上形成。在图11所示方法中，电位V势垒为20V，它可从外部电源电压提升得到，它至少供给二者即衬底上的P型垒区及n型深势垒区，控制栅电位为0V，由此形成的隧道电流从浮栅流到衬底，因此电荷放电。同时，存储单元的阈值从高状态变成低状态。顺便说一下，为了维持在高状态下阈值，由外部高电压提升而得到电位可提供给控制栅。

图12所示结构中，外界电源为单电源。在此，衬底电位由电源Vcc形成，负电压V字为-15V，由器件内部升压得到，并供到控制栅。此外，非选中控制栅的每个电位由电源电压Vcc或0V形成。

图13所示方法中，控制栅电位为0V，源端电压Vsource 12V为外给高电压。积累在浮栅上的电荷可以通过源端高电压Vsoure(12V)形成的电场泄放到源端。

图14所示结构同图13结构不同，在这里外电源仅一个，负电压Vword为-8V由器件内部形成，-8V供给控制栅，源端的电位为电源电压5V。此外，每个非选中控制栅的电位是电源电压Vcc。

图15示例其方法不同于图13。这里积累在浮栅上的电荷利用边缘隧道效益泄放到漏端。因为电荷用边缘隧道效应泄放到漏端，因此电位Vdata能有选择地提供到漏端。这种操作称为写操作。在这种情况下，漏端电位如例所示既可由电源电压Vcc5V也可由地电压Vss控制，根据这一点，积累在浮栅上电子电荷的放电和保持能被控制。

另一方面，为了增加存储单元的阈值，可利用高能载流子方法或Fowler-Nordheim隧道效应向浮栅注入电子。图16至18表示加到存贮单元相应端点上的电位。其中图16所示方法中，利用高能载流子从漏向浮栅注入，图17和18所示方法中利用浮栅和衬底之间发生的全表面隧道效应。另外，在图16中，因为存储单元的阈值可通过漏附加电位选择性地增加，这种操作为写操作。另一方面，参阅图17,18解释了，对于启动存储单元组具体地连结到衬底或公共P势垒区的擦除操作。然而，这个擦除操作亦可以作为写操作，只要分别向漏端和源端提供选择电位和非选择电位。图18中，P型势垒区在n型深势垒区处形成，存储单元也因此形成。

图16所示方法中，高电压12V从外界高电压Vword给存储单元控制栅，而漏端电压或者从电位Vdata 6V，如例由外给高电源电压降压得到，或者从地电位Vss得到。因此，在漏区附近形成的高能载流子得以控制。通过向浮栅注入高能载流子，存储单元的阈值就从低状态变成高状态。

图17所示方法中，衬底电压为地电压Vss，高电压Vword为18V，该电压从供应给控制栅的外接高电压提升得到、因此电荷从衬底注入浮栅。每个非选择控制栅的电位为地电压Vss。在这种情况下，这种操作用来作写操作。选择电子电位即地电位Vss，非选择电位为高电位分别适于漏端和源端，亦使电路电位得以控制，从而电荷能选择性地注入到浮栅。

图18所示方法不同图17，这里外界电源是单电源。在此，衬底的P型势垒区电位是负电压，该电压由器件内部Vp-5V电源得到，高电压V字13V比图17所示电压低，它由供给控制栅的外供电电压提升得到。

图11至15及图16至18所示方法中高电压为外电源电压，此外部电源可形成自含电源，基于单电源供电时，所含供电容基足以供给器件的内部电路。

在改变存储单元阈值以后，阈值需要确定的电压值，而存储单元电流控制在某一范围中。例如，在图9的阈值特性中，低阈值小于0V而高阈值等于或大于0V，且等于或小于Vcc，基于图11的全表面隧道方法可实现低阈值状态，利用这种操作作为擦除操作，在例示读操作中，被选字线上电位是0V，以保证电流值。另外，根据现有技术，在图8的阈值特性中，两种状态的阈值均等于或大于0V，在阈值状态下基于图13或15边缘隧道方法可用来作写操作，阈值需控制在最小电源电压Vccmin和0V之间。

因此，为了精确地改变存储单元的阈值，如上所述，改变阈值(程序脉冲)操作需分步，用来读和验证存储单元的阈值的状态的操作(验证操作)需要实现每一分步操作，基于这些读出信息，对改变存储单元阈值的操作是继续还是停止需要得以控制。

图19显示了精确改变存储单元阈值的操作算法。图19中，首先，设立用以改变阈值初始地址(21步)，使重复循环22操作得以实现。在重复循环22的操作中，分频脉冲(程序脉冲)用来改变阈值(221步)，然后实现存储单元的阈值状态的(验证操作在222步)读出和验证操作。如在验让操作中判断失败(NO)，提供程序脉冲操作(221步)再重复。反之，若验证操作中判断成功(Yes)再判断是否关心地址是末地址(23步)，若不是末地址，增加地址(24步)然后返回到222步的验证操作，反之，若判断所关心地址是末地址，改变阈值处理就完成。

如图2至图4所示存储单元阈值特性可看出，在某一累计时间内，存储单元阈值变化相对于时间对数轴tog(t)可近似用直线表示。阈值的相对时间对数轴的变化梯度Kvth如上所述是存储单元器件自有的固定特性决定的。此外，如上所述，在阈值的变化梯度Kvth相对于log(t)的绝对值是0.664阈值变化步宽△Vth是0.2V情况下，因改变阈值所需操作次数之间比例为2〔如果适合上述表达式(t₂/t₁)=10E(△Vth/Kvth)〕，而当阈值变化步宽减小，如取0.1，那末改变阈值所需操作次数(程序脉冲宽度)之间比例变成1.41。

为改变阈值，需要产生操作时间(程序脉冲宽度)就需要脉冲发生电路，将很多二进制计数器BCS放置在一行上形成二进制计数器行BCS1；为改变阈值的需要的操作时间(程序脉冲宽度)部分，可通过与改变阈值所需操作数(程序脉冲数)相关信息来控制，当改变阈值所需操作次数(程序脉冲宽度)之间比例数2的情况下，二进制计数器行BCS1取址部分随每次重复数的增加而变化，并且此程序脉冲宽度与以前提供的程序脉冲宽度相同。有关改变阈值所需操作数(程序脉冲数)和改变阈值所需操作时间(程序脉冲宽度)之间关系显示在图5中。

为改变阈值所需操作时间之间比例不是求2进制计数器BCS之间的因子即2的时候下面方法可考虑，第一个方法根据为改变阈值所需操作数(程序脉冲数)，决定为改变阈值所需操作时间(程序脉冲宽度)。这种情况下可精确控制阈值变化的步宽△Vth，重复次数变增加，为产生脉冲宽度的控制电路数亦增加，第二种方法有有相同脉冲宽度的很多脉冲重复地作用，使结果值近似接近所需比例。为改变阈值操作间关系，即为了改变阈值所需程序脉冲数和操作时间，即在第二种方面中所用程序脉冲宽度示于图6。

图20用方框图形式表示，为了实现改变阈值所需操作时间之间比例的程序控制电路，即程序脉冲宽度及为产生验证地址。程序控制电路包括(但并不限制)一个逻辑电路LOGM，一个程序脉冲宽度电路PC，一个重复次数计数器BCS2及一个转换脉冲结束信号的电路PES。程序脉冲宽度电路PC包括一个振荡器或一个系统时钟OSC，一个脉冲宽度计数器BCS1。在程序控制电路中，逻辑电路LOGM接收(作为输入)一个自动程序方式信号AM，一个读出放大器判别信号ALL，一个分频信号OS和一个从脉冲结束信号转换电路PES输出的程序脉冲结束信号PE，产生程序验证信号MV，一个程序地址增量信号MAI及程序脉冲宽度信号MP。

图21及22显示产生读出放大器判断信号ALL电路的例子，但绝不仅限于此例，在读操作情况下，以8位为一单元选择存储单元完成读出放大器输出信号假定为S₀到S₇。

图21所示电路例子判断存储单元低阈值状态。只有当读出放大器所有输出S₀到S₇在低状态，即存储单元阈值电平是低，读出放大器判别信号ALL为高。

图22所示电路例子用来判断存储单元高阈值状态，只有当读出放大器所有输出S₀到S₇在高状态，存储单元阈值电平是高，读出放大器判断信号ALL为高。

图23显示了分频信号OS的产生和图20振荡电路OSC。

当输入信号IN是低态，输出信号OUT的电平为高态，然后变成低态。因此，提供振荡状态，分频信号OS是电路输出的输出信号。

图24为图20中逻辑电路LOGM的结构示例。图25为图24中延迟电路Di(i∶1到5)的结构示例。图26为图20中程序脉冲宽度的结构示例。图27为一二进制计数振荡电路BC的结构示例，图28为图20中重复数计数电路的结构示例。图29为图20中脉冲结束信号转换电路PES的结构示例。图30为图29中脉冲控制电路PEi的结构示例，其中为了改变阈值操作时间(程序脉冲宽度)。

比例设置为2，图31为脉冲控制电路PEi结构示例，它能如例所似重复同一脉冲二次。图32和33分别显示波形时间图表。

对于生成程序脉冲操作和生成验证地址的操作将根据图20,21,24,26,28,29,30和32在下文说明。

关于图24的逻辑电路LOGM及图32的波形时间图，其中程序脉冲宽度是双位的。改变存储单元阈值的操作方式中，首先以自动方式设立信号AM上跳开始操作周期，同时一个反相信号AM下跳，经延迟电路D1设定延时时间后，自动方式设定延时信号AMD下跳。

与非电路NAND1从输入端接收自动方式设置信号AM及自动方式设置反相延迟信号，AMP，然后产生一个在固定周期时间为高电平的启动信号。接收到这启动信号后，触发器FF被置1，从触发顺电路FF的输出与将此信号通过延时路D2后的输出，输入到或非电路NOR1。在延时电路D2经延时程序脉冲宽度信号MP产生，因程序脉冲宽度信号MP在高电平，在存储单元内积累在浮栅上电荷被移动，因此程序状态被启动。

每个程序脉冲宽度电路PC(参考图26)和显示在图20中重复数计数器电路BCS2(参考图28)接收高电平起作用的程序脉冲宽度信号MP，脉冲结束信号转换电路PES(参考图29)输出的程序脉冲结束信号PE基于程序数信息从低电平变成高电平，因此，触发器电路FF复位位同这操作相对应的，程序脉冲宽度信号MP下降，从存储单元浮栅来的电荷停止运动，因此，完成程序状态。

在经过由延迟电路D4和与非电路NAND2在延迟电路D4内设置一段时间之后，一个程序验证信号MV产生，以便验证操作处理进行。为验证用的参照脉冲的分频信号OS是这样一种信号，它在前半周期处于高电平，后半周期处于低意平，当分频信号OS处于低电平时，因从读出放大器输出信号S₀-S₇读出放大器判断信号ALL被接收，这个输出信号S₀-S₇有8位。

现在，假定程序操作是为了降低存储单元的阈值，用于产生读出放大器判断信号ALL的电路有如图21的结构。那么，当读出放大器输出所有位输出信号S₀到S₇位于低电平时，或者说，存储单元的每个阈值处于低电平时，图24所示触发电路FF未置位，相应的程序地址增信号MAT，一个代表下一地址的内部地址信号被产生，之后，在分频信号OS是低电平期间，再次执行判断。如果读出放大器输出信号S₀到S₇的输出，相应1位或多位处于高电平，或者说其中有一个存储单元即使是1位为高电平，降低阈值的操作将是不充足的。触发电路FF将被置位，程序脉冲宽度信号重新成高电平，因此，改变存储单元阈值的操作得以执行。

此后，验证操作再次执行。此时，通过图24所示延时电路的作用，分频信号OS的最后一个脉冲不再出现在程序地址增量信号MAI中。这样，地址被保持，并对该地址，最后判断改变阈值的操作是否合适。换言之，在执行可改变阈值操作之后，验证操作再次在地址中执行，该地址在前面已验证出改变阈值的操作是不充足的。

如果通过上述操作的重复，相应于存储单元的所有地址都验证了，那么，用于改变阈值的操作方式的置位信号下降，方式也就完成。

下文将叙述有关产生程序脉冲的操作(为了改变阈值所需相应操作时间)，每个脉冲有脉冲宽度，这个脉冲宽度总是前面设定脉冲宽度的2倍，而前面设定的脉冲是为了改变阈值(程序脉冲的预定数)操作的每一个预定数目。参考图26,28,29,30和32。图29的脉冲结束信号转换电路PES基于脉冲控制电路PEi的功能产生程序脉冲结束信号PE。图30为双倍脉冲宽度脉冲控制电路PEi的结构示例图。图30中信号A,B和C是图26的程序脉冲宽度电路PC中从脉冲宽度计数器BCS1提供输出信号。而信号 a, b, c, d和 x分别由图28中的重复数计数电路BCS2提供的输出信号。换言之，程序脉冲宽度信号A,B和C是输入信号，各自对应脉冲结束信号PEA,PEBN,PEC，它们被程序脉冲数信息信号 a到 x所控制。

图32所示波形时间图中，首先是程序脉冲宽度信号MP由下面时间波形启动。图26所示振荡器输出O₁为高电平，脉冲宽度计数器BCS1的输出信号A为低电平。另一方面，因为图28所示重复数计数电路BCS2的输出信号 a到 x为低电平，在图30中脉冲结束信号PEA成高电平，结果产生图29中程序脉冲结束信号，同时程序脉冲宽度信号MP下降。当振荡器输出O₁在低电平时，第一个程序脉冲宽度信号MP相应保持一个周期时间。然后，对应于程序脉冲这蔗信号MP下降，重复数计数电路BCS2产生输出信号 a。

第二次，相应振荡器输出O₁为高电平，脉冲宽度计数器BCS1的输出信号A成低电平，然后相应振荡器输出O₁再为高电平，输出信号A变为高电平。这时，脉冲宽度计数器BCS1的输出信号B成为低电平，相应的重复数计数器电路BCS2的输出信号 b到 x，脉冲结束信号PEB成高电平。换言之，为实现上述操作，程序数并不单独接收重复数计数电路BCS2的输出信号 a。当振荡器输出O₁为低电平时，第二程序脉冲宽度信号MP保持二个时间周期。

第三次，振荡器输出O₁接收4次高电平。那么，脉冲宽度计数器BCS1的输出信号C成高电平，重复数计数电路BCS₂的输出信号 a和 b的每一个在那时成为高电平，基于同其它输出信号 c到 x逻辑乘的关系，脉冲结束信号PEC成高电平。当振荡器输出O₁为低电平时，第三个程序脉冲宽度信号相应有4个时间周期。

第4个程序脉冲宽度信号MP当振荡器输出O₁为低电平。相应有8个时间周期。因此，第n个程序脉冲宽度信号MP当振荡器输出O₁在低电平时，相应保持(2En-1)个时间周期。

其次，作为一个例子，所重复提供的一系列程序脉冲具有相同宽度。这样程序脉冲两次重复的情况将在下文说明。参考图31的脉冲控制电路PEi和图33的波形时间图。

在图33所示的波形时间图中，重复数计数器电路BCS2的每个输出信号 b到 x相对应第一和第二个程序脉冲宽度信号为低电平。因此，如图31所示，基于这些输出信号同脉冲宽度计数器BCS1的输出信号A的结合，脉冲结束信号PEA就形成。换言之，此控制是独立于重复数计数器电路BCS2的输出 a而这实现的，当振荡器输出O₁是低电平时第一和第二个程序脉冲宽度信号MP中任一个保持一个时间周期。

因为重复数计数器电路BCS2的输出信号 c和 x中的每一个相对应第3和第4程序脉冲宽度信号MP是一个低电平，基于这个输出信号同脉冲宽度计数器电路BCS1的输出信号B相结合，就产生了脉冲结束信号PEB。换言之，控制的执行是独立于重复数计数器电路BCS2的 a和 b输出信号的。当振荡器输出O₁为低电平时，每个第二和第四程序脉冲宽度信号MP持续两个时间周期。

对第5和第6次，基于同脉冲宽度计数器BCS1的输出信号C相结合，重复数计数器电路BCS2在低电平的输出信号 b和 c的逻辑乘，输出信号a,b和c的逻辑乘在低电位，其它输出信号 d到 x在低电位，脉冲结束信号PEC成高电位，当振荡器输出O₁为低电平时，每个第5和第6程序脉冲宽度信号MP持续4个时间周期。

另外，提供的重复的一系列程序脉冲有相同脉冲宽度的方法可实现将重复数计数器电路BCS2分成两个系统。重复数计数器电路BCS2的第一个系统操作接收重复数信息，第二个系统重复数计数电路BCS2操作产生脉冲控制电路PEi的输入信号 a到 x。

对改变阈值操作数(程序脉冲)是降低阈值的小情况下，为改变阈值所需操作时间(程序脉冲宽度)相对于程序操作数可以在器件内部编程。

图34显示了本发明另一实施例的半导体非易失性存储器的程序单元结构图，在本图中，具有同上面实施例相同结构元件和信号。

图34的程序单元包括(但不限定)一个时间控制电路30，为控制程序逻辑的电路31，为控制程序电压的电路32，为控制验证逻辑的电路33，为计数程序操作数的计数器34，为控制脉冲宽度的电路35和验证判别电路36。程序脉冲宽度信号MP从脉冲宽度控制电路35输出到存储单元矩阵的译码器AX和AY(参考图7)，因而为存储单元执行程序操作。程序逻辑控制电路31和验证逻辑控制电路33在结构上同图20的逻辑电路LOGM相对应，因而实质上电路操作同逻辑电路LOGM相同。

如上文所述，根据本发明，本发明的半导体非易失性存储器件可以通过增加程序脉冲宽度的方式，在重复次数增加时减少操作的总次数(程序脉冲)。换言之，我们可以缩短编程操作和验证操作之间转换所需的时间的开销，缩短程序操作方式所需时间和验证操作所需时间开销。此外，用于控制供给程序脉冲的装置位于半导体非易失性存储器内部，因此，在使用半导体非易失性存储器件的关系中，CPU扫描控制只需很短时间，这段时间是启动编程方式所需要的，而后续程序的半导体非易失性存储器中被自动执行，因此减轻了CPU的负担。

Claims

1．一种非易失性半导体存储器件，包括许多存储单元，每个单元包含一个晶体管，它可以对一个阈值电压进行电编程，上述非易失性半导体存储器件包括：

编程装置，该装置通过重复执行一系列编程操作对所述存储单元进行编程，

验证装置，该装置用于读出在所述编程装置重复执行编程操作期间至少进行过一次编程的那些存储单元的状态，

控制装置，该装置根据所述验证装置读出的存储单元的状态信息控制上述的编程装置，以控制对所述存储器件编程而进行的重复操作是继续还是停止；

其特征在于：

脉冲控制装置，该装置用于控制重复编程操作中的编程脉冲，从而根据编程操作的重复次数改变编程脉冲的宽度。

2．根据权利要求1的半易失性半导体存储器件，其特征在于：上述脉冲控制装置包括当编程操作的重复次数增加时增大编程脉冲宽度的装置。

3．根据权利要求1的非易失性半导体存储器件，其特征在于所述脉冲控制装置还包括一旦编程操作的重复次数增加时即把编程脉冲宽度增大许多倍的装置。

4．根据权利要求1的非易失性半导体存储器件，其特征在于所述脉冲控制装置还包括用于对编程脉冲宽度和编程操作的重复次数之间的关系进行编程的编程装置。

5．根据权利要求1的非易失性半导体存储器件，其特征在于还包括一个用于对编程操作的重复次数进行计数的装置。

6．根据权利要求5的非易失性半导体存储器件，其特征在于还包括一个检测装置，该检测装置能够检测所述的非易失性半导体存储器件是处于运行过程还是已经完成操作，这种检测是在电编程方式中使用一个状态寄存器或一个就绪/忙碌指示信息从外部进行的。

7．一种对多个存储单元进行集体编程的方法，其中每个存储单元包括一个晶体管，其阈值电压可以被电编程，上述方法包括如下步骤：

基于很多次编程操作和验证操作交替执行所述存储单元的编程，

基于验证操作所提供信息，判断是否需要重复编程操作，

其特征在于：

当所述判断结果指示需要继续重复操作时，改变编程脉冲的脉冲宽度，使之在所述的编程操作中对所述存储单元随重复数的增加而增大。

8．根据权利要求2的非易失性半导体存储器件，其特征在于：每当相应的编程操作多重复一次，所述的编程脉冲宽度就增加一倍。

9．根据权利要求3的非易失性半导体存储器件，其特征在于：每当在同一编程脉冲宽度下相应的编程操作多重复二次后，编程脉冲的宽度即增加。

10．根据权利要求9的非易失性半导体存储器件，其特征在于所述的编程脉冲宽度的每次增大即表示其增加一倍。

11．根据权利要求7的对多个存储单元进行集体编程的方法，其特征在于：每当相应的编程操作多重复一次，所述的编程脉冲宽度就增加一倍。

12．根据权利要求7的对多个存储单元进行集体编程的方法，其特征在于：每当在同一编程脉冲宽度下相应的编程操作多重复二次后，编程脉冲的宽度即增加。

13．根据权利要求12的对多个存储单元进行集体编程的方法，其特征在于所述的编程脉冲宽度的每次增中即表示其增加一倍。