CN1048127C - 可编程逻辑电路的体系结构和互连方式 - Google Patents

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Abstract

一种现场可编程门阵列(FPGA)的体系结构和分布式分级结构互连方案，该FPGA由对输入信号执行逻辑功能的若干单元组成。可编程内连在属于一个逻辑群集的一个单元的每个输出与属于该逻辑群集的每个其它单元的至少一个输入之间提供连接性。采用一组可编程块连接器在逻辑单元群集之间提供可连接性以及对分级结构路由选择网络的可存取性。采用均匀分布的第一级路由选择网络线路在块连接器组之间提供连接。采用均匀分布的第二级路由选择网络线路在不同的第一级路由选择网络线路之间提供连接。采用开关网络在相应于第一级的块连接器和路由选择网络线路之间提供可连接性。其它开关网络在相应于第一级的路由选择网络线路与相应于第二级的路由选择网络线路之间提供可连接性。采用另外级别均匀分布的路由选择网络线路在先前的不同级别路由选择网络线路之间提供可连接性。当单元数目按阵列中现有单元数的2的平方函数增加，而路由选择线路的长度以及路由选择线路的数目按2的线性函数增加时，增加另外的路由选择级。采用可编程双向传送门作为开关来控制将哪些路由选择网络线路连接起来。

Description

可编程逻辑电路的体系结构和互连方式
本发明的领域
本发明相关于可编程逻辑电路领域，更详细地说，本发明相关于可编程逻辑电路的体系结构和互连方式。
本发明的背景
当集成电路最初被采用时，价格非常昂贵，并且功能也很有限。半导体技术的迅速发展大大地降低了集成电路芯片的费用，并同时增强了它们的性能。但是，专门定制的集成电路的设计、布局和制造的费用仍然是很高的。在仅仅只制造少量的专门设计的集成电路时，尤其如此。此外，生产周期(即从最初设计到产品完成所需要的时间)常常是很长的，特别是当电路设计复杂时，周期更长。而对电子和计算机产品来说，最关键的是市场。此外，对定制的集成电路而言，要对最初的设计做出有效的改变是很困难的，做出任何必要的改变都会花费时间、精力和金钱。
考虑到定制集成电路的相关缺点，现场可编程序门阵列(FPGA)在许多情况下，能提供引入注目的解决方案。一般来说，FPGA是标准的高密度、现成的集成电路，它能由用户编程设计为所需要的结构。电路设计人员首先定义所需要的逻辑功能，将FPGA编程设计来相应地处理输入的信号。因此，FPGA执行过程可以以快速有效的方式来设计、检验和修改。依据逻辑密度要求和产量，就费用和上市时间而言，FPGA是最好的替代物。
典型的FPGA通常包括I/O块外环，它围绕可构造逻辑块的内部矩阵。驻留在FPGA周边上的I/O块是用户可编程的，因此，每个块可以独立地编程设计为输入和输出，也可以是一个三稳态的。每个逻辑块通常包括可编程组合逻辑和存储寄存器。该组合逻辑被用来对输入变量进行逻辑运算。寄存器常常直接由逻辑块输入装载，或者由组合逻辑装载。
互连资源占据逻辑块矩阵的行与列之间的通道，以及逻辑块和I/O块之间的通道。这些互连资源提供了控制芯片上两个指定点之间的互连的灵活性。通常金属网线在逻辑块之间的行和列中水平和垂直地延伸。可编程开关将逻辑块和I/O块的输入和输出连接到这些金属线上。采用在行和列的交叉点的交叉开关和互换来将信号从一条线切换到另一条上。通常采用长线沿芯片的整个长度和/或宽度来布置。
I/O块、逻辑块以及其相应的互连功能都是可编程的。通常这些功能是由存储在单片存储器中的配置程序来控制的。该配置程序在接通电源后，根据命令，自动从外存储器装入，或者作为系统初始化的一部分由微处理器编程。
FPGA的概念是六十年代由Minnick概括出来的，他在下述文献中将单元和单元阵列描述为可配置设备：Minnick，R.C.和Short，R.A.的“Cellular Linear-Input Logic，FinalReport”SRI Project 4122，Contract AF19(628)-498，Stanford Research Institute，Menlo Park，California，AFCRL 64-6，DDC No.AD433802(1964年2月)；Minnick，R.C.的“Cobweb Cellular Arrays”Proceedings AFIPS 1965 Fall Joint Computer Conference，Vol.27，Part 1 PP.327-341(1965)；Minnick，R.C.等人的，＂Cellular Logic，Final Report＂SRI Project 5087，Contract AF 19(628)-4233，Stanford Research Institute，Menlo Park，California，AFCRL 66-613，(1966年4月)；Minnick，R.C.的＂A Survey of Microcellular Research＂Journal of the Association for Computing MachineryVol.14，No.2，PP.203-241(1967年4月)。除了基于存储器(例如基于RAM的、基于熔丝的或抗熔丝的)装置能够实现设备之间的互连外，Minnick也讨论了相邻单元之间的直接连接以及采用总线作为另一种布线技术。Spandorfer，L.M.在＂Synthesis of Logic Function on an Array of IntegratedCircuits＂，Stanford Research Institute，Menlo Park，Calif.，Contract AF 19(628)2907，AFCRL 64-6，DDCNo.AD433802(1965年11月)中讨论了采用补偿MOS双向传送门作为在两条互连线路之间进行切换的装置，这两条线路可以通过存储器装置和相邻单元的互连被编程。Wahlstrom，S.E.在＂Programmable Logic Arrays-Cheaper by theMillions＂，Electronics，Vol.40，No.25，11，pp.90-95(1967年12月)中描述了一个基于RAM的可配置逻辑阵列，它是具有相同单元的两维阵列，并且在相邻单元之间以及与数据总线的网络之间都有直接连接。
Shoup，R.G.在＂Programmable Cellular LogicArrays＂，Ph.D.dissertation，Carnegie-Mellon University，Pittsburgh，PA(1970年3月)中讨论了可编程单元逻辑阵列，重复了许多与Minnick的相同的概念和术语，并且扼要重述了Wahlstrom阵列。在Shoup的论文中，相邻连接的概念从简单的2输入1输出最相邻连接延伸到8相邻2路连接。Shoup进一步描述了采用总线作为互连结构的一部分来增强阵列的功率和灵活性。总线可以被用来在很长的距离内传送信号或者在不方便的方向上传送信号，用于相邻连接，当从阵列外部向内部单元传送输入和输出时，这特别有用。
美国专利US4020469讨论了一种可编程逻辑阵列，它可以编程、测试和维修自己。美国专利US4870302介绍了一种粗粒度体系结构，它没有采用所有被编程设计的连接都用通道结构中的三种不同的总线组实现的相邻直接互连。该粗粒度单元(被称为可配置逻辑块或CLB)同时包括基于RAM的逻辑表查找组合逻辑和位于CLB之中的触发器，其中用户定义逻辑必须被映射到在CLB之内可用的函数。美国专利US4935734介绍了一种简单的逻辑函数单元，它被定义为NAND、NOR或者每个单元内的类似的简单逻辑函数。互连系统是通过直接相邻和定向总线连接实现的。美国专利US4700187和US4918440定义了一种更加复杂的逻辑函数单元，其中“异或”和AND函数以及寄存器位在单元中可获得和可选择。较佳的连接系统是通过直接相邻连接来实现的。其中也包括了采用双向总线作为连接。
当前的FPGA技术有一些不足之处。这些问题体现为电路的低水平利用，使得制造商提供的芯片上有大量可用的晶体管。电路利用受到三个因素的影响，在晶体管或细粒单元级的第一个因素是能够随时被用户使用的基本逻辑元件的功能和灵活性；第二个因素是在电路区域消耗最小的前提下采用第一逻辑元件构成有意义的宏逻辑功能的简易性；最后一个因素是互连这些宏逻辑功能以有效地实现芯片级设计。细粒度构造的单元结构，如上面所述，在基本逻辑元件级很方便地为设计者提供了可用和灵活的逻辑功能。
然而，对密集和复杂的宏功能和芯片级路由选择来说，将大量信号从一个单元的输出连接到其它单元的输入所需要的互连资源会很快地消耗，而就硅面积来说，增加这些资源会非常昂贵，因此在细粒度构造的体系结构设计中，大部分单元或者因为不可访问而没被采用，或者被用作互连导线而不是逻辑功能。这不仅导致了低逻辑利用还大大增加了路由选择延迟，或者说，过多的路由选择资源被加入，大大增加了电路的尺寸。与扩展的路由总线相耦合的粗粒度体系结构对连接一个CLB的输出至其它CLB的输入的信号作显著的改进，在CLB互连级的利用率很高。然而为了精确地适用到CLB，对复杂逻辑功能进行划分和映射是很困难的。如果CLB内部的一部分逻辑没有被采用，那么CLB内部的利用率(采用的每个单元区域中门的有效数目)可能很低。
现有技术的FPGA的另一个问题是因为对每个逻辑块通常提供固定数目的输入和固定数目的输出，如果碰巧一个特定逻辑块的所有输出都被用完，那么该逻辑块的其它部分就毫无用处了。
因此，现有技术的FPGA中需要一个新的体系结构使FPGA的利用率最大，而对圆片尺寸的任何影响变得最小。就用户使用的功能性和灵活性而言，新的体系结构应该在最低的逻辑元件级提供灵活性，在宏级提供单位面积功能的高密度(这样用户可以很容易地用基本逻辑元件构成复杂的逻辑功能)。最后有以分层、均匀分布的路由选择网络，还能提供高百分比的互连性，使信号在芯片级将宏和基本逻辑元件连接起来。此外，新的体系结构应该为用户提供对单个逻辑块的输入和输出数目可进行选择和编程的灵活性，并且提供与一定范围的FPGA尺寸相适应的可变结构。
本发明的概述
本发明相关于可编程逻辑电路的逻辑体系结构和互连配置，诸如现场可编程门阵列(FPGA)中所用的那种。可编程序逻辑电路包括若干对输入信号进行数字处理的单元。根据用户的特定设计，某些单元被可编程地互连到一个特定的配置，以实现所需要的逻辑功能。
在当前的较佳实施例中，四个逻辑单元(四个两输入、一输出逻辑门和一个D触发器)构成一个逻辑群集(即一个2×2单元阵列)，四组群集构成一个逻辑块(即一个4×4单元阵列)。在每个群集之中有一组五条内连线路，被称为内连矩阵(I矩阵)，每条线路相关于四个门的每一个输出和可与其它单元的输入相连的D触发器的输出。在每个逻辑块中，每个群集内的I矩阵可以通过传送门延伸到邻近的群集，从而在逻辑块中构成连接(扩展内连范围)。在每个逻辑块内，有一个称之为块连接器(BC)的相关的存取线路组，该块连接器提供对同一逻辑块的各个单元的存取以及各个单元之间的可连接性。换句话说，逻辑块的每个单元的输入和输出能够被连接到该逻辑块相应的一组块连接器。通过在同一逻辑块中合宜地使用I矩阵和块连接器，不采用逻辑块之外的任何资源，就可以将一组信号内部连接起来。采用一些可编程开关来控制哪些块连接器被一起连接到逻辑块之内的单元的一组输入和/或输出，使外部存取连接到当前逻辑块之外的信号，换句话说，在一个逻辑块内的输入和/或输出引线(它们将要在当前的逻辑块之外被外连)通过当前逻辑块之内的块连接器被存取或连接。
为了在不同的逻辑块之间发送信号，采用一个均匀分布的多级体系结构(MLA)路由选择网络，在每个单独的块连接器组之间提供可连接性。采用可编程开关来控制将第一级MLA路由选择网络线路的哪些连接在一起。采用另外的可编程开关来控制将那些块连接器连接到特定的第一级MLA路由选择线路。例如可以对开关进行编程设计，使得属于一个逻辑块的原始单元被连接到属于不同逻辑块的目标单元。这可以通过以下过程来实现：通过一个或多个块连接器将原始单元连接到第一级MLA，然后根据距离的长短连接到其它MLA级，再按MLA级递降的次序返回到第一级MLA，最后通过目标单元的块连接器。这样，块连接器和第一级MLA路由选择网络为称为块群集的8×8单元阵列提供互联性。
在本发明中，较大的单元阵列可以通过实现其它的MLA路由选择网络来互连。例如，称为块区段的16×16单元阵列的可连接性可以通过补充第二级MLA路由选择网络线来提供在各个第一级MLA路由选择线之间的可连接性从而在不同块群集之间构成连接来实现。每级MLA具有相应数目的开关来提供对该级路由选择网络的可编程互连。采用另外的开关交换网络在各级MLA之间提供连接性。
在一个实施例中，采用开关在两组不同的块连接器之间提供连接，此外可以采用开关在特定级的MLA的不同MLA路由选择线路组之间提供连接，这种处理使路由选择的灵活性增大。
在本发明中，所有的MLA路由选择网络线路都是双向的，开关由可编程双向传送门(passgate)组成，当级数增大时，需要驱动器来提供必要的切换速度，以驱动路由选择线路、传送门和相关的负载等等。在一个实施例中采用开关在各个块连接器组之间提供可编程连接，可以采用另外的开关在各组第一级MLA之间提供程序连接。对更高级的MLA可以重复这种方案。
附图的简要说明
附图通过举例非限制性地示出了本发明，图中所做的相同标号代表类似的元件。
图1示出了本发明可采用的现场可编程门阵列逻辑的方框图；
图2A示出了一个单个单元的例子；
图2B示出了另一个单个单元的例子；
图3A示出了一个逻辑群集；
图3B示出了一个逻辑群集的I矩阵内连向相邻逻辑群集的伸展；
图4A示出了具有垂直块连接的一个逻辑群集的例子；
图4B示出了具有水平块连接器的一个逻辑群集的例子；
图5A示出了连接到第一级MLA交换网络的八个块连接器，该网络相关于一个逻辑块和第一级MLA转折点；
图5B示出了一个第一级MLA转折点；
图5C示出了一个交换网络；
图6示出了一个块群集的路由选择网络；
图7A示出了一个块区段的方框图；
图7B示出了第一级到第二级MLA的路由选择交换网络；
图9A示出了一个区段群集；
图8B示出了第二级到第三级MLA的路由选择交换网络。
详细描述
下面描述可编程逻辑电路的体系结构和互连机制。在下面的描述中，为了解释清楚起见，也就是说，为了全面地理解本发明，对许多特定细节都做了说明，如组合逻辑、单元配置、单元数等等，然而，对这些特定的细节即使不作描述，本领域的普通技术人员应该是清楚的。在其它情况下，公知的结构和设备以方框图的形式被示出，以避免对本发明的不必要的混淆。还应该予以注意的是，本发明的许多处理过程包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、熔丝(fuse)、抗熔丝(anti-fuse)、可擦可编程只读存储器(EPROM)、电可擦可编程只读存储器(EEPROM)、FLASH以及铁电处理，但这些并非限制性的。
参看图1，本发明可采用的现场可编程门阵列逻辑的方框图被示于100。I/O逻辑块102、103、111和112在FPGA的外部组件引线和内部用户逻辑之间直接提供一个接口，或者通过I/O连到中心(Core)接口104、105、113和114。四个接口块104、105、113和114在中心部分106和I/O逻辑102、103、111、112之间提供去耦合。中心部分106包括若干群集107，它们通过I矩阵101内连，通过MLA路由选择网络108互连。
控制/编程逻辑109被用来控制所有的位，以便对位线和字线进行编程设计。对抗熔合或熔合技术而言，施加高电压/电流，或者迅速除去熔丝，或者连接熔丝。对EEPROM、Flash或者铁电技术而言，在一个擦除周期之后有一个编程周期，以便对存储器位的逻辑状态进行编程设计。为了使扭曲减为最小，采用一个单独的时钟/复位逻辑110，以组为基础提供时钟和复位线。
在当前的较佳实施例中，每个群集107由四个单元的2×2分级结构构成，称为逻辑群集。图2A和2B示出了单个单元200和250的例子。单元200对两个输入信号(A和B)执行多种逻辑功能并提供一个输出信号X。在当前的较佳实施例中，单元200包括一个XOR门201、一个两输入NAND门202，和一个两输入NOR门203。然而，应该注意的是，在其它实施例中，单元200可以包括各种其它类型的门/或它们的组合。单元250由单元200与一个D触发器单元260耦合构成。可以对单元200的输出X进行程序设计，将它通过启动开关218直接连接到D触发器门204的数据输入端D，该数据输入D可以作为组合单元250的第三输入来存取。
根据开关206-211的状态，两个输入信号A和B的每一个以及D触发器的输入D可以被反相，或者不被反相。在不反相方式下，启动开关206、208和210导致信号A、B和D被驱动器212-214驱动到门201-204。在通过门201-204之前，启动开关207、209和211导致输入信号A、B和D被反相器215-217反相。六个开关212-217可以由用户编程设计来单独地接通和断开。
注意，通过将输出信号传播到下一级，使信号如上所述被反相，XOR门201、NAND门202和NOR门203也可以被用来执行XNOR、AND和OR功能。
三个开关219-221被分别耦合到三个门201-203的输出，这些开关也可以由用户进行编程设计，因此，用户可以确定门201-203的哪一个输出被作为单元200的输出X送到驱动器224。
前面所述的开关206-211、218-221由双向、程序控制传送门组成。根据控制信号的状态，开关既可以导通(即在线路上传送信号)，也可以不导通(即在线路上不传送信号)。与此类似，在下面的段落中提及的开关也由程序控制传送门组成。
现在参看图3A所示的一个逻辑群集107。在当前的较佳实施例中，逻辑群集107包括四个单元301-304、一个D触发器305、二十五个开关306-330、以及五条内连线路331-335。内连线路331-335和开关306-330构成I矩阵。I矩阵提供四个单元301-304的每一个的输出X和D触发器305的输出X与其它三个单元和D触发器的至少一个输入A的连接性。例如，单元301的输出X可以通过使能启动开关306和307连接到单元302的输入A。同样，单元301的输出X可以通过使能启动开关306和310连接到单元303的输入B；单元301的输出X可以通过使能启动开关306和308连接到单元304的输入A；单元301的输出X可以通过使能启动开关306和309连接到D触发器单元305的输入D。
与此类似，单元302的输出X可以通过使能启动开关311和312连接到单元301的输入A；单元302的输出X可以通过使能启动开关311和315连接到单元303的输入A；单元302的输出X可以通过使能启动开关311和313连接到单元304的输入B；单元302的输出X可以通过使能启动开关311和314连接到D触发器单元305的输入D。
与此类似，单元303的输出X可以通过使能启动开关326和327连接到单元301的输入B；
单元303的输出X可以通过使能启动开关326和328连接到单元302的输入A；单元303的输出X可以通过使能启动开关326和329连接到单元304的输入B；单元303的输出X可以通过使能启动开关326和330连接到D触发器单元305的输入D。
对单元304来说，单元304的输出X可以通过使能启动开关316和317连接到单元301的输入B；单元304的输出X可以通过使能启动开关316和318连接到单元302的输入B；单元304的输出X可以通过使能启动开关316和319连接到单元303的输入A；单元304的输出X可以被图2A中的启动开关218连接到D触发器单元305的输入D。
对单元305来说，它的输出通过使能启动开关320和321连接到单元301的输入A；通过使能启动开关320和322连接到单元302的输入B；通过使能启动开关320和325连接到单元303的输入B；通过使能启动开关320和323连接到单元304的输入A；通过使能启动开关320和324连接到单元305自身的输入D。
可以看出，在群集内部单元301-304和D触发器305的每个输出与其相邻的每个单元和/或触发器的输入都是可连接的。
在本发明当前的较佳实施例中，每个逻辑群集可以与每个逻辑块内的所有其它逻辑群集相连，可以通过传送门开关将I矩阵从每个逻辑块内的相邻群集进行伸展来实现。图3B示出了一个逻辑群集107的单元301-304和D触发器305的I矩阵内连线路331-335通过同一逻辑块中的传送门开关336-355向相邻逻辑群集107的伸展。
在本发明的当前较佳实施例中，每个逻辑块都可以与FPGA的所有其它逻辑块相连，这可以通过构造具有多层互连的一个结构来完成。非常值得注意的是，这种多层路由选择结构是一种概念性的分层结构，而不是过程或技术分层结构，因此很容易用现今的硅处理技术来实现。互连的最底层称为“块连接器”。一组块连接器为一个相关的逻辑块(它包括四个逻辑群集或十六个单元)内部的信号提供存取和互连，因此，通过采用扩展的I矩阵和/或块连接器，同一逻辑块内部的不同逻辑群集组可以被连接到该组内的任何其它逻辑群集。同样也采用可编程序双向传送门作为开关，来为用户提供路由选择的灵活性。
下一级连接被称为“第一级多级结构(MLA)”路由选择网络。该第一级MLA路由选择网络在多组块连接器之间提供互连。采用可编程传送门开关为用户提供选择将哪些块连接器连接起来的能力。因此，第一逻辑块组中的一个第一逻辑块被连接到同一组中的一个第二逻辑块。启动适当的开关将第一逻辑块的块连接器与第一级MLA路由选择网络的路由选择线路连接起来。启动第一级MLA路由选择网络的适当开关，将第二逻辑块的块连接器与第一级MLA路由选择网络的路由选择线路连接起来。启动适当的开关将与第一和第二逻辑块的连接器相连的第一级MLA路由选择网络连接起来。此外，用户还有另外的灵活性来对任何给定逻辑块之内的各个开关进行编程设计，以便在逻辑块的每个单元之间实现所要求的内连。
下一级连接被称为“第二级多级结构(MLA)”路由选择网络。第二级MLA提供与各个第一级MLA的互连，以实现块群集的存取和连接。同样也由用户对双向传送门开关进行编程设计，来实现所需要的连接。通过提供第二级MLA路由选择网络，在即使更大数目的逻辑块之间也可实现可编程互联。
通过提供另外等级的MLA路由选择网络，对即使不断增加的逻辑块、块群集、块区段等等的个数和组，也可实现可编程互联。本发明基本上是采取三维方式来实现路由选择的。信号在逻辑块的内连处之间进行发送，然后，这些信号可以通过块连接器来存取，并且根据块连接器的编程连接被发送。如果需要的话，信号被“提升”到第一级MLA，通过第一级MLA路由选择网络发送，“下降”到适当的块连接器，然后被传送到目标逻辑块。
如果需要第二级MLA路由选择网络，那么一些信号被第二次从第一级MLA路由选择网络线路提升到第二级MLA路由选择网络，被发送到另一组第二级MLA路由选择线路，然后从第二级MLA路由选择网络线路被“下降”到第一级MLA路由选择网络线路。因此，信号被第二次“下降”，以便将信号从第一级MLA传送到目标逻辑块的适当的块连接器。根据FPGA的大小和密度，按照需要对第三、四、五等等级MLA进行同样的处理。可以采用上面讨论的方法来处理部分第n级MLA，从而以给定的单元阵列计数来实现FPGA。
图4A示出了一个逻辑群集以及逻辑块内相关的垂直块连接器的例子。在当前的较佳实施例中，逻辑群集中的每个单元可以由两个垂直块连接器从输入中存取，并且逻辑群集中的单元的输出可以由两个垂直连接器存取。例如，单元301的输入A可以分别通过开关467、462由垂直块连接器451(BC-V11)和453(BC-V21)存取；单元301的输入B可以分别通过开关466、468由垂直块连接器452(BC-V12)和454(BC-V22)存取；单元301的输出X可以分别通过开关460、459由垂直块连接器455(BC-V31)和458(BC-V42)存取；单元302的输入A可以分别通过开关463、464由垂直块连接器453(BC-V21)和455(BC-V31)存取；单元302的输入B可以分别通过开关469、470由垂直块连接器454(BC-V22)和456(BC-V32)存取；单元302的输出X可以分别通过开关461、465垂直块连接器452(BC-V12)和457(BC-V41)存取；单元303的输入A可以分别通过开关485、476由垂直块连接器451(BC-V11)和453(BC-V21)存取；单元303的输入B可以分别通过开关480、476由垂直块连接器452(BC-V12)和454(BC-V22)存取；单元303的输出X可以分别通过开关472。471由垂直块连接器455(BC-V31)和458(BC-V42)存取；单元304的输入A可以分别通过开关477、478由垂直块连接器453(BC-V21)和455(BC-V31)存取；单元304的输入B可以分别通过开关482、484由垂直块连接器454(BC-V22)和456(BC-V32)存取；单元304的输出X可以分别通过开关475、474由垂直块连接器452(BC-V12)和457(BC-V41)存取；D触发器单元305的输入可以分别通过开关473、479由垂直块连接器454(BC-V22)和455(BC-V31)存取；单元305的输出X可以分别通过开关483、486由垂直块连接器452(BC-V12)和457(BC-V41)存取。
图4B以类似的方式示出了相应于水平块连接器和图4A中所示的逻辑群集的可能的连接。单元301的输入A可以分别通过开关409、413由水平块连接器402(BC-H12)和404(BC-H22)存取；单元301的输入B可以分别通过开关415、416由水平块连接器401(BC-H11)和403(BC-H21)存取；单元301的输出X可以分别通过开关421、428由水平块连接器405(BC-H31)和408(BC-H42)存取。单元302的输入A可以分别通过开关411、414由水平块连接器402(BC-H12)和404(BC-H22)存取；单元302的输入B可以分别通过开关433、417由水平块连接器401(BC-H11)和403(BC-H21)存取；单元302的输出X可以分别通过开关418、424由水平块连接器405(BC-H31)和408(BC-H42)存取。单元303的输入A可以分别通过开关419、426由水平块连接器404(BC-H22)和406(BC-H32)存取；单元303的输入B可以分别通过开关420、425由水平块连接器403(BC-H21)和405(BC-H31)存取；单元303的输出X可以分别通过开关410、427由水平块连接器402(BC-H12)和407(BC-H41)存取。单元304的输入A可以分别通过开关422、430由水平块连接器404(BC-H22)和406(BC-H32)存取；单元304的输入B可以分别通过开关423、429由水平块连接器403(BC-H21)和405(BC-H31)存取；单元304的输出X可以分别通过开关412、434由水平块连接器402(BC-H12)和407(BC-H41)存取。D触发器单元305的输入可以分别通过开关436、431由水平块连接器403(BC-H21)和406(BC-H32)存取；单元305的输出X可以分别通过开关432、435由水平块连接器401(BC-H11)和408(BC-H42)存取。
图4A和4B示出了在当前的较佳实施例下，垂直和水平块连接器对一个逻辑块内左上方(NW)逻辑群集的存取方法。垂直块连接器对左下方(SW)群集的存取方法与左上方(NW)的一样，垂直块连接器对右上方(NE)群集的存取方法与对左上方(NW)群集的类似，除了垂直块连接器存取次序被移位之外。垂直块连接器451--458可以看作被链接成一个圆柱(451、452、…、458)。任何移位(比如说移4位)构成一个新的序列：(455、456、457、458、451、452、453、454)。一开始，不是如图4A所示由垂直块连接器451和453对左上方(NW)群集中的单元301进行存取，而是由VBC 455和457对右上方(NE)群集中的单元306存取，编号被移动了4位。VBC对右下方(SE)群集的存取标号与右上方(NE)群集的一样。
与此类似，水平块连接器对左上方群集的存取与右上方群集的一样，并且左下方群集与右下方群集一样，同时水平块连接器对右下方群集的存取与对左上方群集的存取相比被移了4位。
在当前的较佳实施例中，每个逻辑块(即4个群集，或者是一个4×4单元阵列)采用16个块连接器，增加一个第一级MLA路由选择网络为一个块群集(一个8×8单元阵列)提供了可连接性。增加第二级MLA路由选择网络，增大了块区段(一个16×16单元阵列)的可连接性。MLA路由选择网络级别的增加将块区段的数目增大到4倍，同时MLA路由选择网络中，每条线路的长度被增大到两倍。第二级MLA中路由选择线路的数目被增大到2倍；由于块区段的数目在单位区域的基础上被增大到4倍，下一级分层结构中路由选择线路的数目实际上被减小二分之一。
图5A示出具有相应的16个块连接器的一个逻辑块以及与逻辑块相关的第一级MLA路由选择线路。16个块连接器501--516用粗线表示，而16个第一级MLA路由选择网络线路517--532用细线表示。注意块连接器的长度或者是跨度终止于逻辑块内，而第一级MLA路由选择网络线的长度扩展到相邻的逻辑块(是块连接器长度的两倍)。
块连接器和第一级MLA路由选择网络线都被划分为水平和垂直小组：垂直块连接器501-508、水平块连接器509-516、垂直第一级MLA路由选择网络线517-524以及水平第一级MLA路由选择网络线525-532。
在当前的较佳实施例中，位于逻辑块中的16条第一级MLA路由选择网络线有24个第一级MLA转折点。在图5A中，这24个转折点用空心圆541-564表示。MLA转折点是可编程双向传送门，用于在水平MLA路由选择网络线路和垂直MLA路由选择网络线路之间提供可连接性。例如，启动第一级MLA转折点541导致水平第一级MLA路由选择网络线路526和垂直第一级MLA路由选择网络线520连接起来。图5B示出了第一级MLA转折点541。开关583控制第一级MLA路由选择网络线路526是否与第一级MLA路由选择网络线路520相连。如果开关通过使能启动，那么第一级MLA路由选择网络线路526就被连接到第一级MLA路由选择网络线路520。否则，线路526不被连接到线路520。开关583可以由用户进行编程。转折点以成对的小组放置，目的是使开关存取首先通过块连接器将两个或多个块连接器连接到第一级MLA交换网络，然后，通过启动开关连接选定的第一级MLA路由选择线路。第一级MLA线路被用来连接同一块群集之内单独的逻辑块中所存在的那些块连接器。
再回过来参看图5A，对每个逻辑块而言，第一级MLA交换网络533-540有8个块连接器。这些交换网络按照用户的编程设计运行，将某些块连接器连接到第一级MLA线路。图5C更详细地示出了交换网络537。第一级MLA路由选择交换网络的块连接器有8个驱动器575-582。这8个驱动器575-582被用来为块连接器501、502和第一级MLA线路517、518提供双向驱动。例如，启动开关565使得块连接器501上的信号被驱动器575驱动到第一级MLA线路517上。启动开关566使得第一级MLA线路517上的信号被驱动器576驱动到块连接器501上。启动开关567使得块连接器501上的信号被驱动器577驱动到第一级MLA线路518上。启动开关568使得第一级MLA线路518上的信号被驱动器578驱动到块连接器501上。
与此类似，启动开关569使得块连接器502上的信号被驱动器579驱动到第一级MLA线路517上。启动开关570使得第一级MLA线路517上的信号被驱动器580驱动到块连接器502上。启动开关571使得块连接器502上的信号被驱动器581驱动到第一级MLA线路518上。启动开关572使得第一级MLA线路518上的信号被驱动器582驱动到块连接器502上。开关573被用来控制信号是否从一个块连接器501传送到属于相邻逻辑块的相邻块连接器584。
同样，开关574被用来控制信号是否从一个块连接器502传送到属于相邻逻辑块的相邻块连接器585。
图6示出了一个块群集的路由选择网络。块群集基本上由四个逻辑块组成，这四个逻辑块可以由第一级MLA交换网络533-540互连起来。可以看出，共有32条第一级MLA路由选择网络线路。
图7A示出了一个块区段的方框图，该块区段由四个块群集701-704组成。如上所述，块群集由块连接器和第一级MLA路由选择网络线路互连起来。此外，块区段还包括64条第二级MLA路由选择网络线路和64个第二级至第一级交换网络，用于在第一级MLA路由选择网络和第二级MLA路由选择网络之间提供可连接性。第一级至第二级MLA路由选择交换网络在图7A中用矩形示出。此外，有48个第二级MLA转折点，与块区段之内的四个逻辑块的每一个相关。因此块区段共有192个第二级MLA转折点。
图7B示出了第一级至第二级MLA路由选择交换网络705的示例。可以看出，开关710被用来控制一个信号是否应当在第一级MLA线路709和第二级MLA线路708之间传送。开关711被用来控制一个信号是否应当在第一级MLA线路709和第二级MLA线路707之间传送。开关712被用来控制一个信号是否应当在第一级MLA线路706和第二级MLA线路708之间传送。开关713被用来控制一个信号是否应当在第一级MLA线路706和第二级MLA线路707之间传送。开关714被用来控制一个信号是否应当从第一级MLA线路709传送到属于相邻块群集的相邻的第一级MLA线路716。同样，开关715被用来控制一个信号是否应当从第一级MLA线路706传送到属于相邻块群集的相邻的第一级MLA线路715。
图8A示出了一个区段群集。该区段群集由四个块区段801-804以及它们相关的块连接器。第一级、第二级MLA路由选择网络线路和交换网络组成。此外，有128条第三级MLA路由选择线路，在同一区段群集800之内属于不同块区段801-804的第二级MLA线路之间提供可连接性。对每个块区段801-804来说有96个第三级MLA转折点与第三级MLA线路相关(即对区段群集共有384个第三级MLA转折点)。此外，相关于四个块区段801-804的每一个而言，有32个第二级至第三级MLA路由选择交换网络。因此，共有128个第三级MLA路由选择交换网络，用于在各个第二和第三级MLA之间提供可编程连接性。
图8B示出了第二至第三级MLA路由选择交换网络805的一个例子。可以看出，启动开关810造成第二级MLA线路808上的信号被连接到第三级MLA线路806。关闭开关810将使第二级MLA线路808与第三级MLA线路806断开。启动开关811造成第二级MLA线路808上的信号被连接到第三级MLA线路807。关闭开关811将使第二级MLA线路808与第三级MLA线路807断开。同样，启动开关812造成第二级MLA线路809上的信号被连接到第三级MLA线路806。关闭开关812将使第二级MLA线路809与第三级MLA线路806断开。启动开关813造成第二级MLA线路809上的信号被连接到第三级MLA线路807。关闭开关813将使第二级MLA线路809与第三级MLA线路807断开。
在本发明中，通过增加由另外级别的MLA路由选择网络与相关的MLA转折点和交换网络相连的额外的逻辑区段群集，可以实现更大和更强的FPGA。
在本发明的一个实施例中，五条I矩阵线路(图3A，331-335)的每一条都可以被扩展来提供属于两个不同群集的两条相邻I矩阵线路的连接性。图3B中的传送门开关336-340、341-345、346-350和351-355是四组不同的I矩阵线路扩展开关的例子。通过提供在两个相邻群集之间发送信号的可能性，而不必通过采用块连接器来发送，从而使得更加灵活。
与此类似，块连接器可以被扩展来提供属于两个不同逻辑块的两个相邻块连接器的连接性。图5C的开关573示出通过开关573将块连接器501连接到块连接器584的这种块连接器的扩展。通过提供在两个相邻逻辑块之间发送信号的可能性，而不必通过第一级MLA线路和相关的MLA交换网络来发送，从而使得更加灵活。这一概念可以类似地应用到第一级MLA线路。图7B的开关714示出了通过启动开关714使第一级MLA线路709被扩展连接到第一级MLA线路716的一个例子。通过提供在两个相邻的块群集之间发送信号的可能性，而不必通过采用第二级MLA线路和相关的MLA交换网络来发送，从而使得更加灵活。
由此公开了用于可编程逻辑电路的具有内连和互连系统的一个结构。

Claims (25)

1.一种可编程逻辑电路，包括：
一个输入/输出，其用于向所述可编程逻辑电路输入一个信号以及将信号从所述可编程逻辑电路中传送出来；
耦合到所述输入/输出的若干单元，每一个所述单元用于对所述信号执行数字处理；
第一个多组路由选择线，用于将所述多个单元耦合以形成逻辑单元块，其中一个逻辑块的每个所述单元的每个输入/输出可编程地耦合到第一个多组路由选择线的一组路由选择线上；以及
一个第一级路由网络线，用于可编程地直接耦合到所述逻辑块的该组路由选择线，所述第一级路由网络线跨越的单元的距离至少为该第一个多组路由选择线的第一组路由选择线，其中可编程地耦合到该逻辑块的该第一组路由选择线的至少一条路由选择线可编程地配置以在第一方向上驱动可编程地耦合到该逻辑块的该第一级路由网络线的一条路由网络线，该第一级路由网络线的该路由网络线可编程地配置以在第二方向上驱动该组路由选择线的该条路由选择线，所驱动的信号要么在第一方向上，要么在第二方向上。
2.根据权利要求1的可编程逻辑电路，进一步包括不包括该第一组路由选择线的第二组路由选择线，并且进行配置以形成逻辑单元群集，多个逻辑群集形成逻辑单元块，一个逻辑群集的每一个单元的每一个输出可编程地耦合到该逻辑群集的每一个其他单元的至少一个输入，并且每一个逻辑群集的每一个单元还可编程地通过该第二组路由选择线的路由选择线耦合到其他逻辑单元群集的每一个其他单元的至少一个输入上。
3.根据权利要求2的可编程逻辑电路，进一步包括一个第一组开关，其用于通过对可编程地耦合到该第一个逻辑群集的该第二组路由选择线的一条路由选择线进行选择将该逻辑单元群集的第一个逻辑群集的一个单元的一个输出耦合到该第一个逻辑群集的其他单元的至少一个输入上。
4.根据权利要求3的可编程逻辑电路，进一步包括一个第二组开关，其用于将该第一个逻辑块的单元的输入/输出耦合到该第一组路由选择线的路由选择线，以及选择性地将该第一组路由选择线的一条路由选择线耦合到该第一组路由选择线的另一条路由选择线上。
5.根据权利要求4的可编程逻辑电路，进一步包括不包括第一组和第二组开关的第三组开关，其用于将可编程耦合到该第一个逻辑群集的第二组路由选择线的一条路由选择线耦合到可编程耦合到该逻辑单元群集的一个第二逻辑群集的该第二组路由选择线的另一条路由选择线，其中该第二个逻辑群集与该第一个逻辑群集邻近。
6.根据权利要求5的可编程逻辑电路，进一步包括不包括第一组，第二组和第三组开关的第四组开关，其用于将可编程耦合到该第一个逻辑块的该第一组路由选择线的一条路由选择线耦合到可编程耦合到一个第二逻辑块的该第一组路由选择线的一条路由选择线，其中该第二个逻辑块与该第一个逻辑块邻近。
7.根据权利要求2的可编程逻辑电路，其中第一个逻辑群集的单元的至少一个输出可编程连接到该第一个逻辑群集的单元的至少一个输入。
8.根据权利要求1的可编程逻辑电路，其中可编程地选择该第一组路由选择线的每一条以传导一个单元的一个输出信号或一个输入信号。
9.根据权利要求4的可编程逻辑电路，进一步包括：
多个反向和非反向的驱动器，其连接到每一个所述单元以向所述单元驱动输入信号；以及
多个可编程开关，其确定是否通过所述驱动器向所述单元输送输入信号。
10.据权利要求9的可编程逻辑电路，其中所述第一组开关，所述第二组开关，所述第三组开关和所述可编程开关包括可编程传送门。
11.根据权利要求2的可编程逻辑电路，其中所述逻辑群集包括四个两输入组合逻辑和一个触发器。
12.根据权利要求2的可编程逻辑电路，其中每一个所述逻辑块包括四个逻辑群集，每一个所述逻辑群集包括至少四个所述单元。
13.根据权利要求1的可编程逻辑电路，进一步包括另外的较高级的路由网络线，其用于将多个所述单元进行耦合，以形成所述单元的较高级的逻辑单位。
14.根据权利要求2的可编程逻辑电路，其中该第一组路由选择线和第二组路由选择线包括一位宽的双向总线。
15.根据权利要求14的可编程逻辑电路，进一步包括多个驱动器，其用于可编程地将信号驱动到该总线上或者接收来自该总线的信号。
16.根据权利要求5的可编程逻辑电路，其中该电路是用SRAM，DRAM，熔丝(fuse)，抗熔丝(anti-fuse)，铁电，EEPROM，EPROM和FLASH工艺中的至少一个实现。
17.一种在现场可编程门阵列中处理信号的方法，该现场可编程门阵列包括多个单元，该方法包括下述步骤：
将信号输入到该现场可编程门阵列，以由该现场可编程门阵列的所述单元进行数字处理；
使用第一个多组路由选择线将所述多个单元的单元可编程地进行耦合以形成逻辑单元块，其中将一个逻辑块的每一个所述单元的每一个输入或者输出可编程地耦合到该第一个多组路由选择线的一组路由选择线；以及
可编程地直接将一个第一级路由网络线的至少一条网络路由线耦合到该组路由选择线，所述第一级路由网络线跨越的单元的距离至少为该第一个多组路由选择线的该第一组路由选择线，其中可编程地耦合到该逻辑块的该第一组路由选择线的至少一条路由选择线可编程地配置以在第一方向上驱动可编程地耦合到该逻辑块的该第一级路由网络线的一条路由网络线，该第一级路由网络线的该路由网络线可编程地配置以在第二方向上驱动该组路由选择线的该路由选择线，所驱动的信号要么在第一方向上，要么在第二方向上。
18.根据权利要求17的方法，进一步包括使用不包括该第一组路由选择线的第二组路由选择线形成逻辑单元群集的步骤，多个逻辑群集形成逻辑单元块，一个逻辑群集的每一个单元的每一个输出可编程地耦合到该逻辑群集的每一个其他单元的至少一个输入，并且每一个逻辑群集的每一个单元还可编程地通过该第二组路由选择线的路由选择线耦合到其他逻辑单元群集的每一个其他单元的至少一个输入上。
19.根据权利要求18的方法，进一步包括通过对可编程地耦合到该第一个逻辑群集的该第二组路由选择线的一条路由选择线进行选择将该逻辑单元群集的第一个逻辑群集的一个单元的一个输出耦合到该第一个逻辑群集的其他单元的至少一个输入上的步骤。
20.根据权利要求19的方法，进一步包括将该第一个逻辑块的单元的输入/输出耦合到该第一组路由选择线的路由选择线，以及选择性地将该第一组路由选择线的一条路由选择线耦合到该第一组路由选择线的另一条路由选择线上的步骤。
21.根据权利要求20的方法，进一步包括将可编程耦合到该第一个逻辑群集的第二组路由选择线的一条路由选择线耦合到可编程耦合到该逻辑单元群集的一个第二逻辑群集的该第二组路由选择线的另一条路由选择线的步骤，其中该第二个逻辑群集与该第一个逻辑群集邻近。
22.根据权利要求21的方法，进一步包括将可编程耦合到该第一个逻辑块的第一组路由选择线的一条路由选择线耦合到可编程耦合到一个第二逻辑块的该第一组路由选择线的一条路由选择线的步骤，其中该第二个逻辑块与该第一个逻辑块邻近。
23.根据权利要求18的方法，其中第一个逻辑群集的单元的至少一个输出可编程连接到该第一个逻辑群集的单元的至少一个输入。
24.根据权利要求18的方法，其中可编程地选择该第一组路由选择线的每一条以传导一个单元的一个输出信号或一个输入信号。
25.根据权利要求17的方法，进一步包括下述步骤：
使用耦合到每一个所述单元的多个反向和非反向的驱动器向所述单元驱动输入信号；以及
确定是否通过所述驱动器向所述单元输送输入信号。
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