CN1051400C - 电介质形成方法 - Google Patents

电介质形成方法 Download PDF

Info

Publication number
CN1051400C
CN1051400C CN94115591A CN94115591A CN1051400C CN 1051400 C CN1051400 C CN 1051400C CN 94115591 A CN94115591 A CN 94115591A CN 94115591 A CN94115591 A CN 94115591A CN 1051400 C CN1051400 C CN 1051400C
Authority
CN
China
Prior art keywords
dielectric
lower floor
mentioned
conductive layer
deposition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN94115591A
Other languages
English (en)
Other versions
CN1108805A (zh
Inventor
朴仁善
李明范
洪昌基
金昶圭
郑佑仁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1108805A publication Critical patent/CN1108805A/zh
Application granted granted Critical
Publication of CN1051400C publication Critical patent/CN1051400C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0227—Pretreatment of the material to be coated by cleaning or etching
    • C23C16/0245—Pretreatment of the material to be coated by cleaning or etching by etching with a plasma
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C23C16/402—Silicon dioxide
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2

Abstract

一种形成电介质的方法，其中采用了其沉积速率随下层电极性而改变的介电材料，并对导电层和下层电介质进行表面处理以得到不同的电极性，从而利用介电材料在导电层上和在下层电介质上沉积速率的不同来形成电介质。为实行此方法，提供了一种在其基座和气体注入部分之间连接有直流电源的CVD设备。此方法及设备可在低温下运行而且工艺得到了简化，从而获得极好的整平性和沉积特性。

Description

电介质形成方法
本发明涉及到一种制造半导体器件的方法及其设备，更确切地说是一种形成半导体器件介电层的方法及用来形成这一介电层的一种设备。
随着半导体器件封装密度提高且其导电层分为多层，形成在各金属布线层之间或形成于金属化工序之前的层间介电层的整平变得越来越重要。
图1A、1B和1C顺序示出了用常规方法形成并整平层间电介质的工序。
参照图1A，在半导体衬底11上形成一个第一电介质12，然后在其上沉积一层熔点相对高的导电材料(如多晶硅、多晶WSi或W)并对其图形化，以形成一个导电层13。
参照图1B和1C，在得到的结构上涂覆一个可流动的绝缘材料，诸如硼磷硅化物玻璃(BPSG)之类，以形成一个第二电介质14。在800℃以上的温度下对第二电介质14进行热处理回流以整平第二电介质14。
图2A、2B、2C和2D顺序示出了用另一常规方法形成并整平电介质的工序。
参照图2A，在半导体衬底21上形成一个第一电介质22，再涂覆一个诸如铝之类熔点相对低的导电材料并使其图形化，从而形成导电层23。
参照图2B，在得到的结构上涂覆一种绝缘材料，从而形成用来隔离导电层23(金属布线层)的第二电介质24。
参照图2C和2D，在第二电介质24上涂覆旋装玻璃(SOG)25，再回腐蚀直到第二电介质的顶部露出，使SOG25只留在第二电介质的凹部。因此，金属布线层之间的层间电介质就由第二电介质24和SOG25整平了。
然而，层间电介质的这种常规整平工艺，由于回流高温热处理而会破坏形成在半导体衬底上的杂质层的结。而且常规整平牵涉到复杂的工序。
同时，由于比常规的硅烷(SiH4)氧化物层具有好得多的保形性，新近已采用相当昂贵的电介质材料，诸如O3-四乙基原硅酸酯(TEOS)或O3-六甲基二硅氧烷(HMDS)氧化物层。但上述电介质材料有表面依赖效应，即沉积速率随下层材料的性质而变化。这一表面依赖效应使得在形成电介质时无法均匀地控制电介质的厚度，根据下层材料的性质而降低沉积速率并使电介质呈多孔膜结构。这些问题使层的质量变坏。
根据Nishimoto等人的论文，当下层材料为硅、BPSG或铝时，O3-TEOS在生长时有表面依赖效应(见“第50次科学讲座预告”，Applied Physics Society，1989，30a-D-3，P673)。
日本专利公开No.Hei 1-206631提出了一种方法：为减弱表面依赖效应，在形成O3-TEOS氧化层之前，在下层材料的整个表面上沉积一个等离子TEOS氧化物层或等离子SiH4氧化物层。
已发表沉积速率随下层材料的性质而变化的效应是根据一层材料是亲水的抑或疏水的而变化。但这一推测无法解释O3-TEOS氧化物层的沉积速率随下层布线密度而变化这一现象。图3A、3B、3C和3D是这一现象的解释图。
图3A示出了一个连接于金属细线41的焊点42和一个不连接到41的焊点43。图3B和3C示出了二个焊点上的材料层有不同的沉积特性。
图3B示出了O3-TEOS氧化物层在连接于金属层细线41的焊点42上的沉积状态。在图3B中，当在形成于BPSG电介质40上的焊点42表面上沉积等离子氧化物层44，并接着形成O3-TEOS氧化物层45时，O3-TEOS氧化物层沿边缘形成尖峰。
图3C示出了O3-TEOS氧化物层45在不连接到金属细线41的焊点43上的沉积状态。图中，与图3B相反，O3-TEOS氧化物层整个都很均匀。一般认为这是由于如图3A所示的原因，即焊点42和43上的电荷分布根据它是否连接于金属线、随相邻金属线41的电荷之间的相互作用(排斥)而变化。因此，要沉积在焊点上的O 3 -TEOS氧化物层的沉积形状就发生了变化。
图3D示出了根据连接于金属细线41的焊点42的电荷分布而形成的电场。此时，当金属细线41之间的线间距变小因而金属细线的电荷间相互作用变强时，积累在焊点上的电荷量增加。于是焊点42上的电场强度增加。因此，沉积速率随下层金属布线密度而变化这一现象可解释为与布线的电荷分布有关。
为深入地考察此现象的原因，本发明人观察了当改变下层材料表面上电荷的种类和数量时O3-TEOS氧化物层的沉积差异。为此，在对硅片以不同的数量和能量进行硼离子(三价)和磷离子(五价)注入之后，沉积了O3-TEOS氧化物层。
图4示出了O3-TEOS氧化物层的沉积速率随下层表面电极性的变化。
参照图4，若注入硼离子，则比之不注入离子的情况，O3-TEOS氧化物层的沉积速率一直是高的。另一方面，若注入磷离子，则当离子注入量增加时，O3-TEOS氧化物层的沉积速率下降，而注入能量增加时，沉积速率也增加。
分析一下这一结果就可看到：当在硅片上产生正电荷(如硼离子)时，氧化物层的沉积速率升高，但当产生负电荷(如磷离子)时，沉积速率就降低。因此表明O3-TEOS氧化物层的沉积速率是随下层表面的场强和电极性而变化的。这些解释了前述氧化层沉积形式随下层金属布线的密度而改变的事实。此外，较高的注入能量引起较高的沉积速率是因为磷离子注入得更深而远离片子表面，以致离子注入效应变弱。
同时，Kurt Kwok等人提出了一种在金属线之间形成电介质的方法，这是对上述日本专利公开的一种改进。此处为了克服表面依赖效应，在铝导电层上形成一个等离子增强化学气相淀积(PECVD)的氧化物层，用氮(N2)、氩或氢(H2)气对PECVD氧化物层的表面进行等离子处理，然后在其上沉积O3-TEOS氧化物层。这可解释如下：等离子处理在PECVD下氧化物层的表面上产生大量正离子，而O3-TEOS气相混合物有大量带负电的氧电子，以致正负离子之间出现电吸引(见VMIC，1993年6月8日和9日，P142)。
图5A-5D顺序示出了Kurt Kwok等人形成金属线间电介质的工序。
参照图5A，在半导体衬底27上形成一个第一电介质28，在其上涂覆一个熔点相对低的导电材料(如铝)并图形化，以形成一个导电层29。参照图5B，在得到的结构上涂覆PECVD氧化物材料，从而形成第二电介质30。参照图5C和5D，用N2、氩或H2气对第二电介质30的表面进行等离子处理，并在得到的结构上涂覆O3-TEOS氧化物层，从而形成第三电介质31。
Kurt Kwok等人的方法，在表明O3-TEOS氧化物层的表面依赖效应与下层电极性有关这方面，与本发明人的实验结果是一致的。但由于PECVD氧化物层须形成在导电层上，故Kurt Kwok等人的方法牵涉到复杂的工艺而无法保证得到的电介质的表面整平。换言之，由于此法未将O3-TEOS氧化物层的表面依赖效应同导电层和其下的电介质考虑为有机的联系，故此法不能克服在简化工艺和整平中的常规问题。
本发明的目的是提供一种沉积速率和沉积特征均有改进的电介质形成方法。
本发明的另一目的是提供一种电介质形成方法，其中的制造工艺已被简化并可在相当低的温度下进行，而且有极好的整平效果。
本发明的又一目的是提供一种用来实行上述电介质形成方法的半导体器件制造设备。
为实现本发明的第一和第二目的，提供了一种形成电介质的方法，它包含下列步骤：(a)在衬底表面上形成一个第一材料层；(b)对第一材料层进行处理，使其表面带有电极性；以及(c)在第一材料层上沉积一个其中间产物的电极性同处理过的第一材料的表面相反的第二材料，从而形成第二材料层。
本发明利用了这样一种现象，即在O3-TEOS氧化物生长过程中，O3-TEOS氧化物层的沉积速率随下层布线的表面和下层电介质的表面的电极性而变化。当电介质由一种其中间产品在形成过程中具有电极性的介电材料(如O3-TEOS氧化物层和O3-HMDS氧化物层)形成时，下层表面的电极性选定为同介电材料相反，以便借助于材料间的电吸引力而提高沉积速率并因而增强沉积特性。
例如，若采用其中间产品为电负性的O3-TEOS氧化物层作为介电材料，则将下层表面处理为带正电。此处，为处理下层表面，采用的方法有：连接一个直流电源以便下层带一电极性的方法，等离子处理下层的方法，以及向下层进行离子注入的方法。
为实现本发明的第一和第二目的，提供了一种形成电介质的方法，它包含下列步骤：(a)在下层电介质上涂覆一导电材料并对其图形化，从而形成一导电层同时将下层电介质的一部分暴露出来；(b)对导电层和(或)下层电介质进行处理，以使导电层表面和暴露的下层电介质表面的电极性互不相同；以及(c)沉积一层其沉积速率随处理过的导电层表面和(或)处理过的下层电介质表面的电极性而变化的介电材料。
换言之，当在导电层(形成于下层电介质上)及在暴露于导电层间的下层电介质上形成层间电介质时，将导电层表面和下层电介质表面的电极性处理为互不相同，以便在导电层上和在下层电介质上层间电介质的沉积速率发生变化，以获得平整的层间电介质。
例如，当中间产物为电负性的O3-TEOS氧化物层被用作介电材料时，导电层表面被处理为负，而下层电介质的表面为正，以便在形成层间电介质时，下层电介质上的沉积速率由于下层电介质和中间产物之间的电吸引力而升高，而导电层上的沉积速率由于电排斥力而降低。这就使层间电介质基本平整。
此处，有可能在各种组合下构成导电层表面和下层电介质表面之间电极性的不同。例如，若中间产物为电负性的O3-TEOS氧化物层被用作介电材料，导电层表面可设定为没有电极性而只有下层电介质表面设定为正，以便导电层上的氧化物层具有典型的沉积速率而下层电介质上的氧化物层具有相对高的沉积速率。若导电层表面为负，则下层电介质表面可设定为没有电极性。
若沉积的介电材料为正电性，与O3-TEOS氧化物层极性相反，则应进行处理，使导电层表面和下电介质表面的电极性成为与上述情况相反。此时的处理(其中导电层表面和下层电介质表面具有不同的电极性)包括采用直流电源、等离子处理和离子注入的方法。
为实现本发明的第三目的，提供了一种CVD设备，在其中装有片子的基座和气体注入部分之间加有直流电源。
参照附图详细描述一下本发明的最佳实施例，将使本发明的上述目的和优点变得更为明显。在这些附图中：
图1A、1B和1C顺序示出了用常规方法形成并整平层间电介质的工序；
图2A、2B、2C和2D顺序示出了用另一常规方法形成并整平层间电介质的工序；
图3A、3B、3C和3D是对下金属布线密度引起O3-TEOS氧化物层沉积特性差异的解释图；
图4示出了离子注入之后O3-TEOS氧化物层沉积速率的变化；
图5A、5B、5C和5D顺序示出了采用O3-TEOS氧化物层形成电介质的常规工序；
图6A、6B和6C顺序示出了形成本发明电介质的方法的一个实施例；
图7A和7B解释了一种可用来形成本发明的电介质的半导体器件制造设备；以及
图8A和8B是一个剖面图，用以解释用图7B的设备来形成层间电介质的方法。
参照图6A，在半导体衬底51上形成一个由BPSG组成的下层电介质52。在下层电介质52上分别沉积厚度约为1500和500的硅化钨和掺杂多晶硅，然后进行图形化以形成导电层53。
参照图6B，对得到的结构进行N2+NH3等离子处理。等离子处理的条件是：处理时间为100秒，压力为2.5乇，功率为400W，温度为400℃，间距为350密尔，N2流速为2200ccm，NH3流速为80ccm。此处的N2+NH3等离子体可由N2、N2O、O2、O3或氩等离子体代替。等离子处理的目的是使暴露于导电层53之间的下层电介质52的表面保持正极性。由于在后面形成层间电介质54的工序中要用作电介质材料的O3-TEOS氧化物层的中间产物是负极性，故使下层电介质表面保持正极性的等离子处理就使暴露的下层电介质52的沉积速率大于导电层53的沉积速率。
离子注入方法可用于这种等离子处理，其效果与等离子处理相同。特别是当形成导电层53然后在得到的结构上注入正离子时，注入到导电层53中的离子被导电层中充裕的电子所中和。注入到下层电介质52的离子使下层电介质的表面变成正极性。
参照图6C，在已被等离子处理过的得到的结构上沉积厚度为3000A的O3-TEOS非掺杂硅化物玻璃，从而形成层间电介质54。由于O3-TEOS氧化物层在下层电介质52和导电层53上的沉积速率不同，这一层间电介质54有极好的整平性。此处，诸如O3-TEOS氧化物层的其它材料同它的带电极性的中间产品一起，也可用作O3-TEOS氧化物层。
尽管本发明的原理只用于在形成有导电层的电介质上形成层间电介质的工序中，但本发明的基本构想也可用于形成电介质的任何工序中。
图7A和7B示出了形成本发明电介质的方法中的半导体器件制造设备，其中图7A示出了一个常规的CVD设备而图7B示出了本发明的CVD设备。在图7A的常规CVD设备中，片子65直接安装在基座61上，无法在基座和气体注入部分之间进行电连接。但本发明的CVD设备有一个电源63位于基座61和气体注入部分62之间并将二者电连接在一起，而片子65安装在与基座接触的导电板64上。
当采用本发明的CVD设备在空白片子上沉积其中间产品为电负性的诸如O3-TEOS氧化物层的绝缘材料时，若正电极连接到基座61，则在片子65表面上产生正离子，从而由于电吸引力而提高O3-TEOS氧化物层的沉积速率。若负电极连接到基座61，则在片子65表面上产生负离子，以致由于电排斥力而降低O3-TEOS氧化物层的沉积速率。因此可使沉积速率按需要而得到控制，并可获得沉积特性极好的电介质。
参照图8A和8B，当本发明的CVD设备用来形成由O3-TEOS氧化物层这样的材料组成的层间电介质，且负电极连接到基座上时，导电层66的表面如图8A所示成为负极性，以致O3-TEOS氧化物层在其上的沉积速率降低，而在下层电介质67上O3-TEOS氧化物层的沉积速率正常。换言之，如图8B所示，O3-TEOS氧化物层69在导电层68上的沉积速率不同于在下层电介质67上的沉积速率，从而获得非常平整的层间电介质。此处参考号66表示半导体衬底。
上面解释的本发明实施例虽然是在电介质由中间产物为负极性的材料(如O3-TEOS氧化物层)所组成的情况下的例子，它也可用于沉积带有电极性(包括正极性)材料的任何工艺以及形成电介质的工艺。
如上所述，本发明的方法使电介质有高的沉积速率和极好的沉积特性。而且，本发明以其简化了的工艺可获得金属布线间的电介质或金属化之前的层间电介质，其平整度极好且不存在高温热处理引起的结破坏。此外，本发明的CVD设备方便了电介质的形成工艺。
本发明不局限于上述实施例，而可由本领域的一般技术人员在本发明的技术范围内作各种形式的修改。

Claims (8)

1.一种电介质形成方法，它包括下列步骤：
(a)在衬底表面上形成一其上形成有一导电层的下层电介质；
(b)对上述下层电介质进行等离子体处理，使其表面有一种电极性；以及
(c)在上述下层电介质上沉积一层中间层电介质，所述中间层电介质是由O3-TEOS和O3-HMDS所组成的一组中选出的一种。
2.如权利要求1所述的电介质形成方法，其特征在于：在所述步骤(c)中沉积的中间层电介质的中间产物的电极性与上述等离子体处理过的下层电介质的表面的电极性相反。
3.如权利要求2所述的电介质形成方法，其特征在于：所述的等离子体是由N2+NH3、N2、N2O、O2、O3和氩等离子体构成的一组材料中任选的一种。
4.如权利要求1所述的电介质形成方法，其特征在于上述步骤(b)还包括下列步骤：
(b1)在所述下层电介质上涂覆一层导电层并使其图形化，从而在形成一个导电层的同时暴露出上述下层电介质的一部分；
(b2)对上述导电层和上述下层电介质进行等离子体处理，使上述导电层表面和上述暴露出的下层电介质表面的电极性互不相同；以及
所述步骤(c)沉积的中间层电介质的沉积速率随上述等离子体处理过的导电层表面和下层电介质表面的电极性而变化。
5.如权利要求4所述的电介质形成方法，其特征在于：所述的等离子体是由N2+NH3、N2、N2O、O2、O3和氩等离子体所组成的一组中选出的任一种。
6.如权利要求1所述的电介质形成方法，其特征在于所述步骤(b)包括下列步骤：
(b1)在一下层电介质上涂覆一层导电层并使其图形化，从而在形成一个导电层的同时暴露出上述下层电介质的一部分；
(b2)向上述导电层的表面和上述下层电介质注入离子，使上述导电层表面和上述暴露出的下层电解质表面的电极性互不相同；以及
所述步骤(c)沉积的中间层电介质的沉积速率随上述等离子注入后的导电层表面和下层电介质表面的电极性而变化。
7.如权利要求6所述的电介质形成方法，其特征在于：上述步骤(b2)中的上述离子注入是用一种在其基座和气体流入部分之间连接有直流电源的半导体设备进行的。
8.如权利要求7所述的电介质形成方法，其特征在于所述步骤(b2)中的上述离子注入是通过将负电极连接到上述半导体设备的基座上来进行的。
CN94115591A 1993-08-31 1994-08-30 电介质形成方法 Expired - Fee Related CN1051400C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1019930017552A KR970007116B1 (ko) 1993-08-31 1993-08-31 반도체장치의 절연층 형성방법 및 그 형성장치
KR17552/93 1993-08-31
KR17552/1993 1993-08-31

Publications (2)

Publication Number Publication Date
CN1108805A CN1108805A (zh) 1995-09-20
CN1051400C true CN1051400C (zh) 2000-04-12

Family

ID=19362761

Family Applications (1)

Application Number Title Priority Date Filing Date
CN94115591A Expired - Fee Related CN1051400C (zh) 1993-08-31 1994-08-30 电介质形成方法

Country Status (5)

Country Link
US (2) US5656337A (zh)
JP (1) JPH0786190A (zh)
KR (1) KR970007116B1 (zh)
CN (1) CN1051400C (zh)
DE (1) DE4430120B4 (zh)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2711035B1 (fr) * 1993-10-04 1995-12-29 Plasmion Dispositif et procédé pour former un plasma par application de micro-ondes.
EP0706425A4 (en) * 1994-04-08 1997-12-29 Mark A Ray SELECTIVE PLASMA DEPOSIT
US6699530B2 (en) * 1995-07-06 2004-03-02 Applied Materials, Inc. Method for constructing a film on a semiconductor wafer
KR100199348B1 (ko) * 1995-12-23 1999-06-15 김영환 반도체 소자의 제조방법
KR100463328B1 (ko) * 1997-08-25 2005-04-06 삼성테크윈 주식회사 인터벌촬영시촬영조건조정이가능한장치및그방법
US7804115B2 (en) 1998-02-25 2010-09-28 Micron Technology, Inc. Semiconductor constructions having antireflective portions
US6274292B1 (en) * 1998-02-25 2001-08-14 Micron Technology, Inc. Semiconductor processing methods
US6384466B1 (en) * 1998-08-27 2002-05-07 Micron Technology, Inc. Multi-layer dielectric and method of forming same
US6281100B1 (en) 1998-09-03 2001-08-28 Micron Technology, Inc. Semiconductor processing methods
US6268282B1 (en) * 1998-09-03 2001-07-31 Micron Technology, Inc. Semiconductor processing methods of forming and utilizing antireflective material layers, and methods of forming transistor gate stacks
US6828683B2 (en) 1998-12-23 2004-12-07 Micron Technology, Inc. Semiconductor devices, and semiconductor processing methods
US7235499B1 (en) * 1999-01-20 2007-06-26 Micron Technology, Inc. Semiconductor processing methods
JP3229294B2 (ja) * 1999-06-04 2001-11-19 キヤノン販売株式会社 被成膜面の改質方法及び半導体装置の製造方法
US6821571B2 (en) 1999-06-18 2004-11-23 Applied Materials Inc. Plasma treatment to enhance adhesion and to minimize oxidation of carbon-containing layers
GB2354107B (en) * 1999-09-01 2004-04-28 Mitel Corp Surface stabilization of silicon rich silica glass using increased post deposition delay
US7067414B1 (en) 1999-09-01 2006-06-27 Micron Technology, Inc. Low k interlevel dielectric layer fabrication methods
JP2001077104A (ja) 1999-09-07 2001-03-23 Miyazaki Oki Electric Co Ltd 半導体装置の層間絶縁膜の形成方法
JP3348084B2 (ja) 1999-12-28 2002-11-20 キヤノン販売株式会社 成膜方法及び半導体装置
US6440860B1 (en) 2000-01-18 2002-08-27 Micron Technology, Inc. Semiconductor processing methods of transferring patterns from patterned photoresists to materials, and structures comprising silicon nitride
DE10010286A1 (de) * 2000-02-25 2001-09-13 Infineon Technologies Ag Verfahren zum Auffüllen von Vertiefungen in einer Oberfläche einer Halbleiterstruktur und eine auf diese Weise aufgefüllte Halbleiterstruktur
JP3419745B2 (ja) 2000-02-28 2003-06-23 キヤノン販売株式会社 半導体装置及びその製造方法
JP3549193B2 (ja) * 2000-03-31 2004-08-04 キヤノン販売株式会社 被成膜面の改質方法及び半導体装置の製造方法
JP2001291713A (ja) 2000-04-07 2001-10-19 Canon Sales Co Inc 成膜方法及び半導体装置
JP3944487B2 (ja) * 2000-04-11 2007-07-11 松下電器産業株式会社 半導体装置の製造装置
JP3934343B2 (ja) 2000-07-12 2007-06-20 キヤノンマーケティングジャパン株式会社 半導体装置及びその製造方法
US6794311B2 (en) 2000-07-14 2004-09-21 Applied Materials Inc. Method and apparatus for treating low k dielectric layers to reduce diffusion
US6753270B1 (en) 2000-08-04 2004-06-22 Applied Materials Inc. Process for depositing a porous, low dielectric constant silicon oxide film
KR100455430B1 (ko) * 2002-03-29 2004-11-06 주식회사 엘지이아이 열교환기 표면처리장비의 냉각장치 및 그 제조방법
CN101421433B (zh) * 2006-02-10 2013-11-06 分子间公司 用于联合改变材料、单元工艺和工艺顺序的方法和装置
JP2009054683A (ja) * 2007-08-24 2009-03-12 Panasonic Corp 半導体装置およびその製造方法
US9351879B2 (en) 2010-09-02 2016-05-31 Optimedica Corporation Patient interface for ophthalmologic diagnostic and interventional procedures
US8039920B1 (en) * 2010-11-17 2011-10-18 Intel Corporation Methods for forming planarized hermetic barrier layers and structures formed thereby
US20190067477A1 (en) * 2017-08-28 2019-02-28 United Microelectronics Corp. Semiconductor structure with doped fin-shaped structures and method of fabricating the same
CN113675106B (zh) * 2021-08-20 2024-04-02 长江存储科技有限责任公司 晶圆表面电荷量的检测方法和检测装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5221416A (en) * 1990-05-31 1993-06-22 Matsushita Electric Industrial Co., Ltd. Plasma surface treating method

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3698948A (en) * 1968-07-26 1972-10-17 Motorola Inc Fabrication of a silicon-silicon dioxide interface of predetermined space charge polarity
KR910000273B1 (ko) * 1985-05-09 1991-01-23 마쯔시다덴기산교 가부시기가이샤 플라즈마 처리장치
JPH0663099B2 (ja) * 1989-03-06 1994-08-17 善八 小久見 薄膜の製造方法
US5071670A (en) * 1990-06-11 1991-12-10 Kelly Michael A Method for chemical vapor deposition under a single reactor vessel divided into separate reaction chambers each with its own depositing and exhausting means
JPH0719777B2 (ja) * 1990-08-10 1995-03-06 株式会社半導体プロセス研究所 半導体装置の製造方法
JPH053258A (ja) * 1990-09-25 1993-01-08 Kawasaki Steel Corp 層間絶縁膜の形成方法
JPH0711446A (ja) * 1993-05-27 1995-01-13 Applied Materials Inc 気相成長用サセプタ装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5221416A (en) * 1990-05-31 1993-06-22 Matsushita Electric Industrial Co., Ltd. Plasma surface treating method

Also Published As

Publication number Publication date
US5656337A (en) 1997-08-12
US5560778A (en) 1996-10-01
CN1108805A (zh) 1995-09-20
KR970007116B1 (ko) 1997-05-02
JPH0786190A (ja) 1995-03-31
DE4430120A1 (de) 1995-03-02
DE4430120B4 (de) 2007-04-05
KR950007032A (ko) 1995-03-21

Similar Documents

Publication Publication Date Title
CN1051400C (zh) 电介质形成方法
CN1133202C (zh) 在半导体衬体上形成通孔的等离子蚀刻方法
US4641420A (en) Metalization process for headless contact using deposited smoothing material
EP1109211A2 (en) Method of reducing undesired etching of insulation due to elevated boron concentrations
CN1522313A (zh) 在低介电常数电介质上沉积化学气相沉积膜和原子层沉积膜的方法
KR19980080896A (ko) 반도체 장치 형성 방법
CN1233852A (zh) 超薄单相金属导体扩散阻挡层
CN100352035C (zh) 用于高纵横比半导体器件的掺硼氮化钛层
CN1174474C (zh) 在势垒层上淀积铜的方法
US5382550A (en) Method of depositing SiO2 on a semiconductor substrate
US20030042606A1 (en) Method of forming a conductive contact
US6791149B2 (en) Diffusion barrier layer for semiconductor wafer fabrication
KR960005046B1 (ko) 반도체 집적회로 및 그 제조 방법
CN101038904A (zh) 半导体器件及其制造方法
KR100538633B1 (ko) 반도체 소자의 금속 배선 형성 방법
CN1179613C (zh) 一种改善有机低介电常数层附着力的表面处理方法
CN101211822A (zh) 具有金属互连的半导体器件及其制造方法
CN1482655A (zh) 金属膜半导体器件及其制造方法
US6541369B2 (en) Method and apparatus for reducing fixed charges in a semiconductor device
CN1451177A (zh) 改进的氟掺杂二氧化硅薄膜
CN1144270C (zh) 制造具有多层布线层的半导体装置的方法
CN100576496C (zh) 双镶嵌结构的形成方法
KR101477494B1 (ko) 비정질 탄소막의 에어갭 형성방법
CN1203697A (zh) 化学机械抛磨的间隔绝缘材料顶层
CN1236975A (zh) 互联系统及其生产方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20000412

Termination date: 20100830