CN106024050A - 输出状态失败信号的半导体存储器件及其操作方法 - Google Patents

输出状态失败信号的半导体存储器件及其操作方法 Download PDF

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Abstract

在操作半导体存储器件的方法中，接收编程命令，并通过施加编程脉冲到字线来执行编程操作以增大要被编程的存储单元的阈值电压。通过施加验证电压到字线来从选中存储单元读取页数据，并基于页数据来判定与编程通过相对应的存储单元的数目是否大于确定数目。基于判定结果来输出状态失败信号。

Description

输出状态失败信号的半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求于2015年3月31日提交的申请号为10-2015-0045328的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
本发明的实施例涉及一种电子器件，更具体地，涉及一种半导体存储器件及其操作方法。
背景技术
半导体存储器件使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)的半导体。半导体存储器件通常分类为易失性存储器件和非易失性存储器件。
在无恒定电源的情况下，易失性存储器件不能够保持其数据。易失性存储器的示例包括静态随机存取存储器(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)等。即使在无恒定电源的情况下，非易失性存储器件仍能够保持其数据。非易失性存储器的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)等。快闪存储器通常分类为或非(NOR)型快闪存储器和与非(NAND)型快闪存储器。
发明内容
实施例提供一种具有改善的可靠性的半导体存储器件以及包括其的存储系统。
一个实施例包括一种操作半导体存储器件的方法，该方法包括：接收编程命令；通过施加编程脉冲到字线来执行编程操作以增大选中存储单元之中要被编程的存储单元的阈值电压；通过施加验证电压到该字线来从选中存储单元读取页数据；基于页数据来第一次判定选中存储单元之中与编程通过相对应的存储单元的数目是否大于确定数目；以及基于第一判定结果来输出状态失败信号。
当选中存储单元之中与编程通过相对应的存储单元的数目大于确定数目时，可以执行输出状态失败信号。
该方法还可以包括：当与编程通过相对应的存储单元的数目小于或等于确定数目时，再次执行编程操作。
该方法还可以包括：在再次执行编程操作之后，通过施加验证电压到该字线来从选中存储单元读取第二页数据；基于第二页数据来第二次判定与编程通过相对应的存储单元的数目是否大于或等于临界值；以及基于第二判定结果来输出编程完成信号。
当基于第二页数据而选中存储单元之中与编程通过相对应的存储单元的数目大于或等于临界值时，可以执行输出编程完成信号。
可以重复再次执行编程操作、读取第二页数据以及第二次判定，直到基于第二页数据的与编程通过相对应的存储单元的数目大于或等于临界值。
确定数目可以小于临界值。
第一次判定可以包括：基于页数据来产生通过/失败位，通过/失败位表示选中存储单元中的每个是否对应于编程通过。
第一次判定还可以包括：根据通过/失败位之中具有第一逻辑值的数据位的数目是否大于确定数目来使能感测信号。
输出状态失败信号可以包括：根据感测信号来输出状态失败信号。
根据本发明的另一个方面，提供一种操作半导体存储器件的方法，该方法包括：接收编程命令；通过施加编程脉冲到字线来执行编程操作以增大选中存储单元之中要被编程的存储单元的阈值电压；通过施加验证电压到该字线来读取选中存储单元；判定选中存储单元之中具有比验证电压高的阈值电压的存储单元的数目是否大于确定数目；以及基于判定结果来输出状态失败信号。
根据本发明的一个方面，提供一种半导体存储器件，该半导体存储器件包括：多个存储单元，连接到多个字线；以及外围电路，适用于响应于编程命令而通过施加编程脉冲到多个字线之中的一个字线来对选中存储单元执行编程操作，以及通过施加验证电压到该字线来从选中存储单元读取页数据，其中，外围电路基于页数据来判定选中存储单元之中与编程通过相对应的存储单元的数目是否大于确定数目，并基于判定结果来输出状态失败信号。
根据本发明，能够提供具有改善的可靠性的半导体存储器件及包括其的存储系统。
附图说明
现在将在下文中参照附图来更完整地描述实施例。然而，本发明可以以不同的形式来实施，而不应当被解释为局限于本文中陈述的实施例。相反地，提供这些实施例使得本公开将彻底且完全，且这些实施例将把本发明的范围完整地传达给本领域技术人员。
在附图中，可能为了清楚而夸大了尺寸。需要理解的是，当一个元件被称作在两个元件“之间”时，该元件可以仅为两个元件之间的元件，或者也可以存在一个或更多个中间元件。自始至终相同的附图标记都指代相同的元件。
图1是图示根据本发明的一个实施例的半导体存储器件的框图。
图2是图示图1中的存储单元阵列的框图。
图3是图示具有最低有效位(LSB)和最高有效位(MSB)的存储单元的阈值电压分布的示图。
图4是图示对根据本发明的一个实施例的半导体存储器件编程的方法的流程图。
图5是图示图4中的步骤S150的流程图。
图6是图示图1中的页缓冲器以及与其对应的输出晶体管和第一控制晶体管的框图。
图7是图示图1中的检测器的实施例的电路图。
图8是图示包括图1中的半导体存储器件的存储系统的框图。
图9是图示图8中的存储系统的应用示例的框图。
图10是图示包括参照图9而描述的存储系统的计算系统的框图。
具体实施方式
在下面的具体实施方式中，已经仅示出了本发明的几个实施例。如本领域技术人员将认识到的，在不脱离本发明的精神或范围的情况下，可以以各种方法来修改描述的实施例。因此，附图和描述将被认作本质上是说明性的而非限制性的。
在说明书中，当一个元件被称作“连接”或“耦接”到另一个元件时，该元件可以直接连接或耦接到另一个元件或者可以以介于它们之间的一个或更多个中间元件来间接地连接或耦接到另一个元件。此外，当元件被称作“包括”部件时，这表示可以存在又一个元件。
图1是图示根据本发明的一个实施例的半导体存储器件50的框图。图2是图示图1中的存储单元阵列100的框图。
参见图1，半导体存储器件50可以包括存储单元阵列100和外围电路110。
存储单元阵列100可以包括多个存储块BLK1到BLKz。多个存储块BLK1到BLKz可以通过行线RL来连接到地址解码器120以及通过位线BL1到BLm来连接到读写电路140。多个存储块BLK1到BLKz中的每个可以包括多个存储单元。在一个实施例中，多个存储单元可以为非易失性存储单元。
参见图2，第一存储块BLK1到第z存储块BLKz可以共同地连接到第一位线BL1到第m位线BLm。在图2中，为了方便，图示了第一存储块BLK1中包括的元件，而省略了其他存储块BLK2到BLKz中的每个中包括的元件。将理解的是其他存储块BLK2到BLKz中的每个可以与第一存储块BLK1相同。
存储块BLK1可以包括多个单元串CS1_1到CS1_m。第一单元串CS1_1到第m单元串CS1_m可以分别连接到第一位线BL1到第m位线BLm。
多个第一单元串CS1_1到第m单元串CS1_m中的每个可以包括漏极选择晶体管DST、串联地连接的多个存储单元MC1到MCn以及源极选择晶体管SST。漏极选择晶体管DST可以连接到漏极选择线DSL1。第一存储单元MC1到第n存储单元MCn可以连接到第一字线WL1到第n字线WLn。源极选择晶体管SST可以连接到源极选择线SSL1。漏极选择晶体管DST的漏极可以连接到对应的位线。第一单元串CS1_1到第m单元串CS1_m中的漏极选择晶体管可以连接到第一位线BL1到第m位线BLm。源极选择晶体管SST的源极可以连接到公共源极线CSL。在一个实施例中，公共源极线CSL可以共同地连接到第一存储块BLK1到第z存储块BLKz。
漏极选择线DSL1、第一字线WL1到第n字线WLn以及源极选择线SSL1可以被包括在图1的行线RL中。可以通过地址解码器120来控制漏极选择线DSL1、第一字线WL1到第n字线WLn以及源极选择线SSL1。可以通过控制逻辑160来控制公共源极线CSL。可以通过读写电路140来控制第一位线BL1到第m位线BLm。
重新参见图1，外围电路110可以包括地址解码器120、电压发生器130、读写电路140、数据输入/输出电路150、控制逻辑160和检测器170。
地址解码器120可以通过行线RL来连接到存储单元阵列100。地址解码器120可以响应于控制逻辑160的控制来操作。
地址解码器120通过控制逻辑160来接收地址ADDR。可以以字线为单位来执行对半导体存储器件50的编程。当执行编程时，地址ADDR可以包括块地址和行地址。
地址解码器120可以将接收到的地址ADDR中的块地址解码。地址解码器120可以根据解码的块地址来选择存储块BLK1到BLKz之中的一个存储块。
地址解码器120可以将接收到的地址ADDR中的行地址解码。地址解码器120可以通过根据解码的行地址而将从电压发生器130接收到的电压施加到行线RL来选择选中存储块中的一个字线。在编程操作期间，地址解码器120可以施加编程脉冲到选中字线，并施加比编程脉冲低的通过脉冲到未选字线。在编程验证操作期间，地址解码器120可以施加验证电压到选中字线，并施加比验证电压高的验证通过电压到未选字线。
在一个实施例中，地址解码器120可以包括地址缓冲器、块解码器和行解码器等。
电压发生器130可以通过使用被供应到半导体存储器件50的外部电源电压来产生多个电压。电压发生器130可以响应于控制逻辑160的控制来操作。
在一个实施例中，电压发生器130可以通过调节外部电源电压来产生内部电源电压。由电压发生器130产生的内部电源电压可以用作半导体存储器件50的操作电压。
在一个实施例中，电压发生器130可以通过使用外部电源电压和内部电源电压来产生多个电压。例如，电压发生器130可以包括接收内部电源电压的多个泵电容器。电压发生器130可以响应于控制逻辑160的控制而通过选择性地激活多个泵电容器来产生多个电压。可以通过地址解码器120来将产生的电压施加到字线。在编程操作期间，电压发生器130可以产生高电压编程脉冲以及比编程脉冲低的通过脉冲。在编程验证操作期间，电压发生器130可以产生验证电压以及比验证电压高的验证通过电压。
读写电路140可以包括第一页缓冲器PB1到第m页缓冲器PBm。第一页缓冲器PB1到第m页缓冲器PBm可以通过相应的第一位线BL1到第m位线BLm来连接到存储单元阵列100。第一页缓冲器PB1到第m页缓冲器PBm可以响应于控制逻辑160的控制来操作。
第一页缓冲器PB1到第m页缓冲器PBm可以与数据输入/输出电路150通信数据。在编程操作期间，第一页缓冲器PB1到第m页缓冲器PBm可以通过数据输入/输出电路150和数据线DL来接收要被储存的数据DATA。当编程脉冲被施加到选中字线时，第一页缓冲器PB1到第m页缓冲器PBm可以通过位线BL1到BLm来将要被储存的数据DATA传送到选中存储单元。连接到被施加了编程许可电压(例如，接地电压)的位线的存储单元可以具有增大的阈值电压。连接到被施加了编程禁止电压(例如，电源电压)的位线的存储单元的阈值电压可以被维持。在编程验证操作期间，第一页缓冲器PB1到第m页缓冲器PBm可以通过位线BL1到BLm来从选中存储单元读取页数据。
在一个实施例中，读写电路140可以包括列选择电路。
数据输入/输出电路150可以通过数据线DL来连接到第一页缓冲器PB1到第m页缓冲器PBm。数据输入/输出电路150可以响应于控制逻辑160的控制来操作。在编程操作期间，数据输入/输出电路150从外部控制器(未示出)接收要被储存的数据DATA。
控制逻辑160可以连接到地址解码器120、电压发生器130、读写电路140、数据输入/输出电路150和检测器170。控制逻辑160可以从外部控制器接收命令CMD和地址ADD。控制逻辑160可以响应于命令CMD来控制地址解码器120、电压发生器130、读写电路140、数据输入/输出电路150和检测器170。控制逻辑160可以将地址ADDR传送到地址解码器120。
检测器170可以连接到读写电路140和控制逻辑160。检测器170可以响应于控制逻辑160的控制来操作。
根据本发明的实施例，当接收到表示编程的命令CMD(在下文中被称作编程命令)时，外围电路110可以对选中存储单元执行一个或更多个编程操作。随后，外围电路110可以判定选中存储单元之中与编程通过相对应的存储单元的数目是否大于确定数目。根据判定结果，外围电路110可以输出状态失败信号SF而不以递增步长脉冲程序(ISPP)方式来重新执行编程操作。
在执行一个或更多个编程操作之后，可以执行编程验证操作。在编程验证操作期间，从选中存储单元读取的页数据可以被储存在第一页缓冲器PB1到第m页缓冲器PBm中。第一页缓冲器PB1到第m页缓冲器PBm可以响应于控制逻辑160的控制来产生通过/失败位，通过/失败位表示页数据的数据位是否与要被储存的数据DATA的数据位相同。通过/失败位表示选中存储单元是否达到期望的电压状态。产生的通过/失败位可以被传送到检测器170。
当通过/失败位之中与编程通过相对应的数据位的数目大于确定数目时，检测器170可以使能感测信号DS。当通过/失败位之中与编程通过相对应的数据位的数目小于或等于确定数目时，检测器170可以禁止感测信号DS。
当感测信号DS被使能时，控制逻辑160输出状态失败信号SF而不再次执行编程操作。半导体存储器件50可以终止与编程命令CMD相对应的编程操作。外部控制器可以基于状态失败信号SF而知道要被储存的数据DATA未被储存在半导体存储器件50中。随后，外部控制器可以控制半导体存储器件50来将要被储存的数据DATA编程在其他存储单元中。
图3是图示具有最低有效位(LSB)和最高有效位(MSB)的存储单元的阈值电压分布的示图。在图3中，横轴代表阈值电压，而纵轴代表存储单元的数目。
参见图3，在编程操作之前选中存储单元具有擦除状态E。例如，与擦除状态E相对应的电压范围可以低于接地电压。在一个实施例中，可以定义为处于擦除状态E中的存储单元储存逻辑值“1”。
在LSB编程操作期间，可以根据要被储存的数据DATA来将处于擦除状态E的存储单元编程为具有擦除状态E或下编程状态(LP)。
在编程操作期间，要被编程为下编程状态LP的存储单元的阈值电压增大，然后在编程验证操作期间，可以判定要被编程的存储单元的阈值电压是否高于第一验证电压Vvf1。在要被编程的存储单元之中，具有比第一验证电压Vvf1高的阈值电压的存储单元对应于编程通过。在要被编程的存储单元之中，具有低于或等于第一验证电压Vvf1的阈值电压的存储单元对应于编程失败。如果存在与编程失败相对应的存储单元，则可以再次执行编程操作。可以重复编程操作和验证操作直到不再有编程失败的存储单元。即，可以重复关于下编程状态LP的编程操作和关于第一验证电压Vvf1的验证操作，由此执行LSB编程操作。
在LSB编程操作期间，在每个存储单元中可以储存一个数据位，使得在选中存储单元中可以储存一个LSB页LSBP。在一个实施例中，可以定义为处于擦除状态E的存储单元储存逻辑值“1”，以及处于下编程状态LP的存储单元储存逻辑值“0”。
在LSB编程操作之后，可以执行MSB编程操作。根据要被储存的数据DATA，可以将处于擦除状态E和下编程状态LP的存储单元编程为具有擦除状态E以及第一上编程状态UP1到第三上编程状态UP3。例如，可以将处于擦除状态E的存储单元编程为具有擦除状态E和第一上编程状态UP1中的一个，以及可以将处于下编程状态LP中的存储单元编程为具有第二上编程状态UP2和第三上编程状态UP3中的一个。出于此目的，可以施加擦除状态E与下编程状态LP之间的电压到选中字线，使得可以读取LSB页LSBP中的数据，以及可以参照读取的数据和要被储存的数据DATA来执行MSB编程操作。可以重复执行编程操作以及使用第二验证电压Vrf2到第四验证电压Vrf4的验证操作，由此执行MSB编程操作。
相应地，可以将MSB页MSBP额外地储存在选中存储单元中。在每个存储单元中可以储存两个数据位，使得可以在选中存储单元中定义LSB页LSBP和MSB页MSBP。
在一个实施例中，擦除状态E可以对应于数据“11”，第一上编程状态UP1可以对应于数据“01”，第二上编程状态UP2可以对应于数据“00”，以及第三上编程状态UP3可以对应于数据“10”。即，擦除状态E以及第一上编程状态UP1到第三上编程状态UP3中的最低有效位LSB可以分别被定义为“1”、“1”、“0”和“0”，以及擦除状态E以及第一上编程状态UP1到第三上编程状态UP3中的最高有效位MSB可以分别被定义为“1”、“0”、“0”和“1”。
假定在对存储单元执行LSB编程操作之后，命令对同一存储单元的LSB的编程操作。即，在LSB编程操作之后可以接收编程命令CMD、表示同一同存储单元的LSB页的地址ADDR以及要被储存的数据DATA。尽管选中存储单元根据之前的LSB编程操作而已经具有擦除状态E和下编程状态LP，但半导体存储器件50仍可以执行LSB编程操作。即，对同一存储单元可以重复执行LSB编程。在这种情形下，已经被储存在选中存储单元中的LSB页LSBP的数据可能被破坏。当根据错误校正码(其可以对读取的数据执行)来读取且解码被重复LSB编程的选中存储单元中的数据时，可以检测对数据的破坏。因此，可以降低半导体存储器件50的可靠性。
假定在对存储单元执行MSB编程操作之后，命令对同一存储单元的MSB编程操作。即使选中存储单元根据之前的MSB编程操作而已经具有擦除状态E和第一上编程状态UP1到第三上编程状态UP3，但半导体存储器件50仍可以执行MSB编程操作。在这种情形下，已经储存在选中存储单元中的LSB页LSBP和MSB页MSBP可能被破坏。
图4是图示对根据本发明的一个实施例的半导体存储器件50编程的方法的流程图。
参见图1和图4，在步骤S110处，可以接收编程命令CMD。可以接收编程命令CMD、表示选中存储单元的地址ADDR以及要被储存的数据DATA。要被储存的数据DATA可以被储存在第一页缓冲器PB1到第m页缓冲器PBm中。
在步骤S120处，可以执行编程操作。地址解码器120可以施加编程脉冲到选中字线。第一页缓冲器PB1到第m页缓冲器PBm可以根据要被储存的数据DATA来将第一位线BL1到第m位线BLm中的每个偏置为编程许可电压(例如，接地电压)或编程禁止电压(例如，电源电压)。连接到被施加了编程许可电压的位线的存储单元的阈值电压可以增大。连接到被施加了编程禁止电压的位线的存储单元的阈值电压可以被维持。
在步骤S130处，可以执行一个或更多个编程验证操作。地址解码器120可以施加验证电压到选中字线。第一页缓冲器PB1到第m页缓冲器PBm可以从经由第一位线BL1到第m位线BLm而选中的存储单元读取页数据。第一页缓冲器PB1到第m页缓冲器PBm可以检测选中存储单元的阈值电压是否高于验证电压，并基于检测结果来储存页数据。
每个页缓冲器可以基于读取的页数据中的数据位来判定存储单元是否具有期望的电压状态，并基于判定结果来产生通过/失败位。通过/失败位可以表示存储单元对应于编程通过和编程失败中的哪一个。
在LSB编程操作期间，第一页缓冲器PB1到第m页缓冲器PBm可以判定页数据中的每位是否与要被储存的数据DATA中的对应位相同，并基于判定结果来产生通过/失败位。例如，当页数据的第一位与要被储存的数据DATA的对应位相同时，可以产生表示编程通过的通过/失败位。当页数据的第一位与要被储存的数据DATA的对应位不同时，可以产生表示编程失败的通过/失败位。表示编程通过的通过/失败位可以具有例如逻辑值“1”。表示编程失败的通过/失败位可以具有例如逻辑值“0”。
在MSB编程操作期间，要理解的是在步骤S130处可以执行多个编程验证操作。可以通过使用第二验证电压Vvf2到第四验证电压Vvf4来对选中存储单元执行验证操作。每个页缓冲器可以基于根据编程验证操作而读取的页数据的数据位来判定存储单元是否具有期望的电压状态，并基于判定结果来产生通过/失败位。
在产生的通过/失败位之中，表示编程通过的通过/失败位的数目可以代表选中存储单元之中与编程通过相对应的存储单元的数目。
步骤S120和S130可以被包括在一个编程循环中。
在步骤S140处，可以判定当前执行的编程循环是否是第一编程循环。可以基于判定结果而执行步骤S150或S170。
在步骤S150处，可以判定与编程通过相对应的选中存储单元的数目是否大于确定数目。
检测器170可以从第一页缓冲器PB1到第m页缓冲器PBm接收通过/失败位，并将通过/失败位之中表示编程通过的数据位的数目与确定数目相比较。在一个实施例中，检测器170可以对通过/失败位之中的具有逻辑值“1”的数据位计数，并将计数值与确定数目相比较。作为另一个实施例，检测器170可以包括模拟电路，将具有逻辑值“1”的数据位反映到比较阻抗，并将比较阻抗与对应于确定数目的阻抗相比较。
可以预先设置确定数目。在一个实施例中，可以将元信息储存在存储单元阵列100的特定区域中，以及可以在半导体存储器件50的上电期间将元信息加载到控制逻辑160。可以根据加载的元信息来指定确定数目。
可以根据要被储存的数据DATA的特性来改变确定数目。要被储存的数据DATA可以是随机数据，因此，假定为要被储存的数据DATA之中的具有逻辑值“1”的数据位的数目类似于要被储存的数据DATA之中的具有逻辑值“0”的数据位的数目。在这种情形下，当执行LSB编程操作时，要被维持在擦除状态E的存储单元的数目可以类似于要被编程为下编程状态LP的存储单元的数目。在初始的编程脉冲被施加之后，要被编程为下编程状态LP的存储单元中的大多数不具有充分增大的阈值电压，因此可以对应于编程失败。无论编程脉冲的施加如何，要被维持为擦除状态E的存储单元都可以对应于编程通过。这可以意为大约所有选中存储单元中的一半对应于编程通过，而其他存储单元对应于编程失败。在这种情形下，确定数目可以被定义为选中存储单元的数目的一半与特定预期的和。作为示例，当一个字线的编程数目(NOP)为4时，选中存储单元的数目可以为连接到该一个字线的总的存储单元的1/4，而确定数目可以被定义为连接到该一个字线的总的存储单元的1/8与特定预期的和。作为另一个示例，当一个字线的编程数目(NOP)为1时，选中存储单元的数目可以等于连接到该一个字线的总的存储单元的数目，而确定数目可以被定义为连接到该一个字线的总的存储单元的一半与特定预期的和。
还假定为擦除状态E与第一上编程状态UP1到第三上编程状态UP3的存储单元的数目是类似的。在MSB编程操作期间，在施加初始的编程脉冲之后，要被编程为第一上编程状态UP1到第三上编程状态UP3的存储单元中的大多数不具有充分增大的阈值电压，因此可以对应于编程失败。无论编程脉冲的施加如何，要被维持为擦除状态E的存储单元都可以对应于编程通过。这可以意为与大约所有选中存储单元的1/4相对应的存储单元对应于编程通过，而其他存储单元对应于编程失败。在这种情形下，确定数目可以被定义为选中存储单元的数目的1/4与特定预期的和。
当初始的编程操作之后与编程通过相对应的选中存储单元的数目大于确定数目时，选中存储单元可以已经被编程。当与编程通过相对应的选中存储单元的数目大于确定数目时，可以执行步骤S160。当与编程通过相对应的选中存储单元的数目小于或等于确定数目时，可以执行步骤S170。
在步骤S160处，可以输出状态失败信号SF而不执行任何编程操作。
在步骤S170处，控制逻辑160可以设置电压发生器130以增大编程脉冲的电平。随后，可以再次执行步骤S120。在再次执行步骤S120时，可以使用增大的编程脉冲来执行编程操作。
在步骤S180处，可以判定与编程通过相对应的选中存储单元的数目是否大于或等于临界值。检测器170可以从第一页缓冲器PB1到第m页缓冲器PBm接收通过/失败位，并将通过/失败位之中表示编程通过的数据位的数目与临界值相比较。
临界值可以大于确定数目。临界值可以等于或类似于选中存储单元的数目。假定为临界值为选中存储单元的数目。当与编程通过相对应的选中存储单元的数目等于临界值时，所有选中存储单元都可以具有期望的电压状态。
在步骤S190处，当与编程通过相对应的选中存储单元的数目小于临界值时，控制逻辑160可以设置电压发生器130以增大编程脉冲的电平。随后，可以再次执行步骤S120。
在步骤S200处，当与编程通过相对应的选中存储单元的数目大于或等于临界值时，控制逻辑160可以输出编程完成信号。
根据本发明的实施例，当接收到编程命令CMD时，可以判定在初始的编程操作之后与编程通过相对应的选中存储单元的数目是否大于确定数目。根据判定结果，可以输出状态失败信号SF而不执行任何后续的编程操作。因此，控制半导体存储器件50的外部控制器(未示出)可以知道编程命令已经被重复地提供给选中页。
图5是图示图4中的步骤S150的实施例的流程图。
参见图5，在步骤S210处，可以判定具有第一逻辑值的通过/失败位的数目是否大于确定数目。具有第一逻辑值的通过/失败位的数目可以代表与编程通过相对应的选中存储单元的数目。当具有第一逻辑值的通过/失败位的数目大于确定数目时，可以执行步骤S220。当具有第一逻辑值的通过/失败位的数目小于或等于确定数目时，可以执行步骤S230。
在步骤S220处，可以使能感测信号DS。控制逻辑160可以响应于使能的感测信号DS来输出状态失败信号SF。在步骤S230处，可以禁止感测信号DS。当感测信号DS被禁止时，可以再次执行对选中存储单元的编程。
图6是图示图1中的页缓冲器PB1到PBm中的任意一个页缓冲器PB1以及与其相对应的第一输出晶体管OT1和第一控制晶体管CT1的框图。
参见图6，第一页缓冲器PB1可以包括预充电电路210、位线选择晶体管ST、感测电路220和输入/输出电路230。
预充电电路210连接到第一位线BL1。在编程验证操作期间，预充电电路210可以响应于控制逻辑160的控制来将预充电电压Vprc传送到第一位线BL1。在一个实施例中，预充电电路210可以包括响应于控制逻辑160的控制而操作的开关元件。
位线选择晶体管ST可以连接在第一位线BL1与感测电路220之间。位线选择晶体管ST可以响应于来自控制逻辑160的感测信号SES来将第一位线BL1与感测电路220彼此电连接。
感测电路220可以通过位线选择晶体管ST来连接到第一位线BL1。感测电路220可以包括多个锁存器LAT1到LAT3和比较器221。当位线选择晶体管ST在编程验证操作期间导通时，感测电路220可以感测第一位线BL1的电压或电流，并将对应的数据储存在第一锁存器LAT1中。
第二锁存器LAT2可以储存表示对应的存储单元根据编程而要具有的电压状态的数据位。第二锁存器LAT2可以储存要被储存在对应的单元中的数据位(其在要被储存的数据DATA中)。
比较器221可以基于储存在第一锁存器LAT1和第二锁存器LAT2中的数据位来判定对应的存储单元是否具有期望的电压状态，以及基于判定结果来产生通过/失败位。例如，比较器221可以通过将储存在第一锁存器LAT1中的数据位与储存在第二锁存器LAT2中的数据位相比较来产生通过/失败位。产生的通过/失败位可以被储存在第三锁存器LAT3中。
输入/输出电路230可以连接到感测电路220。输入/输出电路230可以响应于控制逻辑160的控制来将第一锁存器LAT1中的数据输出到数据线DL。
可以提供第一输出晶体管OT1和第一控制晶体管CT1给第一页缓冲器PB1。晶体管OT1和CT1可以串联地连接在第一线L1与参考节点之间。第一输出晶体管OT1的栅极可以连接到第三锁存器LAT3中的第一锁存器节点QM1。第一控制晶体管CT1的栅极可以连接到控制信号VS。可以从控制逻辑160提供控制信号VS。
第一晶体管OT1可以根据被锁存到第一锁存器节点QM1的数据来导通。例如，当逻辑值“1”被储存在第一锁存器节点QM1中时，第一输出晶体管OT1可以导通。当控制信号VS被使能使得第一控制晶体管CT1导通时，第一线L1可以电连接到参考节点。即，当控制信号VS被使能时，第一线L1可以根据第一锁存器节点QM1中的数据而电连接到参考节点。
与第一页缓冲器PB1相似，输出晶体管和控制晶体管可以被提供给第二页缓冲器PB2到第m页缓冲器PBm中的每个。输出晶体管和控制晶体管可以组成反射器(reflector)。这将参考图7来详细描述。
图7是图示图1中的检测器170的实施例的电路图。
参见图1和图7，检测器170可以包括反射器310、电流镜320和电流传感器330。
反射器310可以包括第一输出晶体管OT1到第m输出晶体管OTm以及第一控制晶体管CT1到第m控制晶体管CTm。第一输出晶体管OT1到第m输出晶体管OTm可以连接到第一锁存器节点QM1到第m锁存器节点QMm。第一锁存器节点QM1到第m锁存器节点QMm可以分别对应于第一页缓冲器PB1到第m页缓冲器PBm中的第三锁存器LAT3的节点。第一输出晶体管OT1到第m输出晶体管OTm可以分别根据储存在第一锁存器节点QM1到第m锁存器节点QMm中的通过/失败位来导通。
第一控制晶体管CT1到第m控制晶体管CTm的栅极可以连接到控制信号VS。当控制信号VS被使能时，第一控制晶体管CT1到第m控制晶体管CTm可以导通。
第一线L1可以通过反射器310来连接到参考节点。第一线L1可以通过电流镜320来连接到电源电压VCC。当控制信号VS被使能时，可以根据锁存器节点QM1到QMm的通过/失败位来确定反射器310的阻抗。当控制信号VS被使能时，可以根据反射器310的阻抗来确定流经第一线L1的感测电流SI。当控制信号VS被使能时，反射器310可以根据锁存器节点QM1到QMm的通过/失败位来提供感测电流SI。
电流镜320可以包括第一PMOS晶体管PT1和第二PMOS晶体管PT2以及第一晶体管T1和第二晶体管T2。第一PMOS晶体管PT1可以连接在电源电压VCC与第一节点N1之间。第一节点N1可以连接到第一线L1。第一PMOS晶体管PT1的栅极可以连接到第二PMOS晶体管PT2的栅极，且还连接到第一节点N1(即，第一PMOS晶体管PT1的漏极)。第二PMOS晶体管PT2可以连接在电源电压VCC与第二节点N2之间。第二PMOS晶体管PT2的栅极可以连接到第一PMOS晶体管PT1的栅极。
第一晶体管T1和第二晶体管T2可以串联地连接在第二节点N2与参考节点之间。第一晶体管T1可以响应于控制信号VS而导通。第二晶体管T2可以响应于控制信号VCC1而导通。
根据以上描述的配置，感测电流SI可以被反射为反射电流RI。可以根据第一晶体管T1和第二晶体管T2的阻抗值来确定第二节点N2的电压。
可以通过感测反射电流RI的量来判定具有逻辑值“1”的通过/失败位的数目是否小于确定数目。反射电流RI可以被传送到电流传感器330。电流传感器330感测反射电流RI的量，由此产生感测信号DS。
图8是图示包括图1中的半导体存储器件50的存储系统1000的框图。
参见图8，存储系统1000可以包括半导体存储器件50和控制器1200。
半导体存储器件50可以如参照图1而描述的来配置和操作。在下文中，将省略重复的描述。
控制器1200可以连接到主机Host和半导体存储器件50。控制器1200可以响应于来自主机Host的请求来访问半导体存储器件50。例如，控制器1200可以控制半导体存储器件50的读取操作、写入操作、擦除操作和后台操作。控制器1200可以在半导体存储器件50与主机Host之间提供接口。控制器1200可以驱动用于控制半导体存储器件50的固件。
控制器1200可以包括随机存取存储器(RAM)1210、处理单元1220、主机接口1230、存储器接口1240和错误校正块1250。
RAM 1210可以用作处理单元1220的操作存储器、半导体存储器件50与主机Host之间的高速缓冲存储器以及半导体存储器件50与主机Host之间的缓冲存储器中的一种或更多种。
处理单元1220可以控制控制器1100的常规操作。
处理单元1220可以将从主机Host接收到的数据随机化(randomize)。例如，处理单元1220可以通过使用随机种子来将从主机Host接收到的数据随机化。可以将被随机化的数据作为要储存的数据DATA提供给半导体存储器件50以将其编程到存储单元阵列100。
处理单元1220可以在读取操作期间将从半导体存储器件50接收到的数据去随机化(de-randomize)。例如，处理单元1220可以通过使用去随机种子来将从半导体存储器件50接收到的数据去随机化。可以将被去随机化的数据输出到主机Host。
在一个实施例中，处理单元1220可以通过驱动软件或固件来执行随机化操作和去随机化操作。
主机接口1230可以包括用于在主机Host与控制器1200之间交换数据的协议。在一个实施例中，控制器1200可以通过各种接口协议(诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小盘接口(ESDI)协议、集成驱动电路(IDE)协议以及私人协议)中的一种或更多种来与主机通信。
存储器接口1240可以与半导体存储器件50接口。例如，存储器接口1240可以包括与非接口或者或非接口。
错误校正块1250可以通过使用错误校正码来检测并校正从半导体存储器件50接收到的数据中的错误。
可以将控制器1200和半导体存储器件50集成在一个半导体器件中。在一个实施例中，可以将控制器1200和半导体存储器件50集成在一个半导体器件中以构成存储卡。例如，可以将控制器1200和半导体存储器件50集成在一个半导体器件中以构成存储卡(诸如PC卡(个人计算机存储卡国际协会，PCMCIA)、紧凑式快闪存储(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用快闪储存器(UFS))。
可以将控制器1200和半导体存储器件50集成在一个半导体器件中以构成半导体驱动或固态驱动(SSD)。半导体驱动SSD可以包括被配置用来将数据储存在半导体存储器中的储存设备。当存储系统1000用作半导体驱动SSD时，连接到存储系统1000的主机Host的操作速度能够得到显著地提升。
作为另一个示例，存储系统1000可以被提供为电子设备(诸如计算机、超移动PC(UMPC)、工作站、网络本、个人数字助手(PDA)、便携式计算机、网络板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数字相机、三维电视、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字录像机、数字视频播放器、能够在无线环境中收发信息的设备、构成家庭网络的各种电子设备中的一种、构成计算机网络的各种电子设备中的一种、构成远程信息处理网络的各种电子设备中的一种、RFID设备或构成计算系统的各种组件中的一种)的各种部件中的一种。
在一个实施例中，可以以各种形式来封装半导体存储器件50或存储系统1000。例如，可以以诸如层叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料度量四扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统内封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)和芯片级处理层叠封装(WSP)的方式来封装半导体存储器件50或存储系统1000。
图9是图示图8中的存储系统1000的应用示例2000的框图。
参见图9，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个半导体存储芯片。多个半导体存储芯片可以被划分为多个组。
在图9中，图示为多个组通过第一通道CH1到第k通道CHk来与控制器2200通信。每个半导体存储芯片可以与参照图1而描述的半导体存储器件50相似地配置和操作。
每个组可以通过一个公用通道来与控制器2200通信。控制器2200可以与参照图8而描述的控制器1200类似地配置。控制器2200可以通过多个通道CH1到CHk来控制半导体存储器件2100的多个存储芯片。
在图9中，已经图示为多个半导体存储芯片可以连接到一个通道。然而，将理解为可以修改存储系统2000使得一个半导体存储芯片可以连接到一个通道。
图10是图示包括参照图9而描述的存储系统2000的计算系统3000的框图。
参见图10，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储系统2000。
存储系统2000可以通过系统总线3500来电连接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300而供应的数据或被中央处理单元3100处理过的数据可以被储存在存储系统2000中。
在图10中，图示为半导体存储器件2100可以通过控制器2200来连接到系统总线3500。然而，半导体存储器件2100可以直接连接到系统总线3500。在这种情形下，可以由中央处理单元3100和RAM 3200来执行控制器2200的功能。
在图10中，图示为可以提供参照图9而描述的存储系统2000。然而，可以用参照图8而描述的存储系统1000来替代存储系统2000。在一个实施例中，计算系统3000可以包括参照图8而描述的存储系统1000和参照图9而描述的存储系统2000两者。
根据本发明的实施例，能够防止对选中存储单元重复执行编程。因此，能够提供具有改善的稳定性的半导体存储器件。
在本文中已经公开了实施例，尽管使用了特定术语，但它们仅在一般意义和描述性的意义上使用和理解，而不用于限制本发明的范围。在一些示例中，对于本领域技术人员将明显的是在本申请的提交中，除非另外表明，否则关于特定实施例而描述的特征、特性和/或元件可以单独使用或者结合关于其他实施例而描述的特征、特性和/或元件来使用。相应地，本领域技术人员将理解，在不脱离在所附权利要求书中陈述的本发明的精神和范围的情况下，可以在形式上和细节上做出各种修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种操作半导体存储器件的方法，所述方法包括：
接收编程命令；
通过施加编程脉冲到字线来执行编程操作以增大要被编程的存储单元的阈值电压；
通过施加验证电压到所述字线来从选中存储单元读取页数据；
基于页数据来第一次判定与编程通过相对应的存储单元的数目是否大于确定数目；以及
基于第一判定结果来输出状态失败信号。
技术方案2.如技术方案1所述的方法，其中，当与编程通过相对应的存储单元的数目大于确定数目时，执行输出状态失败信号。
技术方案3.如技术方案1所述的方法，还包括：当与编程通过相对应的存储单元的数目小于或等于确定数目时，再次执行编程操作。
技术方案4.如技术方案3所述的方法，还包括：
在再次执行编程操作之后，通过施加验证电压到所述字线来从选中存储单元读取第二页数据；
基于第二页数据来第二次判定与编程通过相对应的存储单元的数目是否大于或等于临界值；以及
基于第二判定结果来输出编程完成信号。
技术方案5.如技术方案4所述的方法，其中，当基于第二页数据的与编程通过相对应的存储单元的数目大于或等于临界值时，执行输出编程完成信号。
技术方案6.如技术方案4所述的方法，其中，重复再次执行编程操作、读取第二页数据以及第二次判定，直到基于第二页数据的与编程通过相对应的存储单元的数目大于或等于临界值。
技术方案7.如技术方案4所述的方法，其中，确定数目小于临界值。
技术方案8.如技术方案1所述的方法，其中，第一次判定包括：基于页数据来产生通过/失败位，所述通过/失败位表示选中存储单元中的每个是否对应于编程通过。
技术方案9.如技术方案8所述的方法，其中，第一次判定还包括：根据通过/失败位之中具有第一逻辑值的数据位的数目是否大于确定数目来使能感测信号。
技术方案10.如技术方案9所述的方法，其中，输出状态失败信号包括：根据感测信号来输出状态失败信号。
技术方案11.一种操作半导体存储器件的方法，所述方法包括：
接收编程命令；
通过施加编程脉冲到字线来执行编程操作以增大要被编程的存储单元的阈值电压；
通过施加验证电压到所述字线来读取选中存储单元；
判定具有比验证电压高的阈值电压的存储单元的数目是否大于确定数目；以及
基于判定结果来输出状态失败信号。
技术方案12.如技术方案11所述的方法，其中，当具有比验证电压高的阈值电压的存储单元的数目大于确定数目时，执行输出状态失败信号。
技术方案13.如技术方案11所述的方法，还包括：当具有比验证电压高的阈值电压的存储单元的数目小于或等于确定数目时，重复执行和读取。
技术方案14.一种半导体存储器件，包括：
多个存储单元，连接到多个字线；以及
外围电路，适用于响应于编程命令而通过施加编程脉冲到一个字线来对选中存储单元执行编程操作，以及通过施加验证电压到所述字线来从选中存储单元读取页数据，
其中，外围电路基于页数据来判定与编程通过相对应的存储单元的数目是否大于确定数目，并基于判定结果来输出状态失败信号。
技术方案15.如技术方案14所述的半导体存储器件，其中，当与编程通过相对应的存储单元的数目大于确定数目时，外围电路输出状态失败信号。
技术方案16.如技术方案14所述的半导体存储器件，其中，当与编程通过相对应的存储单元的数目小于或等于确定数目时，外围电路还重复执行和读取。
技术方案17.如技术方案14所述的半导体存储器件，其中，外围电路通过基于页数据而产生的通过/失败位来判定与编程通过相对应的存储单元的数目是否大于确定数目，其中，通过/失败位表示选中存储单元中的每个是否对应于编程通过。
技术方案18.如技术方案17所述的半导体存储器件，其中，外围电路还包括：检测器，适用于根据通过/失败位之中具有第一逻辑值的数据位的数目是否大于确定数目来使能感测信号。
技术方案19.如技术方案18所述的半导体存储器件，其中，外围电路还包括：控制逻辑，适用于根据感测信号来输出状态失败信号。

Claims (10)

1.一种操作半导体存储器件的方法，所述方法包括：
接收编程命令；
通过施加编程脉冲到字线来执行编程操作以增大要被编程的存储单元的阈值电压；
通过施加验证电压到所述字线来从选中存储单元读取页数据；
基于页数据来第一次判定与编程通过相对应的存储单元的数目是否大于确定数目；以及
基于第一判定结果来输出状态失败信号。
2.如权利要求1所述的方法，其中，当与编程通过相对应的存储单元的数目大于确定数目时，执行输出状态失败信号。
3.如权利要求1所述的方法，还包括：当与编程通过相对应的存储单元的数目小于或等于确定数目时，再次执行编程操作。
4.如权利要求3所述的方法，还包括：
在再次执行编程操作之后，通过施加验证电压到所述字线来从选中存储单元读取第二页数据；
基于第二页数据来第二次判定与编程通过相对应的存储单元的数目是否大于或等于临界值；以及
基于第二判定结果来输出编程完成信号。
5.如权利要求4所述的方法，其中，当基于第二页数据的与编程通过相对应的存储单元的数目大于或等于临界值时，执行输出编程完成信号。
6.如权利要求4所述的方法，其中，重复再次执行编程操作、读取第二页数据以及第二次判定，直到基于第二页数据的与编程通过相对应的存储单元的数目大于或等于临界值。
7.如权利要求4所述的方法，其中，确定数目小于临界值。
8.如权利要求1所述的方法，其中，第一次判定包括：基于页数据来产生通过/失败位，所述通过/失败位表示选中存储单元中的每个是否对应于编程通过。
9.一种操作半导体存储器件的方法，所述方法包括：
接收编程命令；
通过施加编程脉冲到字线来执行编程操作以增大要被编程的存储单元的阈值电压；
通过施加验证电压到所述字线来读取选中存储单元；
判定具有比验证电压高的阈值电压的存储单元的数目是否大于确定数目；以及
基于判定结果来输出状态失败信号。
10.一种半导体存储器件，包括：
多个存储单元，连接到多个字线；以及
外围电路，适用于响应于编程命令而通过施加编程脉冲到一个字线来对选中存储单元执行编程操作，以及通过施加验证电压到所述字线来从选中存储单元读取页数据，
其中，外围电路基于页数据来判定与编程通过相对应的存储单元的数目是否大于确定数目，并基于判定结果来输出状态失败信号。
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