CN106133842A - 存储器装置的软封装后修复 - Google Patents

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Abstract

本发明揭示用于软封装后修复的设备及方法。一个此类设备可包含：存储器单元，其在封装中；易失性存储器，其经配置以响应于进入软封装后修复模式而存储有缺陷地址数据；匹配逻辑电路；及解码器。所述匹配逻辑电路可产生匹配信号，所述匹配信号指示对应于待存取地址的地址数据是否匹配存储于所述易失性存储器中的所述有缺陷地址数据。所述解码器可响应于所述匹配信号指示对应于所述待存取地址的所述地址数据匹配存储于所述易失性存储器中的所述有缺陷地址数据而选择存取所述存储器单元的第一群组而非所述存储器单元的第二群组。所述存储器单元的所述第二群组可对应于与存储于所述设备的非易失性存储器中的其它有缺陷地址数据相关联的替换地址。

Description

存储器装置的软封装后修复
技术领域
本发明涉及存储器装置，且更明确地说，涉及存储器装置的封装后修复。
背景技术
存储器装置(例如动态随机存取存储器(DRAM)、静态RAM(SRAM)、快闪存储器等等)的存储器单元可经历导致错误及/或故障的缺陷。在一些情形中，在已封装存储器装置(例如，存储器芯片)之后，存储器单元可被识别为有缺陷的(下文中“有缺陷存储器单元”)，例如在其中存储器单元在封装过程之前为无缺陷的情形中。封装的实例包含但不限于通过环氧树脂、陶瓷封装、金属/玻璃封装等等进行的囊封。在已封装存储器装置之后，存储器装置可经测试以识别有缺陷存储器单元。映射(例如，指派)到有缺陷存储器单元的地址可重新映射(例如，重新指派)到功能存储器单元(例如，未识别为有缺陷的存储器单元)，使得存储器装置可仍是有效的。
非易失性存储器(例如，可编程元件，例如熔丝或反熔丝)可经编程以存储对应于映射到有缺陷存储器单元的一或多个地址的数据。可编程元件群组的一个实例是一行反熔丝。反熔丝在其初始状态中具有高电阻。当跨越反熔丝施加相对高电压时，反熔丝可永久地形成导电路径。反熔丝可具有类似于电容器的结构的结构，即，两个导电端子被电介质层分开。为形成导电路径，跨越所述端子施加相对高电压，从而击穿所插置电介质层并在反熔丝端子之间形成导电链路。穿过反熔丝形成导电路径称为“使反熔丝熔断”。
存在用于执行封装后修复的特定协议。封装后修复可涉及使反熔丝熔断。使反熔丝熔断可在反熔丝编程时间(其可约为200毫秒(ms))内执行。在一些应用中，此延迟可不合意地影响存储器的性能。
因此，存在改进封装后修复的需要。
附图说明
依据特定实施例的具体实施方式且依据附图，将更好地理解所述实施例，此意指图解说明且并非限制所述实施例。
图1是图解说明根据实施例的经配置以重新映射封装后的存储器地址的存储器装置的存储器组的示意性框图。
图2是根据实施例的执行封装后修复的说明性过程的流程图。
图3是根据实施例的图1的存储器装置的一部分的示意图。
图4是根据实施例的图1的存储器装置100的行解码器的示意图。
具体实施方式
对特定实施例的以下详细说明呈现对本发明的具体实施例的各种说明。然而，本发明可以如由权利要求书所定义及所涵盖的众多不同方式体现。在此说明中，参考图式，其中相似元件符号可指示相同或功能上类似的元件。
在已封装存储器装置之后，通常可仅经由封装的节点(例如，触点、引脚等)在外部进行存取，此可使得对存储器装置的修复比封装之前更困难。另外，在已将存储器装置封装且组装到例如双列直插式存储器模块(DIMM)、快闪存储卡、智能电话、平板计算机等较大单元中之后，可识别(例如，检测)一些有缺陷存储器单元。能够在封装之后修复存储器装置(例如能够改进总体合格率且减小成本)将是合意的。
一些现有存储器装置包含可用于替换有缺陷存储器单元群组(例如，行)的存储器单元群组(例如，行)。在一个此类装置中，对应于有缺陷存储器单元群组的地址数据(下文中“有缺陷地址数据”)可存储于例如反熔丝或熔丝的可编程元件中。所述可编程元件可用于将有缺陷存储器单元群组的地址重新映射到起作用的另一存储器单元群组(例如，“冗余”存储器单元群组)。对应于待存取地址的地址数据可响应于激活命令而锁存。所述装置可接着通过将经锁存地址数据与有缺陷地址数据进行比较而检查经锁存地址数据是否匹配有缺陷地址数据。举例来说，行解码器可致使选定存储器单元行被激活以存取与经锁存地址数据相关联的数据。当经锁存地址数据匹配由可编程元件所存储的有缺陷地址数据时，所述选定行可为冗余存储器单元行。
封装后修复操作可涉及使反熔丝熔断及/或使熔丝熔断。在当前技术中，使反熔丝熔断可花费约200ms。此延迟可不合意地影响存储器的性能，这是因为在当前技术中，其它存储器操作可被执行达约几十纳秒(ns)(例如，约15ns或约20ns)。用于执行本文中所揭示的封装后修复的方法及设备可执行封装后修复操作达与其它存储器操作类似的时间量。因此，封装后修复操作的延迟可约为另一存储器操作的延迟。
本文中所论述的封装后修复可与现有封装后修复协议兼容。举例来说，本文中所论述的封装后修复可运用用于进行封装前修复及/或封装后修复的现有可编程元件组(例如反熔丝组及/或熔丝组)来实施。有缺陷冗余存储器单元可根据本文中所论述的原理及优点来修复。本文中所提供的封装后修复的方法及电路可应用于多种多样的存储器装置，例如DRAM、SRAM及NAND快闪存储器。另外，本文中所论述的封装后修复的电路实施方案可消耗相对小区域。
软封装后修复特征可修复封装后的有缺陷存储器单元。软封装后修复可是指非持续封装后修复方法。在软封装后修复中，在封装存储器装置之后，可将有缺陷地址数据存储于存储器装置的易失性存储器中。举例来说，有缺陷地址数据可对应于在封装后被识别为有缺陷的存储器单元群组。在一些情形中，在封装后被识别为有缺陷的存储器单元群组可为先前已将地址重新映射到的冗余存储器单元群组。在此些情形中，其它有缺陷地址数据可已存储于可编程元件(例如反熔丝)中，使得与其它有缺陷地址数据相关联的存储器单元不被存取。举例来说，有缺陷地址数据可存储为存储器装置的通电序列的一部分。有缺陷地址数据可存储于易失性存储器中直到存储器装置被断电为止。包括易失性存储器(例如锁存器、寄存器及/或触发器)的存储元件可存储有缺陷地址数据，且解码器可将有缺陷地址映射到另一存储器单元群组。其它存储器单元群组可为专用于软封装后修复的冗余存储器单元群组(例如，冗余存储器单元列或冗余存储器单元行)。例如，有缺陷地址可重复地映射到其它存储器单元群组。
软封装后修复可由在存储器装置外部的控制器控制。所述控制器可对应于存储器控制器、测试装备等等。所述控制器可通过将信号提供到其中以易失性方式存储有缺陷地址数据的封装式存储器装置的节点而修复所述封装式存储器装置。举例来说，所述控制器可将信号提供于封装式DRAM装置的预先存在的激活节点、数据写入节点、数据节点及/或类似节点上。在特定实施例中，所述控制器可将有缺陷地址数据冗余地存储于非易失性存储器中，所述非易失性存储器存储于经修复以供未来检索的封装式存储器装置外部。根据实施例，设备可包含第一存储器装置及第二存储器装置，且控制器可经配置以从第二存储器装置的非易失性存储器检索有缺陷地址数据且将所检索有缺陷地址数据提供到第一存储器装置。第一存储器装置及第二存储器装置可包含于封装式单元(例如双列直插式存储器模块或存储卡)中。
在实施例中，软封装后修复可通过将先前已重新映射到有缺陷冗余存储器单元群组的有缺陷地址重新映射来修复存储器装置。举例来说，已将地址重新映射到的冗余存储器单元群组本身在封装后可变为有缺陷的。在一个此类实施例中，有缺陷地址可重新映射到不同冗余存储器单元群组。
可执行软封装后修复的存储器装置可包含封装中的存储器单元、经配置以响应于进入软封装后修复模式而存储有缺陷地址数据的易失性存储器、匹配逻辑电路及解码器。所述匹配逻辑电路可产生匹配信号，所述匹配信号指示对应于存储器单元的待存取地址的地址数据是否匹配存储于易失性存储器中的有缺陷地址数据。所述解码器可响应于所述匹配信号指示对应于所述待存取地址的所述地址数据匹配存储于所述易失性存储器中的所述有缺陷地址数据而选择存取所述存储器单元的第一群组而非所述存储器单元的第二群组。所述存储器单元的所述第二群组可对应于与存储于所述设备的非易失性存储器中的其它有缺陷地址数据相关联的替换地址。
在此文件的上下文中，举例来说，经共同耦合存储器单元群组可对应于存储器单元“行”(其在本文中有时也称为“存储器行”)。经共同耦合存储器单元群组可替代地对应于存储器单元“列”。举例来说，修复存储器行可是指将先前指派给有缺陷存储器行的地址重新指派给另一存储器行。举例来说，将冗余行“编程”、“启用”及“停用”可意指将冗余存储器单元群组编程、启用或停用。以末尾“F”结束的逻辑信号名称可表示低态有效信号。然而，将了解，此文档的各种实施例可包含替代高态有效及/或低态有效逻辑信号或逻辑上等效的电路。
图1是图解说明根据实施例的经配置以执行软封装后修复的存储器装置100的存储器组的示意性框图。所图解说明存储器装置100包含控制逻辑电路110、存储元件112、匹配逻辑电路114、行启用电路116、行解码器118、包括数据行122及冗余行124的存储器阵列120以及可编程元件组126。存储器装置100可包含模式寄存器，且可响应于存储于模式寄存器中的值的改变而进入软封装后修复模式。存储器装置100可包含比图1中所图解说明多或少的元件。
控制逻辑电路110可接收软封装后修复信号SPPR及激活信号Activate作为输入且产生脉冲信号Pulse及软封装后修复脉冲SPPR Pulse。在易失性存储器元件(例如锁存器、寄存器、SRAM等等)撷取数据的充足量的时间内，可断言这两个脉冲信号。在已撷取数据之后，接着控制逻辑电路110可对这些脉冲信号解除断言。软封装后修复信号SPPR可经断言以进入软封装后修复操作模式。当存储器装置100在软封装后修复模式中操作时，可在将有缺陷地址数据提供到存储器装置100时断言激活信号Activate。当存储器装置100在软封装后修复模式中操作时，控制逻辑电路110可响应于激活信号Activate被断言而断言软封装后修复脉冲SPPR Pulse。当存储器装置100在除软封装后修复模式以外的操作模式中操作时，控制逻辑电路110可响应于激活信号Activate被断言而断言脉冲信号Pulse。
存储元件112可接收地址数据Address[N:0]并将地址数据Address[N:0]存储于易失性存储器元件中。存储元件112可包括用以存储地址数据Address[N:0]的任何适合易失性存储器元件。存储元件112可包含第一存储器元件群组及第二存储器元件群组。这些存储器元件群组可是在逻辑上彼此独立的。在一些例子中，这些存储器元件群组还可是在物理上彼此独立的。第一存储器元件群组可存储有缺陷地址数据。当断言软封装后修复脉冲信号SPPR Pulse时，可将地址数据Address[N:0]作为有缺陷地址数据存储于第一存储器元件群组中。第二存储器元件群组可存储对应于存储器阵列120的待存取(例如，读取或编程)地址的地址数据。当断言脉冲信号Pulse时，可将地址数据Address[N:0]存储于第二存储器元件群组中。
匹配逻辑电路114可将来自第一存储器元件群组的地址数据SPPR Addr_Lat[N:0]与来自第二存储器元件群组的地址数据Addr_Lat[N:0]进行比较。匹配逻辑电路114可响应于(例如，至少部分地基于)所述比较而产生软封装后修复匹配信号SPPR Match。软封装后修复匹配信号SPPR Match可经断言以指示存储器阵列120中的待存取地址匹配存储于存储元件112中的有缺陷地址。当待存取地址不匹配存储于存储元件中的有缺陷地址时，可对软封装后修复匹配信号SPPR Match解除断言。匹配逻辑电路还可响应于复位信号Reset而对软封装后修复匹配信号SPPR Match解除断言。
行启用电路116可包含经配置以控制激活一行存储器阵列120的电路。行启用电路116可接收激活信号Activate并将行启用信号Row Enable提供到行解码器118。在断言激活信号Activate之后，行启用电路116可提供启用行解码器118的延迟。此可使得行解码器118能够在地址数据及匹配信号准备好提供存储器阵列120的选定行地址时选择存储器阵列120的一行，所述选定行地址可为重新映射到冗余行124中的一冗余行的地址以修复数据行122中的有缺陷数据行或冗余行124中的有缺陷冗余行。
行解码器118可解码待存取地址以选择存储器阵列120中的待存取地址映射到的存储器单元行。当已知待存取地址不具有缺陷时，选定行可为数据行122中的一数据行。举例来说，当断言行启用信号Row Enable且待存取地址不匹配存储于存储元件112或可编程元件组126中的有缺陷地址时，可断言主要行信号Prime Row以作为选定行激活数据行122中的映射到待存取地址的行。行解码器118可响应于来自匹配逻辑电路114的软封装后修复匹配信号SPPR Match及/或来自可编程元件组126的冗余匹配信号Redundant Match而防止有缺陷行被激活。
当待存取地址匹配存储于存储元件112中的有缺陷地址及/或存储于可编程元件组126中的有缺陷地址时，行解码器可解码待存取地址以选择冗余行124中的一冗余行。冗余行信号Redundant Row可经断言以作为选定行激活冗余行124中的映射到待存取地址的行。响应于软封装后修复匹配信号SPPR Match被断言，代替冗余行124中的要是已断言冗余匹配信号Redundant Match那么将被激活的行，可激活冗余行124中的不同行。
举例来说，响应于冗余匹配信号Redundant Match被断言，行解码器118可解码由可编程元件组126提供的对应于待存取地址的冗余行地址数据Redundant Section[M:0]，以选择冗余行124中的最初已将有缺陷地址重新映射到的冗余行。响应于软封装后修复匹配信号SPPR Match指示待存取地址匹配存储于存储元件112中的有缺陷地址，行解码器118可替代地选择冗余行124中的不同冗余行，例如在其中最初已将有缺陷地址重新映射到的冗余行稍后已被识别为有缺陷的情形中。因此，将有缺陷地址数据存储于存储元件112中可用于防止冗余行124中的有缺陷行被选择。
存储器阵列120可包含易失性或非易失性存储器单元。可在存储器阵列120中实施的存储器单元的一些实例包含DRAM单元、SRAM单元、例如NAND快闪存储器单元的快闪存储器单元、相变存储器单元等等。如所图解说明，存储器阵列120包含数据行122及冗余行124。冗余行124可用于替换有缺陷数据行122或有缺陷冗余行。
可编程元件组126可使用可编程元件将有缺陷地址数据存储于阵列120中。可编程元件组126可将对应于待存取地址Address_Lat[N:0]的地址数据与由可编程元件所存储的有缺陷地址数据进行比较以判定待存取地址是否对应于阵列120的有缺陷地址。可编程元件组126可产生指示待存取地址是否匹配阵列120的有缺陷地址的冗余匹配信号。可编程元件组126可提供用于选择冗余行124中的已将有缺陷地址重新映射到的行的冗余地址数据Redundant Section[3:0]。
图1图解说明存储器装置100的一个组。在特定实施例中，图1中所图解说明的电路中的一些或全部电路可复制于存储器装置100的两个或两个以上组中。因此，参考图1所描述的软封装后修复可是按组解决方案。在一个实施例中，存储器装置100的多个组可同时执行软封装后修复。另一选择为或另外，存储器装置100的两个或两个以上组可依序执行软封装后修复。
图2是根据实施例的软封装后修复的说明性过程200的流程图。举例来说，过程200可由图1的存储器装置100实施。过程200的特征的任何组合可以存储于非暂时性计算机可读存储装置中的代码来体现。当被执行时，所述非暂时性计算机可读存储装置可致使执行过程200中的任何一些或全部过程。将理解，本文中所论述的方法中的任一者可包含更多或更少的操作且可视需要以任何次序执行所述操作。
过程200可执行软封装后修复。在一个实施例中，过程200作为存储器装置的通电序列的一部分而执行及/或响应于从在封装外部的装置(例如从存储器控制器或从测试装备)所接收的指令而执行。在框202处，可进入软封装后修复模式。可响应于在存储器装置(例如存储器装置100)的封装的外部可存取节点处接收到软封装后修复命令而进入软封装后修复模式。在进入软封装后修复模式之前，可执行其它封装后修复模式的操作。
在以软封装后修复模式操作时，在框204处，可接收激活命令。激活命令可接着为预充电。可运用激活命令来提供有缺陷地址数据。有缺陷地址当前可映射到“常规”存储器单元群组或可已重新映射到冗余存储器单元群组。在框206处，可将有缺陷地址数据存储于存储元件的易失性存储器(例如锁存器或寄存器)中。在软封装后修复模式期间可将一个以上有缺陷地址存储于存储元件中，使得存储器阵列的多个有缺陷部分可通过软封装后修复得以修复。在将有缺陷地址数据存储于存储元件中之后，在框208处，可退出软封装后修复模式。
在存储器装置的操作期间，可响应于在存储器装置的封装的一或多个外部可存取节点处所接收到的输入而执行存储器存取操作。存储器存取操作可包含读取操作及/或编程操作。作为存储器存取操作的一部分，可接收激活命令。在框210处，可接收具有待存取地址的激活命令。在框210处，还可将对应于待存取地址的地址数据存储于存储元件的易失性存储器中。
在框212处，可将待存取地址与有缺陷地址(例如，多个有缺陷地址)进行比较以判定是否存在软封装后修复匹配。当待存取地址匹配存储于存储元件中的有缺陷地址时，那么存在软封装后修复匹配。在框214处，可将有缺陷地址重新映射到存储器阵列的功能存储器单元群组。解码器可执行此重新映射。解码器还可越权控制与先前存储于非易失性存储器中的其它有缺陷地址数据相关联的替换地址，其中所述替换地址对应于先前映射到待存取地址的不同(例如，现在有缺陷)存储器单元群组。可将替换地址映射到非易失性存储器的存储其它有缺陷地址数据的位置。举例来说，解码器可基于非易失性存储器的存储其它有缺陷地址数据的位置而产生替换地址数据。另一选择为，可将替换地址存储于非易失性存储器中。接着在框210处，所述过程可继续进行。
另一方面，当在框212处待存取地址不匹配存储于存储元件中的有缺陷地址时，不存在软封装后修复匹配。在所述情形中，在框216处，解码器可解码待存取地址。解码器可选择存储器阵列的映射到待存取地址的存储器单元群组。存储器阵列的选定存储器单元群组可是存储器阵列的常规存储器单元群组或冗余存储器单元群组。接着在框210处，所述过程可继续进行。
图3是根据实施例的图1的存储器装置100的一部分的示意图。图3中所图解说明的存储器装置100的所述部分包含控制逻辑电路110、存储元件112及匹配逻辑电路114。
控制逻辑电路110可使用“与”门310或任何等效电路来执行软封装后修复信号SPPR与激活信号Activate的逻辑“与”。第一脉冲电路312可从“与”门310的输出产生软封装后修复脉冲SPPR Pulse，使得有缺陷地址数据可由存储元件112撷取，例如参考图2的过程200的框206所描述。第二脉冲电路314可从激活信号Activate产生脉冲信号Pulse，使得对应于待存取地址的地址数据可由存储元件112撷取。可存储待存取地址，举例来说，如结合图2的过程200的框210所描述。脉冲电路312及314可由逻辑门(例如“与非”门或“或非”门)及缓冲器(例如一或多个反相器)来实施。缓冲器可使信号延迟，使得逻辑门响应于被延迟的信号被断言而产生脉冲信号。脉冲电路312及314可产生用于存储元件112的脉冲，使得在地址数据准备好被存储时由存储元件112存储地址数据Address<13:0>。
存储元件112可包含第一存储器元件群组315a及第二存储器元件群组315b。这些存储器元件可是锁存器，例如所图解说明的D型锁存器或其它适合易失性存储器元件。尽管第一存储器元件群组315a及第二存储器元件群组315b在图3中各自经配置以存储14位的数据，但这些存储器元件可经配置以存储任何适合量的数据。由第一存储器元件群组315a及第二存储器元件群组315b所存储的地址数据可提供到匹配逻辑电路114。
匹配逻辑电路114可将地址数据进行比较。举例来说，匹配逻辑电路114可对存储于第一存储器元件群组315a中的数据的每一位及存储于第二存储器元件群组315b中的数据的对应位的补数执行“异或”逻辑功能。“异或”电路320可产生指示存储于第一存储器元件群组315a及第二存储器元件群组315b中的所有位是否匹配的输出。匹配逻辑电路114的锁存器可产生软封装后修复启用信号SPPREn。
如所图解说明，可将第一存储器元件群组315a的时钟输入及低态有效复位信号RSTF提供到产生软封装后修复启用信号SPPREn的“与非”锁存器的输入。“与非”锁存器可由第一“与非”门316及第二“与非”门318实施。此锁存器可在以除复位模式以外的模式操作时响应于软封装后修复脉冲SPPR Pulse被断言而断言软封装后修复启用信号SPPREn。另一方面，此锁存器可在以复位模式操作时响应于软封装后修复脉冲SPPR Pulse未被断言而对软封装后修复启用信号SPPREn解除断言。
当“异或”电路320指示有缺陷地址数据的所有位与对应于待存取地址的地址数据的对应位匹配且断言软封装后修复信号启用信号SPPREn时，可断言软封装后修复匹配信号SPPR Match。“与”门322或任何其它适合电路可用于执行“异或”电路320的输出与软封装后修复启用信号SPPREn的逻辑“与”功能。
图4是根据实施例的图1的存储器装置100的行解码器118的示意图。行解码器118可包含地址解码器410，所述地址解码器经配置以解码如由存储元件112提供的对应于待存取地址Address_Lat<13:0>的地址数据。当地址解码器410将待存取地址Address_Lat<13:0>映射到数据行122的主要行、行启用信号Row Enable被断言且不存在冗余匹配及软封装后修复匹配时，可选择所述主要行。可针对数据行122中的每一行提供一“与”门416。“与”门416可执行对应于数据行122中的选定行的地址解码器410的输出、行启用信号Row Enable与指示待存取地址有缺陷的信号的逻辑“与”。指示待存取地址有缺陷的信号可通过冗余匹配信号Redundant Match与软封装后修复匹配信号SPPR Match的“或非”逻辑功能而产生。如所图解说明，“或非”逻辑功能由“或”门412及反相器414实施。
当已知待存取地址有缺陷时，行解码器118可选择冗余行124中的一冗余行。当存储于存储元件112中的有缺陷地址数据或存储于可编程元件组126中的有缺陷地址数据指示待存取地址有缺陷时，行解码器118可选择冗余行124中的一行。当存在冗余匹配或SPPR匹配且行启用信号Row Enable信号被断言时，冗余行信号可选择冗余行124中的一行。“或”门412及“与”门418可实施此逻辑功能。
可解码冗余地址数据Redundant Section<3:0>以选择将选择冗余行124中的哪一行。替代地，行解码器118还可将有缺陷地址映射到冗余行124中的不同行。这些功能可运用任何适合解码器逻辑而实施。如所图解说明，解码器逻辑包含“或”门424以及“与”门426、428及429。“与”门426、428及429可在存在SPPR匹配时防止行被选择。因此，解码器逻辑可越权控制对应于存储于非易失性存储器中的其它有缺陷地址数据的替换地址。当针对特定存取地址实施一种以上类型的修复解决方案时，此可将较高优先级指派给软封装后修复解决方案。反相器422经提供以产生SPPR匹配信号的补数。另一方面，当存在SPPR匹配时，“或”门424可选择冗余行124中的特定行(即，图4的实施例中的冗余行[0])。因此，当通过软封装后修复来校正存储器阵列120的有缺陷行时，可选择特定冗余行。特定冗余行可替换最初映射到存储于存储元件112中的有缺陷地址的数据行122。特定冗余行还可替换冗余行124中的原本将映射到存储于存储元件112中的有缺陷地址的另一行。
解码器逻辑的输出可与指示有缺陷存储器行的信号组合。举例来说，如所图解说明，“与”门430可针对冗余行124中的每一者执行“与”门418的输出与解码器逻辑的相应输出的逻辑“与”。
在图4的实施例中，图1的存储器阵列120的冗余行124包含4个冗余行。可根据其它实施例而实施任何适合数目个冗余行。此外，解码器逻辑可经修改以选择冗余行124中的两个或两个以上特定行以使用两个或两个以上冗余行来实现软封装后修复。
上文所描述的原理及优点可应用于包含半导体装置或组件的各种设备。此些设备的实例可包含但不限于消费型电子产品、电子电路、电子电路组件、消费型电子产品的部件、电子测试装备等。此些设备的实例还可包含存储器芯片、存储器模块(例如双列直插式存储器模块(DIMM))、光学网络或其它通信网络的接收器电路及磁盘驱动器电路。消费型电子产品可包含但不限于移动电话、智能电话、电话、电视、计算机监视器、计算机、手持式计算机、平板计算机、个人数字助理(PDA)、微波炉、冰箱、立体声系统、盒式录音机或播放器、DVD播放器、CD播放器、VCR、MP3播放器、收音机、摄录像机、相机、数码相机、便携式存储器芯片、清洗机、干燥机、清洗机/干燥机、复印机、传真机、扫描仪、多功能外围装置、腕表、时钟等。此外，设备可包含半成品。
尽管已就特定实施例描述了本发明，但所属领域的一般技术人员所明了的其它实施例(包含不提供本文中所陈述的所有特征及优点的实施例)也在本发明的范围内。此外，上文所描述的各种实施例可经组合以提供进一步实施例。另外，在一个实施例的上下文中所展示的特定特征还可并入到其它实施例中。因此，本发明的范围仅通过参考所附权利要求书而定义。

Claims (24)

1.一种设备，其包括：
存储器单元，其在封装中；
易失性存储器，其经配置以响应于进入软封装后修复模式而存储有缺陷地址数据；
匹配逻辑电路，其经配置以产生匹配信号，所述匹配信号指示对应于待存取地址的地址数据是否匹配存储于所述易失性存储器中的所述有缺陷地址数据；及
解码器，其经配置以响应于所述匹配信号指示对应于所述待存取地址的所述地址数据匹配存储于所述易失性存储器中的所述有缺陷地址数据而选择存取所述存储器单元的第一群组而非所述存储器单元的第二群组，其中所述存储器单元的所述第二群组对应于与存储于所述设备的非易失性存储器中的其它有缺陷地址数据相关联的替换地址。
2.根据权利要求1所述的设备，其进一步包括所述非易失性存储器，其中所述解码器经配置以响应于以下各项而选择存取所述存储器单元的所述第二群组：
所述匹配信号指示对应于所述待存取地址的所述地址数据不匹配存储于所述易失性存储器中的所述有缺陷地址数据；及
另一匹配信号指示对应于所述待存取地址的所述地址数据匹配存储于所述设备的所述非易失性存储器中的所述其它有缺陷地址数据。
3.根据权利要求1所述的设备，其中所述解码器进一步经配置以响应于所述匹配信号指示对应于所述待存取地址的所述地址数据匹配存储于所述易失性存储器中的所述有缺陷地址数据而防止所述存储器单元的所述第二群组被选择。
4.根据权利要求1所述的设备，其中所述设备是存储器装置，所述存储器装置包括模式寄存器，其中所述存储器装置经配置以响应于存储于所述模式寄存器中的值的改变而进入所述软封装后修复模式。
5.根据权利要求1所述的设备，其中所述设备包括多个存储器组，其中所述多个存储器组中的一存储器组包含所述存储器单元、所述易失性存储器、所述匹配逻辑电路及所述解码器。
6.根据权利要求5所述的设备，其中所述设备经配置以逐组地执行软封装后修复。
7.根据权利要求1所述的设备，其中所述易失性存储器经配置以在进入所述软封装后修复模式之后响应于接收到激活命令而存储所述有缺陷地址数据。
8.根据权利要求1所述的设备，其进一步包括经配置以响应于进入所述软封装后修复模式且接收到激活信号而断言脉冲信号的控制逻辑电路，其中所述易失性存储器经配置以响应于所述脉冲信号被断言而存储所述有缺陷地址数据。
9.根据权利要求1所述的设备，其中所述存储器单元包含于动态随机存取存储器装置或静态随机存取存储器装置中的至少一者中。
10.根据权利要求1所述的设备，其进一步包括在所述封装外部且与所述封装的节点通信的控制器，其中所述控制器经配置以致使进入所述软封装后修复模式。
11.根据权利要求10所述的设备，其中所述设备包括多个存储器装置，所述多个存储器装置包括第一存储器装置及第二存储器装置，其中所述第一存储器装置包括所述存储器单元及所述易失性存储器，且其中所述控制器经配置以从所述第二存储器装置的非易失性存储器检索所述有缺陷地址数据且将所述有缺陷地址数据提供到所述第一存储器装置。
12.根据权利要求11所述的设备，其中所述设备包括封装式单元，所述封装式单元包括所述多个存储器装置，其中所述封装式单元包括双列直插式存储器模块或存储卡中的至少一者。
13.根据权利要求1所述的设备，其中所述非易失性存储器包括熔丝或反熔丝中的至少一者。
14.根据权利要求1所述的设备，其中存储器单元的所述第一及第二群组包括存储器装置的冗余存储器单元群组。
15.一种用于封装式存储器装置的封装后修复的电子实施方法，所述方法包括：
将有缺陷地址数据存储于所述封装式存储器装置的易失性存储器中，所述有缺陷地址数据对应于映射到所述存储器装置的有缺陷存储器单元群组的地址；
响应于所述有缺陷地址数据与所接收地址数据的比较而产生匹配信号；及
响应于所述匹配信号指示所述有缺陷地址数据与所述所接收地址数据匹配，
将所述所接收地址数据重新映射到所述存储器装置的第一存储器单元群组而非所述存储器装置的第二存储器单元群组，其中所述第二存储器单元群组对应于与存储于关联于所述存储器装置的非易失性存储器中的其它有缺陷地址数据相关联的替换地址。
16.根据权利要求15所述的方法，其进一步包括在封装后修复操作中将所述其它有缺陷地址数据存储于所述非易失性存储器中。
17.根据权利要求15所述的方法，其中在封装所述封装式存储器装置之前将所述其它有缺陷地址数据存储于所述非易失性存储器中。
18.根据权利要求15所述的方法，其进一步包括从独立于所述封装式存储器装置的第二存储器装置检索所述其它有缺陷数据。
19.根据权利要求15所述的方法，其中重新映射包括将所述地址重新映射到所述封装式存储器装置的特定冗余存储器单元行。
20.根据权利要求15所述的方法，其进一步包括响应于给所述封装式存储器装置通电而将所述有缺陷地址数据存储于所述易失性存储器中。
21.一种存储器装置，其包括：
存储器阵列，其在封装中；
易失性存储器，其在所述封装中，所述易失性存储器经配置以响应于进入软封装后修复模式且接收到激活命令而存储在所述封装的外部可存取节点处所接收的有缺陷地址数据；及
解码器，其在所述封装中，所述解码器经配置以响应于所接收地址数据匹配存储于所述易失性存储器中的所述有缺陷地址数据而选择所述存储器阵列的冗余存储器单元群组。
22.根据权利要求21所述的存储器装置，其中所述解码器进一步经配置以响应于所述所接收地址数据匹配存储于所述易失性存储器中的所述有缺陷地址数据而防止所述存储器阵列的另一冗余存储器单元群组被选择。
23.根据权利要求21所述的存储器装置，其进一步包括可编程元件，其中所述解码器进一步经配置以在所述所接收地址数据不匹配存储于所述易失性存储器中的所述有缺陷地址数据的情况下响应于存储于所述可编程元件中的数据而将所述所接收地址映射到所述存储器阵列的另一冗余存储器单元群组。
24.根据权利要求23所述的存储器装置，其中所述可编程元件包括反熔丝。
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