CN106972052A - 半导体结构及其制造方法 - Google Patents

半导体结构及其制造方法 Download PDF

Info

Publication number
CN106972052A
CN106972052A CN201611257688.7A CN201611257688A CN106972052A CN 106972052 A CN106972052 A CN 106972052A CN 201611257688 A CN201611257688 A CN 201611257688A CN 106972052 A CN106972052 A CN 106972052A
Authority
CN
China
Prior art keywords
substrate
recess
dielectric layer
drain region
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201611257688.7A
Other languages
English (en)
Other versions
CN106972052B (zh
Inventor
吴宏祥
吴国铭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106972052A publication Critical patent/CN106972052A/zh
Application granted granted Critical
Publication of CN106972052B publication Critical patent/CN106972052B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like

Abstract

本发明实施例揭示一种半导体结构及其制造方法。半导体结构包含：衬底；栅极结构，形成于衬底上；源极区与漏极区，形成于栅极结构的任一侧上的衬底中，源极区与漏极区皆具有第一传导型；以及介电层，其具有第一部分与第二部分，其中介电层的第一部分形成于栅极结构的一部分上，以及介电层的第二部分形成于衬底上并且延伸到漏极区的一部分，其中介电层包含至少一凹部于第二部分上。本发明实施例还提供一种相关的制造方法。

Description

半导体结构及其制造方法
技术领域
本揭示涉及半导体结构及其制造方法。
背景技术
半导体集成电路(integrated circuit，IC)产业已经历快速成长。IC材料与设计的技术进展已产生数代的IC，每一代比前一代具有更小且更复杂的电路。然而，这些进展具有越加复杂的IC处理与制造，以及为了实现这些进展，IC处理与制造需要类似的发展。例如，当装置组成的半导体电路用于高电压应用时，其中所述装置例如金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field effect transistor，MOSFET)，关于合并高电压装置与低电压装置(例如，逻辑装置)，芯片上系统(system-on-chip，SoC)技术发生问题。再者，随着技术进展，逻辑装置的尺寸持续缩小(例如，45nm与45nm以下)，可用高注入浓度完成工艺流程以防止源极与漏极之间的冲穿(punch-through)或降低源极与漏极的阻抗，因而可能造成更大的漏电问题与装置可信赖度降低。
发明内容
本揭示的一些实施例提供一种半导体结构，其包含：衬底；栅极结构，形成于衬底上；源极区与漏极区，形成于栅极结构的任一侧上的衬底中，源极区与漏极区皆具有第一传导型；以及介电层，其具有第一部分与第二部分，其中介电层的第一部分形成于栅极结构的一部分上，以及介电层的第二部分形成于衬底上并且延伸到漏极区的一部分，其中介电层包含至少一凹部于第二部分上。
本揭示的一些实施例提供一种半导体结构，其包含：衬底；栅极结构，形成于衬底上；源极区与漏极区，形成于栅极结构的任一侧上的衬底中，源极区与漏极区皆具有第一传导型；介电层，其具有第一部分与第二部分，其中介电层的第一部分形成于栅极结构的一部分上，以及介电层的第二部分形成于衬底上并且延伸到漏极区的一部分，其中介电层包含至少一凹部于第二部分上；以及层间介电(interlayer dielectric，ILD)层，形成于衬底上，ILD层包含贯穿沟渠到至少一凹部，其中贯穿沟渠实质被传导材料填充。
本揭示的一些实施例提供一种制造半导体结构的方法，其包含：提供衬底；形成栅极结构于衬底上；形成源极区与漏极区于栅极结构的任一侧上的衬底中，源极区与漏极区皆具有第一传导型；形成一介电层于衬底上，其中介电层具有第一部分与第二部分，第一部分形成于栅极结构的一部分上，以及第二部分形成于衬底上并且延伸到漏极区的一部分；以及形成至少一凹部于介电层的第二部分上。
附图说明
为协助读者达到最佳理解效果，建议在阅读本揭示时同时参考附件图示及其详细文字叙述说明。请注意为遵循业界标准作法，本专利说明书中的图式不一定按照正确的比例绘制。在某些图式中，尺寸可能刻意放大或缩小，以协助读者清楚了解其中的讨论内容。
图1到图11根据本揭示的例示实施例说明在不同制造阶段的高电压半导体装置的图式。
具体实施方式
本揭示提供了数个不同的实施方法或实施例，可用于实现本揭示的不同特征。为简化说明起见，本揭示也同时描述了特定零组件与布置的范例。请注意提供这些特定范例的目的仅在于示范，而非予以任何限制。举例来说，在以下说明第一特征如何在第二特征上或上方的叙述中，可能会包括某些实施例，其中第一特征与第二特征为直接接触，而叙述中也可能包括其它不同实施例，其中第一特征与第二特征中间另有其它特征，以致于第一特征与第二特征并不直接接触。此外，本揭示中的各种范例可能使用重复的参考数字和/或文字注记，以使文件更加简单化和明确，这些重复的参考数字与注记不代表不同的实施例与配置之间的关联性。
另外，本揭示在使用与空间相关的叙述词汇，如“在...之下”，“低”，“下”，“上方”，“之上”，“下”，“顶”，“底”和类似词汇时，为便于叙述，其用法均在于描述图示中一个元件或特征与另一个(或多个)元件或特征的相对关系。除了图示中所显示的角度方向外，这些空间相对词汇也用来描述所述装置在使用中以及操作时的可能角度和方向。所述装置的角度方向可能不同(旋转90度或其它方位)，而在本揭示所使用的这些空间相关叙述可以同样方式加以解释。
尽管本揭示提出广范围的数值范围与参数是约略值，然而特定范例中所提出的数值尽可能精准。然而，任何数值本质包含在个别测试测量中得到的标准偏差所造成的一些必要误差。同样地，如本文所使用，“约”一词通常指给定值或范围的10％、5％、1％、或0.5％之内。或者，当所述技艺中具有通常技术者考量时，“约”一词指平均值的可接受的标准误差。除了在操作/工作范例中，或是除非特别说明，否则例如材料的量、时间期间、温度、操作条件、量的比例、以及本文所揭示的类似者的所有的数值范围、数量、值、以及百分比应被理解为在所有例子中受到所述词“约”的修饰。据此，除非有相反的指示，否则本揭示与所附的权利要求书所提供的数值参数是约略值，并且可视需要而改变。至少，应至少根据报导的有效位数以及应用常规的进制技术而解读每一个数值参数。本文中，范围可表示为从一端点到另一端点或是在两端点之间。除非特别声明，否则本文所揭示的所有范围包含端点。
图1到11是根据本揭示的例示实施例说明在不同制造阶段的高电压半导体装置100的图式。应注意为了较佳理解所揭示的实施例，已简化图1到11。再者，高电压半导体装置100可配置为芯片上系统(SoC)装置，其具有被制造用于不同电压位准操作的各种PMOS与NMOS晶体管。PMOS与NMOS晶体管可提供低电压功能，包含逻辑/存储器装置以及输入/输出装置，以及包含电源管理装置的高电压功能性。例如，提供低电压功能性的晶体管可具有标准CMOS技术的1.1V的操作(或漏极)电压，或是标准CMPOS技术的特别(输入/输出)晶体管的1.8/2.5/3.3V电压。此外，提供中/高电压功能性的晶体管可具有操作(或漏极)电压为5V或更大(例如20-35V)。应理解高电压半导体装置100还可包含电阻器、电容器、电感、二极管、以及典型实施于集成电路中的其它合适的微电子装置。在本实施例中，高电压半导体装置100包含n型高电压MOS(n-type high voltage MOS，NHVMOS)装置。
参阅图1，提供半导体衬底202。衬底202可包含半导体晶片，例如硅晶片。或者，衬底202可包含其它元素半导体，例如锗。衬底202还可包含化合物半导体，例如碳化硅、砷化镓、砷化铟、以及磷化铟。再者，衬底202可包含合金半导体，例如硅锗、碳化硅锗、磷砷化镓(gallium arsenic phosphide)、磷化铟镓(gallium indium phosphide)。在实施例中，衬底202包含位于块状半导体上方的磊晶层(epi层)。再者，衬底202可包含绝缘体上半导体(semiconductor-on-insulator，SOI)衬底。例如，衬底202可包含通过例如注入氧的隔离(separation by implanted oxygen，SIMOX)工艺而形成包埋氧化物(buried oxide，BOX)层。在不同的实施例中，衬底202可包含包埋层，例如n型包埋层(n-type buried layer，NBL)、p型包埋层(p-type buried layer，PBL)、以及/或包含包埋氧化物(BOX)层的包埋介电层。在本实施例中，绘示n型HVMOS，衬底202包含p型衬底(p-衬底)。为了形成互补的HVMOS，在p-衬底202的p型HVMOS的有源区下方，可深注入n型包埋层，即深n槽(deep n-well，DNW)。
可在衬底202中形成隔离元件结构24，例如浅沟渠隔离(shallow trenchisolations，STI)或是包含隔离元件的硅的局部氧化(local oxidation of silicon，LOCOS)，以定义且电性隔离不同的有源区。作为范例，STI元件的形成可包含在衬底中，进行干式蚀刻形成沟渠，并且以绝缘体材料填充所述沟渠，所述绝缘体材料例如氧化硅、氮化硅、或氮氧化硅。所填充的沟渠可具有多层结构，例如以氮化硅或氧化硅填充的热氧化物衬垫层。本实施例的更进一步，可使用以下工艺顺序而产生STI结构：成长垫氧化物、形成低压化学气相沉积(LPCVD)氮化物层、使用光阻与掩模而图案化STI开口、在衬底中蚀刻沟渠、任选地(optionally)成长热氧化物沟渠衬垫以改良沟渠界面、以CVD氧化物填充所述沟渠、使用化学机械抛光(chemical mechanical polishing，CMP)工艺以回蚀与平面化、以及使用氮化物剥除工艺以移除氮化硅。
在图2中，通过所述技艺中已知的离子注入或扩散技术，在P-衬底202的不同区域中形成N槽(N-well，NW)206。例如，在光刻蚀刻或其它合适的工艺中，N槽掩模用以图案化光阻层205。例示的光刻工艺可包含工艺步骤为光阻涂覆、软烘烤、掩模对准、曝光、曝光后烘烤、显影、以及硬烘烤。可进行使用n型掺质的离子注入，所述n型掺质例如砷或磷，以于衬底202中形成N槽(NW)206。N槽206可指NHVMOS装置的延伸的漏极。
在图3中，通过所述技艺中已知的离子注入或扩散技术，在P-衬底202的不同区域中形成P槽(P-well，PW)208。可用如上述形成N槽206的类似方式，形成P槽208。P槽掩模用以图案化光阻层207，所述光阻层207保护N槽206。可进行使用p型掺质的离子注入，所述p型掺质例如硼，以于后续形成源极元件的区域中形成P槽208。应注意还可进行其它离子注入工艺以调整在衬底202的其它有源区域中的核心NMOS与PMOS装置的阈值电压成为所述技艺中已知者。
在图4中，在半导体衬底202上，形成栅极结构210。在此实施例中，栅极结构210包含形成于衬底202上的栅极介电层210b，以及形成于栅极介电层210b上的栅极电极210a。再者，栅极结构210重叠于N槽206的一部分与P槽208的一部分。栅极介电层210b可包含氧化硅层。或者，栅极介电层210b可任选地包含高介电常数介电材料、氮氧化硅、其它合适的材料、或其组合。高介电常数材料可选自于金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、二氧化铪(hafnium oxide)、或其组合。栅极介电层210b可具有多层结构，例如一层氧化硅与另一层高介电常数材料。可使用化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、热氧化物、其它合适工艺、或其组合，形成栅极介电层210b。
栅极电极210a可经配置而被耦合到金属互连并且可位于栅极介电层210b上方。栅极电极210a可包含掺杂多晶硅(或聚硅(polysilicon))。或者，栅极电极210a可包含金属，例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其它合适的传导材料、或其组合。可通过CVD、PVD、镀、以及其它合适的工艺，形成栅极电极210a。栅极电极210a可具有多层结构，并且可形成于使用不同工艺组合的多步骤工艺中。
而后，使用包含光刻图案化与蚀刻的工艺，将形成于衬底202上的栅极介电层210b与栅极电极210a图案化以形成多个栅极结构。图案化栅极介电层210b与栅极电极210a的例示方法如下所述。通过合适的工艺，例如旋涂，在多晶硅层上形成光阻层，而后通过适当的光刻图案化方法，将所述光阻层图案化以形成图案化的光阻元件。而后，在多个工艺步骤与各种适当顺序中，可通过干式蚀刻工艺，将光阻的图案转移到下方的多晶硅层与栅极介电层，以形成栅极电极与栅极介电。所述光阻可于之后被剥除。在另一实施例中，仅图案化栅极电极210a。在另一实施例中，可在所述多晶硅层上使用且形成硬掩模层。在硬掩模层上，形成图案化的光阻层。将光阻层的图案转移到硬掩模，而后转移到多晶硅层，以形成栅极电极210a。硬掩模层可包含氮化硅、氮氧化硅、碳化硅、以及/或其它合适的介电材料，并且可使用CVD或PVD的方法而形成。
在图5中，在栅极结构210的两侧壁上，形成多个侧壁间隔物230。所述侧壁间隔物230可包含介电材料，例如氧化硅。或者，所述侧壁间隔物230可任选地包含氮化硅、碳化硅、氮氧化硅、或其组合。在一些实施例中，所述侧壁间隔物230可具有多层结构。可通过沉积与蚀刻(非等向性蚀刻技术)形成所述侧壁间隔物230，如所述技艺中已知者。
在图6中，在P槽208中形成源极区232，以及在N槽206中形成漏极区234，其中所述源极区232与所述漏极区234是n型(称为N+或重掺杂区)。n型源极区232与n型漏极区234可位于栅极结构210的两侧上并且藉以插入。在一些实施例中，源极区232可包含边缘，所述边缘实质自对准(self-aligned)所述侧壁间隔物之一。在一些实施例中，漏极区234可包含边缘，所述边缘与所述侧壁间隔物的另一个分隔。据此，图案化的光阻层214可保护半导体衬底202的一部分，所述部分延伸超出所述侧壁间隔物的另一个的外边缘。在本实施例中，源极区232与漏极区234包含n型掺质，例如P或As。可通过例如离子注入或扩散的方法，形成源极区232与漏极区234。可使用快速热退火(rapid thermal annealing，RTA)工艺，以活化注入的掺质。在不同的实施例中，源极区232与漏极区234可具有用多工艺注入所形成的不同的掺杂概况。应注意可对于衬底的其它有源区中的PMOS装置，进行形成p型(称为P+或重掺杂区)的源极/漏极的工艺。据此，可通过图案化的光阻层214，保护包含本实施例的NMOS装置。
在图7中，在栅极结构210、所述侧壁间隔物230、源极区232、漏极区234以及多个隔离元件结构204上方，形成电阻保护氧化物(resist protective oxide，RPO)层250。在范例中，使用二氧化硅，形成RPO层250。在图8中，局部蚀刻移除RPO层250(如图7所示)，留下RPO层252于栅极结构210与所述侧壁间隔物230的至少一部分上方，延伸于漏极区234的一部分上方。RPO层252可作为以下所述的后续自对准硅化物(硅化物)工艺过程中的硅化物阻挡层。以RPO层252覆盖未使用硅化物工艺的装置区域。可通过使用例如氧化物湿式蚀刻，局部移除RPO层250，以定义RPO层252。此保护RPO层252下方的区域免于硅化物形成。
在图9中，在RPO层252上，形成凹部260_1到260_n。特别地，通过使用包含光刻图案化与蚀刻的工艺，在所述侧壁间隔物230与漏极区234之间的一部分上方的RPO层252上，形成凹部260_1到260_n，如所述技艺中已知者。以下说明图案化凹部260_1到260_n的例示方法。通过合适的工艺，例如旋涂，在RPO层252上形成光阻层，而后通过适当的光刻图案化方法，将所述光阻层图案化以形成图案化的光阻元件。在多个工艺步骤与各种适当的顺序中，而后可通过干式与/或湿式蚀刻工艺，将光阻的图案转移到下方的RPO层252，以形成凹部260_1到260_n。所述光阻层可在之后被剥除。光刻图案化与蚀刻的工艺可与标准的HV工艺结合；因此，对于形成凹部260_1到260_n，不特别需要额外的掩模。
凹部260_1到260_n的数目不受限，并且在一些实施例中，n等于或大于1。在此实施例中，凹部260_1到260_n中的每一个的长度L等于凹部260_1到260_n中的每一个的宽度W。由凹部260_2与260_3的放大部分可见，凹部260_1到260_n中的每一个的长度L约0.16微米，以及凹部260_1到260_n中的每一个的宽度W约0.16微米。然而，这并非本揭示的限制。在一些实施例中，凹部260_1到260_n中的每一个的长度L可不等于凹部260_1到260_n中的每一个的宽度W。例如，可沿着所述侧壁间隔物230与漏极区234之间的所述部分上方的RPO层252的表面的长度，形成细长矩形凹部，以替换凹部260_1到260_n。在一些实施例中，凹部260_1到260_n中的每一个可具有不同的尺寸。在一些实施例中，凹部260_1到260_n中的每一个的宽度W与水平躺在衬底202上的RPO层252的延伸部的宽度W1的比例范围可从约0.2到约0.3。在一些实施例中，凹部260_1到260_n中的每一个的宽度W与水平躺在衬底202上的延伸部的宽度W1的比例范围可从约0.1到约0.5。然而，这并非本揭示的限制。
在此实施例中，凹部260_1到260_n中的任两个相邻凹部之间的间隔S可为约0.16微米。然而，这并非本揭示的限制。在一些实施例中，凹部260_1到260_n中的任两个相邻凹部之间的间隔S的可为约0.16微米到约0.19微米的范围。在其它的实施例中，凹部260_1到260_n中的任两个相邻凹部之间的间隔S可为小于约0.16微米或大于约0.19微米。换句话说，间隔S与凹部的宽度W的比例范围可为约1到约1.2。在此实施例中，凹部260_1到260_n中的每一个的深度D可为约0埃到约650埃。换句话说，凹部260_1到260_n中的每一个的深度D与RPO层252的延伸部的厚度的比例范围可从约0到约0.8。然而，这并非本揭示的限制。请注意在一些实施例中，当深度D等于约0时，可不存在凹部260_1到260_n。此外，凹部260_1到260_n中的每一个的深度D不受限于等于RPO层252的延伸部的深度。换句话说，凹部260_1到260_n经配置以延伸到N槽206下方并且在穿过RPO层252之前停止。
可理解半导体装置100可进行进一步CMOS工艺，如所述技艺中已知者。例如，半导体装置100可进一步包含在衬底202上形成各种接点与金属元件。可通过硅化而形成硅化物元件，例如金属硅化物(salicide)，其中在Si结构旁形成金属材料，而后升高温度以退火且造成下方硅与金属之间的交互作用，因而形成硅化物，并且蚀刻移除未反应的金属。金属硅化物材料可自对准而形成于各种元件上，例如源极区232、漏极区234与/或栅极电极210a，以减少接触电阻。在此实施例中，源极区232中形成源极金属硅化物区262，以及漏极区234中形成金属硅化物区264，如图10所示。
同样地，在衬底202上形成多个图案化的介电层与传导层，以形成多层互连，以耦合衬底202中的各种p型与n型掺杂区，例如源极区232、漏极区234、以及栅极电极210a。在实施例中，层间介电(interlayer dielectric，ILD)层266与多层互连(multilayerinterconnect，MLI)结构268形成于架构中，使得ILD层266分离且隔离每一金属层与其它金属层。在范例的进一步中，MLI结构268包含衬底202上形成的多个接点、通路与金属线。在范例中，MLI结构268可包含传导材料，例如铝、铝/硅/铜合金、钛、氮化钛、钨、多晶硅、金属硅化物；或其组合，称为铝互连。可通过包含物理气相沉积(或溅镀)、化学气相沉积(CVD)、或其组合的工艺，形成铝互连。形成铝互连的其它制造技术可包含光刻工艺与蚀刻，以图案化多个垂直连接(通路与接点)与水平连接(传导线)的传导材料。或者，可使用铜多层互连以形成金属图案。铜互连结构可包含铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、或其组合。可通过包含CVD、溅镀、镀、或其它合适的工艺的技术，形成铜互连。
ILD层266包含氧化硅。替代地或附加地，ILD层266包含具有低介电常数的材料，所述低介电常数例如小于约3.5的介电常数。在实施例中，介电层包含二氧化硅、氮化硅、氮氧化硅、聚亚酰胺、旋涂玻璃(spin-on glass，SOG)、掺杂氟化物的硅酸盐玻璃(fluoride-doped silicate glass，FSG)、掺杂碳的氧化硅、Black(Applied Materials ofSanta Clara,Calif.)、Xerogel、Aerogel、无定形经氟化的碳、聚对二甲苯(Parylene)、BCB(双苯并环丁烯(bis-benzocyclobutenes))、SiLK(Dow Chemical,Midland,Mich.)、聚亚酰胺、与/或其它合适的材料。可通过包含旋涂、CVD、或其它合适工艺的技术，形成介电层。
可在集成工艺中，例如镶嵌工艺，形成MLI结构268与ILD层266。在镶嵌工艺中，使用例如铜的金属作为互连的传导材料。可附加地或替代地使用另一金属或金属合金作为各种传导元件。据此，可使用氧化硅、氟化的氧化硅玻璃或低介电常数(k)材料用于ILD层266。在镶嵌工艺过程中，在介电层中形成沟渠，并且在所述沟渠中填充铜。如图11所示，在ILD层266中形成以金属填充的沟渠272，所述金属例如铜，以将源极区232的源极金属硅化物区262互连到上MLI结构268；在ILD层266中形成以金属填充的沟渠274，所述金属例如铜，以将漏极区234的漏极金属硅化物区264互连到上MLI结构268；在ILD层266中形成以金属填充的沟渠273，所述金属例如铜，已将栅极电极210a互连到上MLI结构268；以及在ILD层266中形成以金属填充的沟渠271，所述金属例如铜，以将RPO层252互连到上MLI结构268。可在凹部260_1到260_n其中之一上形成沟渠271，以及填充于沟渠271中的金属可实质填充所述凹部260_1到260_n其中之一。在一些实施例中，可在凹部260_1到260_n至少其中之一上形成沟渠271。例如，可在凹部260_1到260_n上形成沟渠271，以及沟渠271中所填充的金属可实质填充凹部260_1到260_n。如所述技艺中所已知，之后可实施化学机械抛光(CMP)技术以回蚀且平面化衬底表面。
沟渠271经由MLI结构268与沟渠272而耦合到源极区232。因此，在操作过程中，沟渠271与源极区232等电位。在漏极区234的高电压所诱导的高电压电场因而受到沟渠271中所填充的金属遮蔽。在此方式中，沟渠271可被视为电压电场势垒，以及至少在漏极区234的对侧与沟渠271的底部上方的区域可约与源极区232等电位。在栅极结构210的电压崩溃可因而缓解。此外，填充凹部260_1到260_n的沟渠271中的金属可有助于延伸金属势垒，以保护栅极结构210与衬底202之间的界面。再者，栅极结构210与漏极区234之间的电容CGD也可被降低，因而增加操作带宽。
在不同的实施例中，本方法与结构提供增强性能的高电压装置。通过实施以金属填充的沟渠271，所述金属延伸到漏极区与栅极结构之间的RPO层，可显著降低崩溃电压与操作带宽而不会牺牲传导电阻。相较于现有结构包含有意设置于漏极区与栅极结构之间的衬底中的STI元件，由于移除阻断电流的STI元件，因而可改良本揭示的传导电阻。再者，可使用与形成逻辑装置(低电压)的NMOS与PMOS装置(CMOS工艺流程)相同的工艺，制造本文所揭示的高电压装置及其制造方法，而不需要额外的光掩模与/或其它工艺。因此，维持制造SoC的低成本，所述SoC包含高电压与逻辑装置。
所揭示的结构与方法可具有各种实施例、修饰、以及变异。高电压装置可不限于n型MOS装置，并且可延伸到具有类似结构与架构的p型MOS装置，差别在于可保留所有掺杂型并且具有DNW包埋的衬底。根据所欲的晶体管性能的设计，修饰对应尺寸。其它的实施例可包含但不限于垂直扩散的金属氧化物半导体(vertical diffused metal-oxide-semiconductor，VDMOS)、其它型式的高功率MOS晶体管、鳍结构场效应晶体管(Finstructure field effect transistors，FinFET)、以及应变的MOS结构。
本揭示的一些实施例提供一种半导体结构。所述半导体结构包含：衬底；栅极结构，形成于所述衬底上；源极区与漏极区，形成于所述栅极结构的任一侧上的所述衬底中，所述源极区与所述漏极区皆具有第一传导型；以及电阻保护氧化物(resist protectiveoxide，RPO)层，其具有第一部分与第二部分，其中所述RPO层的所述第一部分形成于所述栅极结构的一部分上，以及所述RPO层的所述第二部分水平形成于所述衬底上并且延伸到所述漏极区的一部分，其中所述RPO层包含至少一凹部于所述第二部分上。
本揭示的一些实施例提供一种半导体结构。所述半导体结构包含：衬底；一栅极结构，形成于所述衬底上；源极区与漏极区，形成于所述栅极结构的任一侧上的所述衬底中，所述源极区与所述漏极区皆具有第一传导型；电阻保护氧化物(resist protectiveoxide，RPO)层，其具有第一部分与第二部分，其中所述RPO层的所述第一部分形成于所述栅极结构的一部分上，以及所述RPO层的所述第二部分水平形成于所述衬底上并且延伸到所述漏极区的一部分，其中所述RPO层包含至少一凹部于所述第二部分上；以及层间介电(interlayer dielectric，ILD)层，形成于所述衬底上，所述ILD层包含贯穿沟渠到所述至少一凹部，其中所述贯穿沟渠实质被传导材料填充。
本揭示的一些实施例提供一种制造半导体结构的方法。所述方法包含：提供衬底；形成栅极结构于所述衬底上；形成源极区与漏极区于所述栅极结构的任一侧上的所述衬底中，所述源极区与所述漏极区皆具有第一传导型；形成电阻保护氧化物(resistprotective oxide，RPO)层于所述衬底上，其中所述RPO层具有第一部分与第二部分，所述第一部分形成于所述栅极结构的一部分上，以及所述第二部分水平形成于所述衬底上并且延伸到所述漏极区的一部分；以及形成至少一凹部于所述RPO层的所述第二部分上。
前述内容概述一些实施方式的特征，因而所属领域的技术人员可更加理解本揭示的各方面。所属领域的技术人员应理解可轻易使用本揭示作为基础，用于设计或修饰其它工艺与结构而实现与本申请案所述的实施例具有相同目的与/或达到相同优点。所属领域的技术人员的也应理解此均等架构并不脱离本揭示揭示内容的精神与范围，并且所属领域的技术人员的可进行各种变化、取代与替换，而不脱离本揭示的精神与范围。
符号说明
100 高电压半导体装置
202 衬底
204 隔离元件结构
205 光阻层
206 N槽
207 光阻层
208 P槽
210 栅极结构
210a 栅极电极
210b 栅极介电层
214 图案化的光阻层
230 侧壁间隔物
232 n型源极区
234 n型漏极区
250 电阻保护氧化物层
252 电阻保护氧化物层
260_1到260_n 凹部
262 源极金属硅化物区
264 漏极金属硅化物区
266 层间介电层
268 多层互连结构
271 沟渠
272 沟渠
273 沟渠

Claims (10)

1.一种半导体结构，其包括：
衬底；
栅极结构，形成于所述衬底上；
源极区与漏极区，形成于所述栅极结构的任一侧上的所述衬底中，所述源极区与所述漏极区皆具有第一传导型；以及
介电层，其具有第一部分与第二部分，其中所述介电层的所述第一部分形成于所述栅极结构的一部分上，以及所述介电层的所述第二部分形成于所述衬底上并且延伸到所述漏极区的一部分，其中所述介电层包含至少一凹部于所述第二部分上。
2.根据权利要求1所述的半导体结构，其中多个侧壁间隔物形成于所述栅极结构的每一侧上。
3.根据权利要求2所述的半导体结构，其中所述至少一凹部位于所述漏极区与接近所述漏极区的所述侧壁间隔物之间。
4.根据权利要求1所述的半导体结构，其中所述至少一凹部向下延伸并且在穿过所述介电层的所述第二部分之前停止。
5.根据权利要求1所述的半导体结构，其中所述至少一凹部的宽度与所述介电层的所述第二部分的宽度的比例范围为从约0.2到约0.3。
6.根据权利要求1所述的半导体结构，其中所述至少一凹部的深度与所述介电层的所述第二部分的厚度的比例范围为从约0到约0.8。
7.根据权利要求1所述的半导体结构，其中所述介电层包含多个凹部，以及所述凹部设置于一线上。
8.根据权利要求7所述的半导体结构，其中所述凹部的两个相邻凹部之间的间隔与所述凹部的宽度的比例范围为从约1到约1.2。
9.一种半导体结构，其包括：
衬底；
栅极结构，形成于所述衬底上；
源极区与漏极区，形成于所述栅极结构的任一侧上的所述衬底中，所述源极区与所述漏极区皆具有第一传导型；
介电层，其具有第一部分与第二部分，其中所述介电层的所述第一部分形成于所述栅极结构的一部分上，以及所述介电层的所述第二部分形成于所述衬底上并且延伸到所述漏极区的一部分，其中所述介电层包含至少一凹部于所述第二部分上；以及
层间介电ILD层，形成于所述衬底上，所述ILD层包含贯穿沟渠到所述至少一凹部，其中所述贯穿沟渠实质被传导材料填充。
10.一种制造半导体结构的方法，其包括：
提供衬底；
形成栅极结构于所述衬底上；
形成源极区与漏极区于所述栅极结构的任一侧上的所述衬底中，所述源极区与所述漏极区皆具有第一传导型；
形成介电层于所述衬底上，其中所述介电层具有第一部分与第二部分，所述第一部分形成于所述栅极结构的一部分上，以及所述第二部分形成于所述衬底上并且延伸到所述漏极区的一部分；以及
形成至少一凹部于所述介电层的所述第二部分上。
CN201611257688.7A 2015-12-31 2016-12-30 半导体结构及其制造方法 Active CN106972052B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562273473P 2015-12-31 2015-12-31
US62/273,473 2015-12-31
US15/147,635 US10121867B2 (en) 2015-12-31 2016-05-05 Semiconductor structure and associated fabricating method
US15/147,635 2016-05-05

Publications (2)

Publication Number Publication Date
CN106972052A true CN106972052A (zh) 2017-07-21
CN106972052B CN106972052B (zh) 2020-06-12

Family

ID=59068947

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611257688.7A Active CN106972052B (zh) 2015-12-31 2016-12-30 半导体结构及其制造方法

Country Status (4)

Country Link
US (4) US10121867B2 (zh)
CN (1) CN106972052B (zh)
DE (1) DE102016117046A1 (zh)
TW (1) TWI599048B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390399A (zh) * 2017-08-04 2019-02-26 无锡华润上华科技有限公司 一种ldmos器件及其制造方法和电子装置
CN109427834A (zh) * 2017-08-28 2019-03-05 台湾积体电路制造股份有限公司 改善快门效率的图像传感器装置及其制造方法
CN110783409A (zh) * 2018-07-26 2020-02-11 台湾积体电路制造股份有限公司 具有低闪烁噪声的半导体装置和其形成方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831340B2 (en) * 2016-02-05 2017-11-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and associated fabricating method
JP2018125518A (ja) * 2017-02-03 2018-08-09 ソニーセミコンダクタソリューションズ株式会社 トランジスタ、製造方法
CN113257914A (zh) * 2020-05-25 2021-08-13 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN114188414A (zh) 2020-11-04 2022-03-15 台湾积体电路制造股份有限公司 具有增强的安全操作区域的ldmos及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5440163A (en) * 1992-09-01 1995-08-08 Nec Corporation CMOS ESD protection structure
US7723801B2 (en) * 2006-12-27 2010-05-25 Dongbu Hitek Co., Ltd. Semiconductor device and method of fabricating the same, and nor gate circuit using the semiconductor device
CN101740577A (zh) * 2008-11-12 2010-06-16 亚特伦工业有限公司 单次可程序化记忆单元及其操作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040007742A1 (en) * 2002-07-11 2004-01-15 Tao Cheng Pure silcide ESD protection device
TWI222704B (en) * 2003-09-03 2004-10-21 Nanya Technology Corp Method for forming interlayer dielectric layer and method of preventing contact defects
DE102005063092B3 (de) * 2005-12-30 2007-07-19 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einer Kontaktstruktur mit erhöhter Ätzselektivität
KR100790261B1 (ko) * 2006-12-27 2008-01-02 동부일렉트로닉스 주식회사 디모스 소자 제조 방법
JP2008192985A (ja) * 2007-02-07 2008-08-21 Seiko Instruments Inc 半導体装置、及び半導体装置の製造方法
US7759245B2 (en) 2007-11-30 2010-07-20 Vanguard International Semiconductor Corporation Semiconductor device fabricating method
US8350327B2 (en) 2008-08-29 2013-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage device with reduced leakage
CN101996926B (zh) * 2009-08-13 2013-05-08 中芯国际集成电路制造(上海)有限公司 一种用于集成电路的自对准接触的方法和结构
US8614484B2 (en) 2009-12-24 2013-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage device with partial silicon germanium epi source/drain
US9231097B2 (en) 2012-02-07 2016-01-05 Mediatek Inc. HVMOS transistor structure having offset distance and method for fabricating the same
US9799766B2 (en) 2013-02-20 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage transistor structure and method
JP2014239173A (ja) * 2013-06-10 2014-12-18 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
CN103728763A (zh) * 2013-12-31 2014-04-16 深圳市华星光电技术有限公司 液晶面板及其制作方法
JP6503721B2 (ja) * 2014-12-12 2019-04-24 三菱電機株式会社 アレイ基板およびそれを用いた表示装置
CN106298912B (zh) * 2015-05-15 2020-06-30 联华电子股份有限公司 半导体结构及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5440163A (en) * 1992-09-01 1995-08-08 Nec Corporation CMOS ESD protection structure
US7723801B2 (en) * 2006-12-27 2010-05-25 Dongbu Hitek Co., Ltd. Semiconductor device and method of fabricating the same, and nor gate circuit using the semiconductor device
CN101740577A (zh) * 2008-11-12 2010-06-16 亚特伦工业有限公司 单次可程序化记忆单元及其操作方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390399A (zh) * 2017-08-04 2019-02-26 无锡华润上华科技有限公司 一种ldmos器件及其制造方法和电子装置
US11158737B2 (en) 2017-08-04 2021-10-26 Csmc Technologies Fab2 Co., Ltd. LDMOS component, manufacturing method therefor, and electronic device
CN109427834A (zh) * 2017-08-28 2019-03-05 台湾积体电路制造股份有限公司 改善快门效率的图像传感器装置及其制造方法
CN109427834B (zh) * 2017-08-28 2023-08-29 台湾积体电路制造股份有限公司 改善快门效率的图像传感器装置及其制造方法
CN110783409A (zh) * 2018-07-26 2020-02-11 台湾积体电路制造股份有限公司 具有低闪烁噪声的半导体装置和其形成方法
CN110783409B (zh) * 2018-07-26 2023-06-13 台湾积体电路制造股份有限公司 具有低闪烁噪声的半导体装置和其形成方法

Also Published As

Publication number Publication date
CN106972052B (zh) 2020-06-12
DE102016117046A1 (de) 2017-07-06
US10121867B2 (en) 2018-11-06
US20170194439A1 (en) 2017-07-06
US20210217855A1 (en) 2021-07-15
US11855158B2 (en) 2023-12-26
US20240096975A1 (en) 2024-03-21
US10964789B2 (en) 2021-03-30
US20180337240A1 (en) 2018-11-22
TW201724525A (zh) 2017-07-01
TWI599048B (zh) 2017-09-11

Similar Documents

Publication Publication Date Title
US9673084B2 (en) Isolation scheme for high voltage device
US8614484B2 (en) High voltage device with partial silicon germanium epi source/drain
US11855158B2 (en) Semiconductor device structure having a gate structure and overlying dielectric layer
US8951872B2 (en) High voltage device with reduced leakage
CN102104041B (zh) 具有用以隔离装置的虚设结构的集成电路
CN109494219B (zh) 集成电路
US20230080932A1 (en) Semiconductor structure and associated fabricating method
US20160322262A1 (en) Integration of devices
US9871032B2 (en) Gate-grounded metal oxide semiconductor device
US10607881B2 (en) Device isolation structure and methods of manufacturing thereof
US8390077B2 (en) Integration of low and high voltage CMOS devices
US11764288B2 (en) Semiconductor device and manufacturing method thereof
US11380779B2 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant