CN1110751C - 静态映射在统一存储器体系结构中的智能型媒体存储器 - Google Patents

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Abstract

一种采用智能型媒体存储器的统一存储器体系结构提供解决电子计算机存储器系统中的粒度与存储器带宽问题的改进方法。通过将总线接口集成在存储器芯片上而将专门设计的存储器芯片连接在系统的现有连接点上。该存储器芯片附加集成芯片数据密集型计算功能与动态随机存取存储器(DRAM)宏功能。公开了用于新的集成DRAM与逻辑芯片的两种系统连接点：第一种利用局部中央处理单元(CPU)总线接口，而第二种利用主存储器总线与诸如外围部件互连(PCI)总线等替换系统总线的组合。

Description

静态映射在统一存储器体系结构中的智能型媒体存储器
本发明一般涉及用于电子计算机系统等的存储器系统，而更具体地涉及用于图象与图形绘制以及高分辨率视频显示器中的屏面刷新操作的无粒度问题需要高带宽与灵活的帧缓冲器配置的计算机存储器系统的改进的方法与装置。
最初的国际商用机器(IBM)个人计算机(PC)显示存储器包括保留的64千字节(64KB)随机存取存储器(RAM)地址空间，其中4KB用于基于单色字符的显示器适配器而16KB则用于可选用的彩色图形显示器适配器(CGA)。其余的所保留的地址空间旨在用于比原始单色与彩色图形显示器更高分辨率的显示器。这一存储器地址分配是基于对IBMPC中所使用的Intel 8088微处理器的16位内部体系结构可利用的一兆字节(1MB)编址的。为了提供向后兼容性，在以后的几代微处理器与操作系统中保留了这一“遗产”地址空间。第一种高分辨显示器为增强的图形适配器(EGA)显示器规范，此后为视频图形阵列(VGA)显示器规范。
当今，PC正用在前所未有的高要求显示功能中，尤其是在多媒体应用与计算机辅助设计(CAD)及图形绘制应用中。多媒体应用包含采用移动图象专家组(MPEG)标准的全活动视频剪辑。CAD与图形绘制应用用于生成可以用来“可视”物理结构的三维(3D)视图。
这些所要求的显示功能需要越来越多的存储器分配，但简单地增加显示功能专用的存储器地址并不解决问题，而是实际上产生了新问题。首先，简单地使存储器中的数据到达生成所显示的图象的显示器适配器便存在着数据率或带宽问题。其次，某些对数据率问题提出的解决方案又产生了粒度问题。预期未来这些与其它显示问题会更糟。
解决显示存储器问题的一种方法便是采用统一存储器体系结构(UMA)规范，其中将主存储器与帧缓冲器组合成一个单一的存储器系统。这一体系结构具有能通过灵活地共享主存储器与帧缓冲器的存储区而减少总存储器容量并能解决低档PC的粒度问题的优点。然而，在图形性能及分辨率需求提高时，UMA显示器系统已知具有性能问题。
因此本发明的目的为提供解决电子计算机存储器系统中的粒度及存储器带宽问题的改进方法。
本发明的另一目的为提供即使在更高的存储器带宽要求下也能降低功耗的改进方法。
本发明的又一目的为提供带有多个帧缓冲器的灵活配置的改进的存储器系统。
按照本发明，通过在计算机系统的现有连接点上附加专门设计的存储器芯片而无须附加硬接线控制提供改进的存储器系统控制方法，这是通过将总线接口集成在存储器芯片上而成为可能的。此外，存储器芯片将总线接口逻辑及芯片上数据密集型计算功能与动态RAM(DRAM)存储器宏集成在一起。公开了用于新集成的DRAM与逻辑芯片的两种系统连接点：第一种利用局部中央处理单元(CPU)总线接口，而第二种利用主存储器总线与诸如外围部件互连(PCI)总线等替代性系统总线的组合。
从下面参照附图的本发明的较佳实施例的详细描述中，将更好地理解上述与其它目的、特征与优点，附图中：
图1为展示分离的帧缓冲器与主存储器系统的实例的方框图；
图2为展示现有的UMA显示器系统的典型实现的方框图；
图3为展示现有技术的存储器系统的方框图；
图4为展示带有加速的图形端口的计算机系统的方框图；
图5为展示带有用于帧缓冲器的Window RAM(窗口RAM)的计算机系统的方框图；
图6为展示按照本发明的采用CPU直接连接的体系结构的方框图；
图7为展示按照本发明的采用传统DRAM接口与PCI总线连接的体系结构的方框图；及
图8为按照本发明的适用于如图6中所示的连接的较佳实施例的智能型媒体存储器的方框图。
现有显示器体系结构
为了更好地理解本发明，首先描述现有存储器系统及对上述显示器问题的解决方法的实例。现在参见附图，更具体地参见图1，其中示出了见于当前的个人计算机系统(PC)的VGA(视频图形阵列)之类的、使用专用的存储器系统作为帧缓冲器的电子计算机系统的实例。图的左侧示出个人计算机的有关硬件，而图的右侧示出对应的存储器地址空间。计算机系统包括用核心逻辑12连接到主存储器13(即RAM)与输入/输出(I/O)总线14上的中央处理单元(CPU)11。连接在I/O总线14上的有带帧缓冲器16的图形加速器15。图形加速器的输出进入诸如阴极射线管(CRT)等显示器(未示出)。在这一计算机体系结构中可看到，帧缓冲器地址空间是与主存储器的地址空间分开的。
常规上，以不变的速率(称作屏幕刷新操作)将来自计算机的帧缓冲器16的输出作为阴极射线管(CRT)之类的屏幕上的图象显示。显示器图象由存储在帧缓冲器16中的象素的集合构成。对显示器的图象与图形绘制是通过由中央处理单元(CPU)11与图形加速器15修改包含在帧缓冲器中的象素信息执行的。提高显示器分辨率及彩色深度需要更大的帧缓冲器密度及用于屏幕刷新操作及图象与图形绘制的更高的数据率。数据率要求是通过使用单端口高速动态随机存取存储器(DRAM)或通过为采用双端口存储器体系结构型视频随机存取存储器(VRAM)的屏幕刷新操作使用附加的专用端口来满足的。
如图1中所示的专用帧缓冲器存储器系统在不久的将来有可能存在问题。第一个问题是存储器粒度。构成帧缓冲器所需的存储器芯片数正在不断减少。当前，2兆字节(2MB)帧缓冲器能用单个的16兆位(16MB)DRAM实现。在使用64KB DRAM的下一代芯片中，单个DRAM芯片能包含超过作为帧缓冲器所需的存储器。因此，专用的帧缓冲器存储器系统将遭遇存储器粒度问题。第二，由于通常情况是帧缓冲器存储器只包含有限的存储器容量(只够一单个帧缓冲器)，除非利用附加的主存储器空间，便不能以灵活方式分配多个帧缓冲器与图象层组合。这种数据处理提高其在多媒体操作中的重要性。
最近，将电子计算机系统的主存储器与帧缓冲器组合成单一存储器系统的统一存储器体系结构(UMA)正在引起极大注意。这是因为，通过灵活地共享主存储器与帧缓冲器的存储区而降低总存储器容量，并附加解决了帧缓冲器的粒度问题，尤其是对于只需要相对小的容量用于帧缓冲器的低档PC(当前1-2MB用于帧缓冲器及8-16MB用于主存储器)。
典型的UMA系统示出在图2中。在这一体系结构中，将图形加速器包含在核心逻辑21中并且帧缓冲器存储器是主存储器地址空问的一部分。
另一方面，当计算机系统开始需要更高图形性能及更高分辨率显示器时，已知UMA具有性能问题。这是因为即使所有存储器存取都通过同一单个存储器端口时，对包含帧缓冲器的存储器的存取也比其它存储器频繁得多。历史上，这一带宽要求已推动将帧缓冲器与主存储器分开。在不久的将来，预期UMA系统中的这一严重的带宽要求会变得更糟。例如，具有1200×1024象素的分辨率及每一象素24位的超级扩展图形阵列(SXGA)显示器仅仅对于一次屏幕刷新便需要300MB以上，而对于包含三维(3D)图形与移动图象的操作的同时存储器存取需要一千兆字节(1GB)以上。注意到这一存储器带宽要求是沿存储器空间不对称分布的是重要的。换言之，存储器带宽需求只是对于涉及屏幕操作的特定存储器地址空间，而对于存储普通程序与数据的其它存储器地址空间，带宽需求则不这样严峻。此外，由于诸如CPU、图形加速器等多个资源的同时存储器存取，来自总线仲裁导致的开销进一步加剧了UMA中的存储器带宽问题。
图3示出了类似于颁给Thaden的美国专利(专利号为4,665,495)中所公开的存储器系统，其中DRAM与VRAM构成同一存储器系统。在这一体系结构中，CPU11通过视频系统控制器31对主存储器13及帧缓冲器32通信，其中帧缓冲器地址空间是主存储器地址空间的一部分。
本存储器系统通过在UMA中为屏幕刷新操作提供附加的存储器端口而在一定程度上减轻了图1与2中所示的系统的存储器粒度与带宽问题。然而，由于帧缓冲器与主存储器仍共用同一存储器端口而数据带宽需求仍非常紧迫。
图4示出具有加速图形端口(AGP)的计算机系统。为了加速CPU11、主存储器13及图形子系统之间的数据传输，通过专用的高速图形系统总线48将包含图形加速器45与帧缓冲器46的图形子系统连接在核心逻辑42上。将诸如纹理等一部分与图形相关的数据存储在主存储器13中。
虽然这一存储器系统提供了足够的存储器带宽性能，帧缓冲器粒度问题仍然存在。此外，由于这一系统在主存储器中包含一部分与图形相关的信息，这一存储器系统配置中的主存储器、帧缓冲器与CPU之间的高带宽数据流将耗费大量功率。再者，虽然有限的帧缓冲器存储器量有助于降低总存储器成本，它不能灵活地分配多个帧缓冲器。
图5示出采用Window RAM(窗口RAM)56作为帧缓冲器的计算机系统。窗口RAM包含DRAM阵列、诸如对准的Bit BLT(位块传输)功能等有限的逻辑功能以及集成在同一芯片上的一个附加串行端口。
随机端口59具有带有用于内部逻辑功能的附加硬接线控制的标准DRAM接口。然而外部硬接线控制具有下述问题：首先，它需要专用的控制接口。其次，内部逻辑功能的性能受到较慢的外部控制信号的限制。
最后，Yamazaki等人的1993年IEICE，ICD93-105的报告提出了UMA中的带宽问题的重要性。通过允许图形与CPU交替存取提供了一种解决方案。然而，它又一次未提出总线接口的重要性以及数据密集型计算功能。
新的媒体存储器体系结构
本发明提供了一种特殊存储器设计及智能型媒体存储器体系结构与实现该体系结构的存储器芯片。存储器芯片将总线接口逻辑及芯片上数据密集型计算功能与DRAM存储器宏功能集成在一起。下面描述新集成的DRAM与逻辑芯片的两种系统连接点：第一种利用局部CPU总线接口，而第二种利用主存储器总线与诸如PCI总线等替代性系统总线的组合。
图6示出实现本发明的存储器体系结构的方框图，其中的连接点为局部CPU总线接口。虽然芯片的实际数目可根据技术选择改变，但这一体系结构包括四块主要芯片，以及其它需要的功能，诸如L2高速缓冲存储器及媒体处理器。首先，CPU 61负责通用数据处理。第二，该体系结构包括含有诸如PCI与标准DRAM接口等输入/输出(I/O)总线接口的核心逻辑芯片62。一些图形加速功能可以集成进核心逻辑或集成进CPU中(例如对于多媒体扩展(MMX))。第三，作为本发明的关键部件，需要包含用于主存储器与帧缓冲器的足够密度并与总线接口电路631、芯片上数据密集型计算功能632及可选用的RAM数字至模拟转换器(DAC)功能633集成在一起的特殊存储器63。为了减少等待时间及改进数据带宽，该存储器配置成多存储体体系结构。数据密集型计算功能632能执行诸如BitsLT(位块传输)、绘图、Z比较、字母混合、在MPEG解码中用于高效图象层组合的运动补偿等功能。CPU 61与/或核心逻辑62负责其它计算，诸如几何计算及用于MPEG的DCT(离散余弦变换)，它们是不受存储器带宽限制的。最后，如果需要扩充，可加上标准DRAM 64。它们主要用来存储普通程序及较不严格的带宽要求的数据。
来自CPU 61或通过总线接口631的命令控制允许软件控制智能型媒体存储器功能而无须任何硬接线控制。这是有利的，不仅因为避免了专用接口设计并且也因为可以内部完成芯片上逻辑功能的微观控制。注意，由于存储器内部的最大位操作能力可以大到34千兆位(34GB)(假定133MHz及256位)，这将比当前的高档个人计算机图形系统(假定33MHz及64位)快16倍，而控制与地址序列生成可能成为严重的开销。按照本发明的这一第一实施例的存储器系统体系结构能得益于这一高的芯片上带宽，以便提高基于UMA的存储器系统的性能。
进一步的技术进步将实现核心逻辑与存储器的集成，或作为最终目标，作为本发明的自然增强实现CPU。
图7示出具有存储器芯片的不同连接点的体系结构实例，这是主存储器总线与诸如PCI总线等替代性系统总线的组合。该系统包括负责通用数据处理的CPU 71、用于I/O总线73以及存储器总线的核心逻辑芯片72以及CPU局部总线接口741核心逻辑中的存储器总线控制高速缓冲存储器(如果采用L2高速缓冲存储器)以及主存储器75与帧缓冲器存储器的映射与更新。CPU 71通过核心逻辑芯片72存取帧缓冲器存储器或主系统存储器。这便允许CPU 71为图象与图形数据传输通过核心逻辑芯片72以高带宽读与写帧缓冲器存储器。CPU 71也能利用I/O总线接口将命令序列传输到数据密集型计算功能用于加速诸如图象光栅化、BitBLT及图象层组合等媒体处理功能。I/O总线接口可以选择PCI以及AGP。存储器存取之间的仲裁可以由诸如VESA统一存储器委员会(VUMA)提出的请求/授予方案处理。
作为图6中所示用于连接的所适用的按照本发明的智能型媒体存储器体系结构的实现的特定示例，参见图8。将可改变大小的同步DRAM(SDRAM)分成8兆位(8MB)块801，各带有一条64位数据总线。在本实现中一共提供了8块SDRAM阵列，提供了总量为8兆字节(8MB)的动态存储器。用连接在临时存储器寄存器或行缓冲器802上的四个并行16位端口构成64位数据总线接口，这些行缓冲器802用作DRAM阵列801、输入/输出(I/O)端口及象素处理引擎(pixel processing engine-PPE)804之间的接口。总线接口与控制块803用来控制宏功能块与外部系统总线之间的数据传输。处理引擎804用于数据的局部处理。二级存储器805用于缓冲存储处理过的象素数据供通过选用的串行端口输出，或作为对RAMDAC宏功能807的输入供转换成模拟红、绿与兰(RGB)信号用于驱动CRT显示器。用于芯片上的各种宏功能的时钟信号是用接收外部时钟(CLK)信号的锁相环(PLL)806供给的。
图8中所示的实现只是按照本发明的智能型媒体存储器芯片的一个示例，熟悉本技术的人员将认识到可将本示例缩放成提供甚至更大的视频存储能力与吞吐量。因此，具有图6中所示的连接点的本发明的第一较佳
实施例包括以下各项：
1.将大到足以用作主存储器与帧缓冲器两者的DRAM存储器与总线接口及数据密集型计算功能集成。如果某一计算不是受逻辑速度限制而受存储器带宽限制，便将该计算定义为数据密集型计算。总线接口包含负责用于微观指生成及内部逻辑功能的序列控制的命令解释器的电路。
2.该芯片包括用于屏幕刷新操作的替换输出端口。
3.该芯片包括能提供调色板及供CRT显示的屏幕输出数据的数模转换的RAM数模转换器(DAC)宏功能。
4.允许主CPU直接存取帧缓冲器存储器或主系统存储器。这便允许CPU以比通过核心逻辑芯片与I/O总线的情况更高的带宽来读与写帧缓冲器存储器。CPU能将命令序列传输给数据密集型计算功能用于加速诸如图形光栅化、BitBLT与图象层组合等媒体处理功能。
5.通过与存储器总线上提出的电路平行放置工业标准存储器部件来完成系统存储器的扩展。扩展的存储器将不用于帧缓冲器存储器，从而带宽要求并不如此严格。
按照本发明的第一实施例的上述体系结构的优点如下：
1.它通过提供类似的性能给基于VRAM的专用帧缓冲器系统来实际上避免由屏幕刷新操作引起的开销而解决了UMA中的性能问题。
2.由于CPU也能不通过核心逻辑与GUI来随机存取存储器，而本体系结构进一步改进了基于UMA的存储器系统的性能。因此，存取比传统的UMA系统快得多。
3.它能通过在存储器内部进行数据密集型计算功能，而进一步增强与屏幕相关的操作的性能。
4.该芯片包含集成在芯片上的总线接口电路。总线接口电路负责若干芯片上(on-chip)以及离片(off-chip)功能之间的总线仲裁。它还提供来自外部与内部时钟频率之间的差所需要的频率转换。
5.由于芯片直接连接在局部总线上，它不需要附加的硬接线来控制存储器操作。可以通过发送命令序列给某一I/O地址或写入具体映射到该地址空间中的寄存器而将命令从CPU传递给存储器。
6.由于控制信号能在更快的内部时钟频率上行进，存储器上功能的控制开销比外部硬接线控制小得多。
7.本发明允许可灵活地定位在芯片上的多个帧缓冲器，也允许芯片上帧缓冲器之间的图象组合功能。
由于带有64位I/O的单个芯片本身能包含8MB或以上的存储器，足够(至少对于低档机)用于帧缓冲器及其它与3D图形及移动图象相关的缓冲器，如果采用诸如64MB及以上的超高密度DRAM，这一配置特别有利。如果程序、数据等需要更多的存储器，可采用标准(低成本较慢性能)DRAM。
本发明的第二较佳实施例为第一个的变型，它特别适用于图7中所示的连接。因此，第二较佳实施例包含以下各项：
1.将大到足够用作主存储器与帧缓冲器两者的DRAM存储器与总线接口与数据密集型计算功能集成。
2.该芯片包含带有总线仲裁信号的工业标准存储器总线，以允许系统核心逻辑对集成的系统存储器及帧缓冲器存储器的直接存储器存取。该电路还包括诸如PCI(外围部件接口)总线等替代性I/O总线端口，用于微指令生成及内部逻辑功能的序列控制的命令解释器。
3.该芯片包含用于屏幕刷新操作的替代性输出端口。此外，该芯片包含能提供调色板及供CRT显示的屏幕输出数据的数模转换的RAMDAC。
4.允许主CPU通过核心逻辑芯片直接存取帧缓冲器存储器或主系统存储器。这便允许主CPU通过设定用于图象与图形数据传输的核心逻辑芯片以高的带宽读与写帧缓冲器存储器。该CPU也能利用I/O总线接口将命令序列传输给数据密集型计算功能，用于加速诸如图形光栅化、BitBLT及图象层组合等媒体处理功能。
5.通过与存储器总线上提出的电路平行地放置工业标准存储器部件进行主系统存储器的扩展。扩展的存储器将不用作帧缓冲器存储器，从而使带宽要求不这样严格。
上述体系结构的优点如下：
1.它能通过允许将集成的宽数据总线连接在帧缓冲器存储器上来高效地传输供屏幕刷新操作的帧缓冲器数据给集成的调色板/DAC，而解决UMA中的带宽性能问题。
2.本体系结构具有超过基于VRAM的专用帧缓冲器系统的优点，在于帧缓冲器存储器是与调色板/DAC集成的，以允许高效的高带宽传输而无须将数据驱动到系统板上的附加功率。
3.它提供可选用的局部处理功能来提高图形光栅化功能与视频解码的性能，以减少离片带宽需求及降低用于相同计算量的功耗。
4.存储器总线仲裁可用来防止集成的处理器及调色板与主核心逻辑之间的存储器存取中的冲突。
5.由于附加的芯片是离开局部总线放置的并只使用传统的存储器总线接口与系统总线接口，能以对现有个人计算机体系结构最少的改动来实现本系统，并且不需要对现有的核心逻辑芯片的任何特殊修改。
虽然已用带有特定实现的实例的较佳实施例描述了本发明，熟悉本技术的人员应理解，本发明能在所附权利要求书的精神与范围内进行修改来实现。

Claims (7)

1.一种实现统一的存储器体系结构(UMA)的计算机系统，其中主存储器与显示系统的帧缓冲器是组合成单一存储器系统的，所述计算机系统包括：
一个中央处理单元，用于计算机系统的通用数据处理功能；
一条输入/输出总线；
可扩展的主存储器；
用局部CPU总线接口连接在CPU上并提供对输入/输出总线与主存储器的接口的核心逻辑；以及
实现具有集成的总线接口电路、芯片上数据密集型计算功能及为减少等待时间及改进数据带宽而按多存储体体系结构配置的帧缓冲器存储器的智能型媒体存储器体系结构的集成的显示器芯片，所述帧缓冲器存储器按照统一存储器体系结构与主存储器共享存储器地址空间，所述集成显示器芯片提供显示输出。
2.权利要求1中所述计算机系统，其特征在于，该集成显示器芯片连接在局部CPU总线接口上。
3.权利要求1中所述计算机系统，其特征在于该集成显示器芯片连接在主存储器总线与代性换系统总线的组合上。
4.权利要求1中所述计算机系统，其特征在于该集成显示器芯片包括：
以多个存储体配置的同步动态随机存取存储器，该CPU具有对芯片的SDRAM的直接存取及通过核心逻辑对该主存储器的存取；
用于连接在一条CPU总线上及连接在SDRAM块上并包含负责用于微指令生成及内部逻辑功能的序列控制的命令解释器的电路的总线接口；以及
连接在总线接口上用于显示数据的局部处理的象素处理引擎。
5.权利要求4中所述的计算机系统，其特征在于还包括：
连接在该总线接口上用于屏幕刷新操作的替代性输出端口；以及
连接在总线接口上并提供供显示用的调色板及屏幕输出数据的数模转换的随机存取存储器数模转换器宏功能。
6.权利要求1中所述计算机系统，其特征在于该集成显示器芯片包括：
以多个存储体配置的同步动态随机存取存储器，该CPU具有通过核心逻辑对该芯片的SDRAM及对主存储器的存取；
用于连接在连接该核心逻辑与主存储器的存储器总线上及连接在输入/输出总线上的总线接口，该总线接口连接在SDRAM块上并包括负责用于微指令生成及内部逻辑功能的序列控制的命令解释器的电路；以及
连接在总线接口上用于局部处理显示数据的象素处理引擎。
7.权利要求6中所述计算机系统，其特征在于还包括：
连接在总线接口上用于屏幕刷新操作的替代性输出端口；以及
连接在总线接口上并提供调色板及用于显示的屏幕输出数据的数模转换的随机存取存储器数模转换器宏功能。
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US816,601 1997-03-13

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100470496C (zh) * 2003-11-14 2009-03-18 英特尔公司 用可变映射进行的通道测试

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6105112A (en) * 1997-04-14 2000-08-15 International Business Machines Corporation Dynamic folding of cache operations for multiple coherency-size systems
JPH10302054A (ja) * 1997-04-24 1998-11-13 Mitsubishi Electric Corp フレームバッファメモリ
US6118462A (en) * 1997-07-01 2000-09-12 Memtrax Llc Computer system controller having internal memory and external memory control
US6057862A (en) * 1997-07-01 2000-05-02 Memtrax Llc Computer system having a common display memory and main memory
US6067255A (en) * 1997-07-03 2000-05-23 Samsung Electronics Co., Ltd. Merged memory and logic (MML) integrated circuits including independent memory bank signals and methods
US8489861B2 (en) * 1997-12-23 2013-07-16 Round Rock Research, Llc Split embedded DRAM processor
US6008821A (en) * 1997-10-10 1999-12-28 International Business Machines Corporation Embedded frame buffer system and synchronization method
US6499087B1 (en) * 1997-11-14 2002-12-24 Agere Systems Guardian Corp. Synchronous memory sharing based on cycle stealing
JP3681528B2 (ja) 1997-12-22 2005-08-10 株式会社ルネサステクノロジ グラフィックプロセッサ及びデータ処理システム
US6157398A (en) * 1997-12-30 2000-12-05 Micron Technology, Inc. Method of implementing an accelerated graphics port for a multiple memory controller computer system
US7071946B2 (en) * 1997-12-30 2006-07-04 Micron Technology, Inc. Accelerated graphics port for a multiple memory controller computer system
US6097403A (en) * 1998-03-02 2000-08-01 Advanced Micro Devices, Inc. Memory including logic for operating upon graphics primitives
US6532019B1 (en) * 1998-06-17 2003-03-11 Advanced Micro Devices, Inc. Input/output integrated circuit hub incorporating a RAMDAC
JP2000011190A (ja) * 1998-06-25 2000-01-14 Sony Corp 画像処理装置
US6223239B1 (en) * 1998-08-12 2001-04-24 Compaq Computer Corporation Dual purpose apparatus, method and system for accelerated graphics port or system area network interface
US6532018B1 (en) * 1999-04-19 2003-03-11 Microsoft Corporation Combined floating-point logic core and frame buffer
US6369824B1 (en) * 1999-05-07 2002-04-09 Silicon Integrated Systems Corp. Computer system having an integrated core and graphic controller device capable of accessing memory data simultaneously from a system memory pool and a separate stand-alone frame buffer memory pool
US6643752B1 (en) * 1999-12-09 2003-11-04 Rambus Inc. Transceiver with latency alignment circuitry
US7010642B2 (en) * 2000-01-05 2006-03-07 Rambus Inc. System featuring a controller device and a memory module that includes an integrated circuit buffer device and a plurality of integrated circuit memory devices
US7404032B2 (en) * 2000-01-05 2008-07-22 Rambus Inc. Configurable width buffered module having switch elements
US7363422B2 (en) * 2000-01-05 2008-04-22 Rambus Inc. Configurable width buffered module
US6502161B1 (en) * 2000-01-05 2002-12-31 Rambus Inc. Memory system including a point-to-point linked memory subsystem
US7266634B2 (en) * 2000-01-05 2007-09-04 Rambus Inc. Configurable width buffered module having flyby elements
US20050010737A1 (en) * 2000-01-05 2005-01-13 Fred Ware Configurable width buffered module having splitter elements
US7356639B2 (en) * 2000-01-05 2008-04-08 Rambus Inc. Configurable width buffered module having a bypass circuit
US6864896B2 (en) * 2001-05-15 2005-03-08 Rambus Inc. Scalable unified memory architecture
TW512277B (en) * 2001-06-22 2002-12-01 Silicon Integrated Sys Corp Core logic of a computer system and control method of the same
CN100417077C (zh) * 2002-10-11 2008-09-03 中兴通讯股份有限公司 一种静态动态结合的存储区管理的方法
US7185309B1 (en) 2004-01-30 2007-02-27 Xilinx, Inc. Method and apparatus for application-specific programmable memory architecture and interconnection network on a chip
US7823162B1 (en) 2004-01-30 2010-10-26 Xilinx, Inc. Thread circuits and a broadcast channel in programmable logic
US7228520B1 (en) 2004-01-30 2007-06-05 Xilinx, Inc. Method and apparatus for a programmable interface of a soft platform on a programmable logic device
US7770179B1 (en) 2004-01-30 2010-08-03 Xilinx, Inc. Method and apparatus for multithreading on a programmable logic device
US7552042B1 (en) 2004-01-30 2009-06-23 Xilinx, Inc. Method for message processing on a programmable logic device
JP4624715B2 (ja) * 2004-05-13 2011-02-02 ルネサスエレクトロニクス株式会社 システムｌｓｉ
US7464225B2 (en) * 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
US11328764B2 (en) 2005-09-26 2022-05-10 Rambus Inc. Memory system topologies including a memory die stack
US7562271B2 (en) 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
CN101231616B (zh) * 2007-01-22 2010-12-22 联发科技股份有限公司 存储器共享方法
JP2009077353A (ja) * 2007-09-25 2009-04-09 Renesas Technology Corp パラレルデータ出力制御回路及び半導体装置
US8910380B2 (en) 2010-06-15 2014-12-16 Xerox Corporation Method of manufacturing inkjet printhead with self-clean ability
US8646179B2 (en) * 2010-08-20 2014-02-11 Xerox Corporation Method for applying nanocoatings with easy clean and self-clean capability on a printhead
US9628108B2 (en) 2013-02-01 2017-04-18 Symbolic Io Corporation Method and apparatus for dense hyper IO digital retention
US9304703B1 (en) 2015-04-15 2016-04-05 Symbolic Io Corporation Method and apparatus for dense hyper IO digital retention
US9817728B2 (en) 2013-02-01 2017-11-14 Symbolic Io Corporation Fast system state cloning
US10133636B2 (en) 2013-03-12 2018-11-20 Formulus Black Corporation Data storage and retrieval mediation system and methods for using same
US9760481B2 (en) * 2014-06-13 2017-09-12 Sandisk Technologies Llc Multiport memory
US10061514B2 (en) 2015-04-15 2018-08-28 Formulus Black Corporation Method and apparatus for dense hyper IO digital retention
US10572186B2 (en) 2017-12-18 2020-02-25 Formulus Black Corporation Random access memory (RAM)-based computer systems, devices, and methods
KR102147440B1 (ko) * 2018-07-11 2020-08-24 문현덕 측면승하차용 휠체어
US10725853B2 (en) 2019-01-02 2020-07-28 Formulus Black Corporation Systems and methods for memory failure prevention, management, and mitigation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5291580A (en) * 1991-10-04 1994-03-01 Bull Hn Information Systems Inc. High performance burst read data transfer operation
US5404338A (en) * 1993-01-29 1995-04-04 Mitsubishi Denki Kabushiki Kaisha Synchronous type semiconductor memory device operating in synchronization with an external clock signal
US5473566A (en) * 1994-09-12 1995-12-05 Cirrus Logic, Inc. Memory architecture and devices, systems and methods utilizing the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4665495A (en) * 1984-07-23 1987-05-12 Texas Instruments Incorporated Single chip dram controller and CRT controller
US4922432A (en) * 1988-01-13 1990-05-01 International Chip Corporation Knowledge based method and apparatus for designing integrated circuits using functional specifications
US5148524A (en) * 1988-11-29 1992-09-15 Solbourne Computer, Inc. Dynamic video RAM incorporating on chip vector/image mode line modification
US5258919A (en) * 1990-06-28 1993-11-02 National Semiconductor Corporation Structured logic design method using figures of merit and a flowchart methodology
US5432707A (en) * 1993-02-12 1995-07-11 International Business Machines Corporation Automated circuit design
TW234174B (en) * 1993-05-14 1994-11-11 Ibm System and method for maintaining memory coherency
WO1995015528A1 (en) * 1993-11-30 1995-06-08 Vlsi Technology, Inc. A reallocatable memory subsystem enabling transparent transfer of memory function during upgrade
US5694143A (en) * 1994-06-02 1997-12-02 Accelerix Limited Single chip frame buffer and graphics accelerator
US5636174A (en) * 1996-01-11 1997-06-03 Cirrus Logic, Inc. Fast cycle time-low latency dynamic random access memories and systems and methods using the same
US5678009A (en) * 1996-02-12 1997-10-14 Intel Corporation Method and apparatus providing fast access to a shared resource on a computer bus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5291580A (en) * 1991-10-04 1994-03-01 Bull Hn Information Systems Inc. High performance burst read data transfer operation
US5404338A (en) * 1993-01-29 1995-04-04 Mitsubishi Denki Kabushiki Kaisha Synchronous type semiconductor memory device operating in synchronization with an external clock signal
US5473566A (en) * 1994-09-12 1995-12-05 Cirrus Logic, Inc. Memory architecture and devices, systems and methods utilizing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100470496C (zh) * 2003-11-14 2009-03-18 英特尔公司 用可变映射进行的通道测试

Also Published As

Publication number Publication date
JP3026788B2 (ja) 2000-03-27
US5867180A (en) 1999-02-02
CN1193776A (zh) 1998-09-23
JPH10269164A (ja) 1998-10-09

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