CN1117671A - Cmos集成电路中的快速传播技术 - Google Patents

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Abstract

用于CMOS电路的一种快速传播技术，从而以在相对的缘处的较慢的信号转变为代价，实现了在传播的信号的信息携带缘处的更快速的信号转变。本发明的这一技术，使CMOS电路中的P沟道拉起晶体管同N沟道拉下晶体管的大小比值不对称，以在该信号的一个(上升或下降)缘获得快得多的转变，且在相对的缘获得较慢的转变。本发明的快速传播技术特别适合于诸如同步RAM的同步数字CMOS电路。

Description

CMOS集成电路中的快速传播技术
本发明涉及一种互补型金属氧化物半导体(CMOS)集成电路，且更具体地说，是涉及采用不对称逻辑电路的CMOS电路中的快速传播技术。
一般的CMOS倒相器包括一个P沟道(PMOS)拉起晶体管和一个N沟道(NMOS)拉下晶体管。由于PMOS本身比NMOS弱，PMOS拉起晶体管的大小(即沟道宽度)通常比NMOS拉下晶体管的大小大1.5倍，以减小信号通过级联的倒相器级对的传播时间。CMOS门电路的信号传播延迟时间，随着该门电路的输出能力F而线性地增大。一个给定级的输出能力F，被定义为负载装置(即被驱动的级)的大小除以驱动级的大小。CMOS倒相器中的晶体管的大小越大，输出对给定电容性负载进行切换的速度就越快。为了以最小的延迟驱动非常大的负载，通常的CMOS逻辑电路在传统上采用了其尺寸一直在增大的串联倒相器链路，各个级具有大约为3的输出能力F。设计大于或小于3的输出量，将增大实现给定的总输出能力的延迟。如果每级的输出能力低，则需要太多的级，而如果每级的输出能力大，则每级的输出能力将太大。传播延迟时间始终是一个关键的设计因素。
在某些同步电路应用中，可以通过采用被称为后充电逻辑电路的技术，来增大信号传播速度。如在US Patent No.4，985,643中所详细描述的，后充电逻辑电路实现了比通常的CMOS逻辑电路高得多的速度，且其速度也许比本发明的技术所能够得到的还要高。然而，后充电逻辑电路有若干限制。它要求很多的复位通路，造成了电路设置上的问题。它还要求各个激活脉冲之后在另一个脉冲能够被传播之前，有一个复位时间间隔。这使所有脉冲上的占空比被减小至50％或更小，而这对包括存储器电路在内的许多电路，都是严酷的限制。当占空比被限制在50％时，只有一半的循环能够被用于在读出循环中从一个存储单元中产生信号，或在写入循环中将新的数据写入到存储单元中。
因此，需要减小CMOS逻辑电路中的传播延迟时间，而不产生后充电逻辑电路的限制。
本发明为其中输入信息只能在已知的指定时刻改变(即在改变之间有已知的最小时间)的CMOS电路，提供了一种快速传播技术。该技术能够被用于这样的同步电路中，即在同步电路中诸如时钟信号输入的时序事件决定了何时能够获得新的信息。
一般地说，本发明的电路在各个节点具有正常或待机电压，该电压被携带信息的脉冲所中断。携带信息的脉冲是在电路输入端附近以窄(短持续时间)脉冲的形式产生的。为了使该脉冲以最小的传播延迟通过电路中的各个逻辑级，各个逻辑级采用了具有不对称比值的晶体管大小。CMOS门电路中晶体管大小的不对称性，实现了沿着一个方向(携带信息的前缘)的转换更快，但同时使得沿着另一方向(至正常或待机电压的复位)的转换变得更慢。较快的前缘转变，使信息通过信号通路的传播更快。当脉冲通过信号通路时，较慢的第二缘使得脉冲宽度增大。在各级不对称逻辑电路，脉冲宽度增大。然而，传播的脉冲的宽度的上限，等于电路的最小周期。即，脉冲必然尽早地结束，以避免与随后的信息携带缘发生干扰。脉冲传播所通过的不对称逻辑电路级的数目，因而必然是受到限制的。因此，可以允许窄的脉冲的宽度在通过电路前面的几级时有增大，并随后以第二窄脉冲的形式重新开始，而该第二窄脉冲继续通过电路的后面几级传播，同时其宽度增大。
在一个实施例中，本发明的快速传播技术改进了同步随机存取存储器(RAM)的存取时间。本发明的快速传播技术可以被应用到同步电路，因为通常一个重复的时序事件(例如主时钟信号)，确定了何时能够获得信息。一个脉冲发生器，在主时钟信号的信息携带缘上产生窄脉冲。该脉冲通过采用不对称逻辑电路的解码通路。该解码通路包括一个地址输入缓冲器、预解码器和最后解码器，这些部件都都具有不对称的晶体管大小，以加快信号的携带信息的前缘。输出通路也采用了不对称逻辑电路，它从动态差分检测放大器开始，后者检测并放大从互补本地输入/输出(I/O)线接收到的数据。该检测放大器接收作为激活选通脉冲的第二窄脉冲。利用带有不对称晶体管大小的倒相器，检测放大器的输出被缓冲到全局I/O线上。该全局I/O线将该数据经过一个输出缓冲器而传送到该输出端。从而通过利用不对称逻辑电路而为同步RAM实现了减小的存取时间。
通过以下结合附图进行的详细描述，可以对本发明的快速传播技术的性质和优点有更好的理解。
图1A和1B分别显示了现有技术的倒相器链路和根据本发明的具有不对称逻辑电路的倒相器链路；
图2是图1的倒相器链路的时序图，显示了不对称逻辑电路的速度；
图3显示了采用根据本发明的不对称逻辑电路的CMOS电路的一个简单实施例；
图4是RAM的一般解码通路的示意图；
图5是采用本发明的不对称逻辑电路技术的同步RAM的输入缓冲器的一个例子的示意图；
图6是采用本发明的不对称逻辑电路技术的同步RAM的预解码器的一个例子的示意图；
图7是采用本发明的不对称逻辑电路技术的同步RAM的差分检测放大器的一个例子的示意图；
图8显示了本发明的不对称逻辑电路技术的互补数据通路。
图1A和1B分别显示了CMOS倒相器链路100和102，其每一个都驱动相等的有效电容负载104。倒相器链路100是典型的现有技术缓冲电路，它带有六个串联的CMOS倒相器106、108、110、112、114和116，其晶体管的大小得到适当调节，以尽量减小输入信号200的上升和下降缘的传播延迟。图1A和1B中在括号中所示的各个晶体管的宽度，对于PMOS晶体管106P是3μ，而对于NMOS晶体管106N是2μ宽。在此例中，各个倒相器的大小以因子3增大，从倒相器106的PMOS/NMOS沟道宽度比值3/2开始，直到最后一个倒相器116的729/486。将各个晶体管的输出能力定义为负载的晶体管大小(沟道宽度)之和(即所要驱动的晶体管门电路的总宽度)除以驱动器晶体管的大小，给出PMOS晶体管106P、108P、110P等的输出能力Fp为5(5＝(9＋6)/3＝(27＋18)/9＝(81＋54)/27)，且NMOS晶体管106N、108N、110N等的输出能力Fn为7.5(7.5＝(9＋6)/2＝(27＋18)/6＝(81＋54)/18)在相等的输出能力条件下，每一对级(一个处于上升缘而另一个处于下降缘)呈现出与隔一个对的传播延迟相同的传播延迟。
参见图1B，倒相器链路102包括四个串联的CMOS倒相器118、120、122和124，它们都具有不对称的晶体管大小。在此例中，假定信息由输入信号的上升缘携带。因此，晶体管大小是不对称的，以加快输入信号的上升缘通过倒相器链路的传播。第一倒相器118的NMOS晶体管的大小例如为PMOS晶体管的四倍，从而使节点118OUT上的下降转变比上升转变要快得多。为了实现倒相器链路102的快速(信息携带)通路的高速度，NMOS晶体管118N的输出能力Fn被选择为7.5，同样的值也被用在图1A的晶体管106N中。负载晶体管120P和120N的沟道宽度之和是这样设计的，即它比驱动器晶体管118N的4μ沟道宽度大7.5倍，因而晶体管120P和120N的总沟道宽度为30μ。为了加快倒相器120的输出端的信号的上升时间，PMOS晶体管120P被作得比NMOS晶体管120N大很多。在所示的例子中，倒相器120的PMOS/NMOS晶体管大小被设定在25/5。这加快了倒相器120的输出端处的信号的上升时间，但下降时间更慢，同时保持了30μ的晶体管沟道大小。相同的分析也适用于两个最后倒相器122和124的晶体管沟道宽度选择。在图1B所示的例子中，倒相器122和124的PMOS/NMOS沟道宽度分别为15/110和750/75。倒相器120的Fp为125/25＝5，且倒相器122的Fn为825/110＝7.5。
为了比较各个倒相器链路的性能，假定倒相器链路100中各个相继的倒相器对具有例如1nsec的传播延迟。在两个倒相器链路100和102的快速通路(即输入的上升缘)的输出能力相同的情况下，倒相器链路102中的每一对级的延迟实际上小于倒相器链路100的延迟。当输入信号200从低变到高时，分别至倒相器106和118的PMOS晶体管106P和118P的栅极—源极电压减小，同时NMOS晶体管106N和118N的栅极—源极电压增大。该NMOS晶体管因而开始导通，且该PMOS晶体管开始关断，从而将倒相器的输出向下拉向地。然而，在开始时，在将输出拉向地时，该NMOS晶体管必须克服还没有完全关断的PMOS晶体管。在此期间，较强的NMOS晶体管118N克服弱得多的PMOS晶体管118P，相比之下，NMOS晶体管106N克服比较强的PMOS晶体管106P。如果这两个NMOS晶体管的电容输出能力Fn都等于7.5，则在倒相器118的输出端的信号118OUT将比倒相器106的输出端处的信号106OUT更快地下降到地。即，对于上升的输入，不对称的倒相器118的延迟比一般的倒相器106的小。类似地，当两个链路中的任何一个的第一倒相器106和118的输出变低时，它们都分别使下一级中的PMOS晶体管108P和120P导通并使NMOS晶体管108N和120N关断。同样地，小的NMOS晶体管120N对大的PMOS晶体管120P的抵抗很小，同时NMOS晶体管108N在开始时提供了对PMOS晶体管108P的较大抵抗。在PMOS晶体管的电容输出能力Fn都为Fp＝5的情况下，倒相器120的输出端处的信号120OUT因而将比在倒相器108的输出端处的信号108OUT更快地上升至VDD。因此，每一对不对称倒相器链路102的上升输入的平均延迟，比倒相器链路100的小，可能是0.9nsec。因而倒相器链路100的总延迟等于3nsec(六级，每级0.5nsec)，而不对称倒相器链路102的上升输入的总延迟为1.8nsec(四级，每级O.45nsec)。注意倒相器链路102中最后一个倒相器124的PMOS晶体管124P比倒相器链路100中的最后一个倒相器116中的PMOS晶体管116P更强。因此，少两级的倒相器链路102能够驱动甚至更大的负载，且比倒相器链路100更快。不对称逻辑电路的上升输入的延迟，只是具有相同的总输出能力的正常逻辑电路的约60％。
然而，在输入信号的上升缘处通过电路120的速度的显著增大，是以输入信号的下降缘处的延迟的显著增大为代价的。现有技术的信号通路100对于上升或下降输入都具有相同的延迟。但根据本发明的信号通路102对下降缘在其输入端的传播是非常慢的。当输入变低时，PMOS晶体管118P在使节点118OUT变高上是非常慢的，其原因有两个。第一，PMOS晶体管118P具有非常高的输出能力(25＋5)/1＝30。这样大的输出能力本身就使PMOS晶体管118P非常慢。第二，NMOS晶体管118N继续成功地克服PMOS晶体管118P，直到输入端200的电压低得足以使NMOS晶体管118N关断。因此，节点118OUT，在输入端上的比电路100中的节点106OUT慢得多的一个负转变之后，转变到高。类似地，级120的NMOS晶体管120N在将节点120OUT拉低上也是非常慢的。因此，如图2所示，电路102的不对称逻辑电路在输入的前缘(上升缘)比现有技术电路100快，但在输入信号的后缘(下降缘)则比现有技术电路100慢。然而，后缘处增大的延迟，对本发明的电路的操作没有不利的影响。这是由于该脉冲在下一个携带信息的脉冲前缘之前就已经结束了。
由于第二缘较慢，当脉冲通过不对称的倒相器链路的各个级传播时，脉冲的宽度增大了很多。如图2所示，节点124OUT上的正脉冲比在节点122OUT上的负脉冲宽，而后者又比在节点120OUT上的正脉冲宽，等等。脉冲的宽度可以显著增大，而不会有不利的影响，但电路可以得到适当的设计，以保证即使在逻辑的最后一级，脉冲也能够在下一个信息携带缘出现之前结束。为了保证这种及时的结束，本发明的不对称逻辑电路技术能够被应用到这样的电路，即在这些电路中信号的信息携带缘不是随机出现的，而是受到限制，而只在新的携带信息的脉冲边缘之间以最小的时间间隔出现。这保证了一个数据携带脉冲在新的数据携带脉冲到达之前结束。
为了使电路适当地运行，设计者必然限制通过信号通路传播的信号的脉冲宽度。这可以通过采用例如简单的单触发电路，而在信号的信息携带缘处产生非常窄的脉冲来实现。窄脉冲被输入不对称逻辑电路，而不是原来的输入信号。当窄脉冲通过不对称逻辑电路通路传播时，其脉冲宽度增大。当信号的脉冲宽度增大到一个临界大小(小于最小循环时间)时，可再次使该信号通过一个单触发电路，以产生一个第二窄脉冲，后者继续通过不对称逻辑电路的其他级而传播。窄脉冲的这种再生，能够以所希望的次数进行。
图3提供了根据本发明的不对称逻辑电路的一个简单的例子。一个输入信号300被加到单触发电路302的输入端。单触发电路302的输出端304是处于输入信号的上升缘的一个窄负脉冲。信号通过不对称逻辑电路306的几个级而传播。在此例中，PMOS/NMOS大小比是不对称的，以减小在节点304上信号的下降缘通过电路的延迟。当该窄脉冲通过不对称逻辑电路306的各级时，其宽度增大。当该脉冲宽度达到输入信号的最小循环时间(即新的携带信息的脉冲开始之间的时间)时，一个第二单触发电路308在其输入端接收该信号，以在其输出端310产生一个第二窄脉冲。这一过程继续进行，直到信号到达输出端。应该理解的是，在典型的应用中，很多不对称倒相器306可以是“与非”、“或非”或其他逻辑门电路。
本发明的不对称逻辑电路技术，要求数据由互补或彼此互斥的数据线上的脉冲来表示，而不是用电压电平来表示。即，数据不是通过单个的信号线来传送并利用电压电平来区分逻辑“0”和逻辑“1”。相反地，需要至少两条彼此互斥的导线，以使在真线上的脉冲表示逻辑“1”，同时在反线上的互斥脉冲表示逻辑“O”。例如，在随机存取存储器电路的预解码器或最后解码器输出的情况下，一个脉冲出现在N个输出端中选定的一个上，以排斥其他的输出。各个脉冲能够通过分别的不对称逻辑电路通路传播。分别的数据通路由图8中的电路例子显示。一个输入信号及其倒相信号，分别被加到两个脉冲发生器800和802的输入端上。脉冲发生器800和802的输出，分别通过不对称逻辑电路804和806的几级，这图3的块306中的五个倒相器类似。真通路804的输出，通过一个倒相器，驱动PMOS拉起晶体管808的栅极；而倒相通路806的输出，直接驱动NMOS拉下晶体管810的栅极。PMOS晶体管808和NMOS晶体管810的漏极，被连接到一起，以形成一个单个的输出线。输入的一个上升缘，在单触发电路800的输出端产生一个负脉冲，而负脉冲的前缘迅速通过不对称逻辑电路804，并以更宽的负脉冲的形式到达PMOS晶体管808的栅极，而NMOS晶体管810的栅极保持在逻辑低。这使得PMOS晶体管808，以很小的总延迟，将输出节点OUT拉起到VDD。输入的下降缘，在单触发电路802的输出端产生一个负脉冲，而该负脉冲的前缘迅速通过不对称逻辑电路806，并以宽得多的正脉冲中的形式到达NMOS晶体管810的栅极，同时PMOS晶体管808的栅极保持在逻辑高。这使输出节点OUT被拉低到地，在某些应用中，在输出线上会需要一个小的锁存器，以无限地保持由最近接收的脉冲所表示的数据。因此，本发明的不对称逻辑电路技术的速度优点，在一个单个但带有两个分离的信号通路的输出线上，能够在输入信号的两个方向实现。
这个例子还显示出了对两个信息携带缘出现之间的最小时间间隔的要求。即，在IN处的负转变不能跟随在一个正转变之后太近，且反过来也是一样。在单触发电路800的输出端产生的一个非常窄的脉冲，在PMOS晶体管808的栅极变成了宽得多的脉冲。如果随后在IN处的负转变出现过早而使NMOS晶体管81O在PMOS晶体管808关断之前导通，则输出将下降得很慢(如果它还下降的话)，且电路将消耗很大的功率。因此，对于本发明的不对称逻辑电路技术来说，重要的是信号的信息携带缘不是以随机的时刻出现的。在携带信息的脉冲之间，必须有足够的时间，以使前一个信息携带缘在新的、可能是相反的信息携带缘到达之前结束。
本发明的不对称逻辑电路技术的一个应用电路的很好的例子，是动态或静态同步随机存取存储器电路。同步存储电路的设计，是基于一个主时钟信号的。一个动态随机存取存储器(DRAM)周期，诸如写入或读取，是在该时钟输入信号的上升缘(任意选择)开始的。提供给同步DRAM的列地址，是在周期时钟信号的上升缘被取样的，且不能在时钟信号之间改变。同步DRAM不支持读出/修正/写入周期，该周期将要求保持为读出操作之后的可能的写入周期保持选定的列解码信号。单个的已知操作(例如读出或写入)，允许采用脉冲而不是最后列解码输出的电平。这与内部地址的周期改变相结合，使得能够采用不对称逻辑电路。因此，对于在列选择输出上的读出或写入，实现了不对称逻辑电路的速度优点，同时实现了比后充电逻辑电路更宽的脉冲。这些优点将在下面得到详细描述。
图4是用在DRAM中的典型解码方案的简化示意图。具有例如八位的地址信息，被加到八个相应的输入缓冲器400。一个预解码器级402将这些地址位分成两个由三个位组成的组和一个由两个位组成的组。预解码器402一般包括三输入端“与非”门404，其后面是一个驱动倒相器链路406，其尺寸逐渐增大。预解码器402为两个三位组选择八条全局预解码器线中的一条，并为两位组选择四条中的一条。全局预解码器线随后输入到一个最后解码级408，后者包括三输入端“与非”门410，其后面跟随有一个驱动倒相器链路412，这些倒相器的大小逐渐增大。最后解码级408选择256个中的一个，以产生最后的全局列解码线，该线选择许多存储器阵列中的每一个中的一条具体列。
在同步DRAM中，在输入缓冲器400的输入端处的地址，在例如主时钟信号的给定上升缘上，受到取样(或锁存)。图5的块400是采用根据本发明的不对称逻辑电路的同步DRAM地址输入缓冲器的一个例子的示意图。在输入台500处的地址，利用串联的倒相器502和504，而得到缓冲。倒相器504的输出端，与两输入端“与非”门506的输入端之一相连，该“与非”门的输出端与一个倒相器508相连。倒相器508的输出端，构成了输入缓冲器电路的真输出端OUT。第一倒相器502的输出端，与另一两输入端“与非”门510的一个输入端相连，而该“与非”门510的输出端与倒相器512的一个输入端相连。倒相器512的输出端，形成了输入缓冲器电路的互补输出端 OUT。“与非”门506和510的第二输入端，被连接在一起，并接收一个STROBE信号，该STROBE信号通过在适当的输出线OUT或 OUT上传送一个脉冲，而锁存该地址。一个单触发电路514(与图3中的块302类似)，在其输入端接收的一个时钟信号的上升缘，产生一个负脉冲。单触发电路514的后面，跟随有一个倒相器516，后者的输出是STROBE信号。STROBE是在时钟输入的上升(前)缘上的一个非常窄的正脉冲。不对称逻辑电路在此电路中被用来减小对地址信号的前缘的延迟。因此，“与非”门506和510具有较大的NMOS晶体管和小的PMOS晶体管，而倒相器508和512具有较大的PMOS晶体管和小的NMOS晶体管。倒相器516和单触发电路51 4的PMOS/NMOS晶体管大小比是不对称的，以减小(在此例中)CLK IN信号的上升缘。为地址输入的初始缓冲提供的倒相器502和504，具有正常的晶体管大小比值，因为正和负的地址输入转变需要相等的速度。
在地址输入端500处逻辑“1”(VDD)与在STROBE的一个正脉冲的结合，在OUT产生出一个正脉冲，而 OUT被保持在地。在地址输入端500处的一个逻辑“0”(地)与在STROBE的一个正脉冲的结合，产生 OUT处的一个正脉冲中，而OUT被保持在地。由于晶体管大小的不对称，在OUT和 OUT的信号是比STROBE脉冲宽一些的脉冲。
在OUT或 OUT的地址脉冲，被送进预解码器。图6是根据本发明的一个同步DRAM预解码器的示意电路的例子。三个地址位Ai、Aj和Ak，分别与三个NMOS晶体管600、602、604的栅极相连。这三个NMOS晶体管将预置的解码节点606与地相串联，从而进行“与非”逻辑运算。第四个NMOS晶体管608在其栅极接收Ai的补码信号(最低位)，并将晶体管602和604连接到一个第二预充电解码节点610。节点606因而对地址111进行解码，且节点610解码地址110。三个带有其他Aj和Ak值的其他的类似电路，产生六个其他的输出。PMOS晶体管612和614分别将解码节点606和610预置到正电源电压(VDD)，且当脉冲到达Ai—Ak时被关断。对各个解码节点上的信号的缓冲，是由具有不对称且逐渐增大的晶体管大小的三个串联倒相器提供的。倒相器616、618、620，对来自节点606的信号进行缓冲，以对倒相器620的输出端上的高电容负载进行驱动。这些不对称倒相器分别具有诸如80/20、80/160、和700/170的PMOS/NMOS沟道宽度比值。倒相器622、624、626，以类似的PMOS/NMOS比值，对来自节点610的信号进行缓冲。这种不对称显著地减小了在倒相器链路的输出端处的信号的前缘所受到的延迟。
然而，在这些输出端处的信号的脉冲宽度，由于在脉冲的后缘上通过电路的延迟增大，而进一步增大。在最后解码器(图4中的408)的输出端处的全局解码信号的脉冲宽度，由于对脉冲的前缘有利的类似不对称，而得到了更进一步的增大。可以允许该脉冲宽度增大到但不超过适当的操作所要求的最小循环时间。如果该循环时间等于全局解码输出端处的脉冲的切换宽度，则选定的一个全局列在选择另一个的同时被去选择。当在相继的两个循环中选择了相同的列时，它只是在这两个周期中都保持导通，而这对后充电逻辑电路是不可能的。因此，本发明的不对称逻辑电路技术，允许全局列解码线在长至整个时钟周期的期间里保持导通，从而在给定的选择时间中实现了两倍于后充电逻辑电路所能够实现的存储器带宽。
全局解码信号通常将一对选定的Bit和 Bit连接到一对互补本地输入/输出(I/O)线。在一个全局解码信号在读出周期中被激活时，该本地I/O线产生一个差分信号，该差分信号的极性取决于存储在选定的存储单元中的数据。该本地I/O线与一个差分检测放大器的输入端相连，而该放大器的输出端在一个真或互补全局I/O线上产生一个脉冲。在此，通过控制差分检测放大器的激活信号，可以方便地减小该信号的脉冲宽度。图7是用于根据本发明的同步RAM的动态差分检测放大器的一个例子的电路示意图。一对NMOS输入晶体管700和702分别在它们的栅极接收I/O和 I/O。一个交叉耦合的NMOS晶体管对704、706和交叉耦合PMOS晶体管对708、710，被连接在一起，以进行差分放大。该差分放大器只在读出周期和只在选定的列在该本地I/O线上产生出一个差分信号时受到激活。NMOS晶体管712和PMOS晶体管714和716在它们的栅极接收激活STROBE信号，以使该放大器能够检测到差分输入。因此，该检测放大器在其中该列线仍然得到选择的较长时期里较晚的时间中，受到了新产生的窄脉冲的选通，且该这段时间中在该I/O线上缓慢地产生出一个差分电压。
在该窄正脉冲产生之前，在选通脉冲输入端的逻辑低，使节点718和721处的放大器输出达到VDD。当该窄正脉冲到达时，PMOS晶体管714和716关断且NMOS晶体管712导通。这使得交叉耦合晶体管开始再生过程，从而当I/O处于比 I/O更高的电压时，它使输出节点720更迅速地达到地电压，并使其互补节点718达到VDD。如果 I/O在选通脉冲到达时处于比I/O更高的电压，则交叉耦合晶体管使节点718达到地电压并使节点720处于VDD。该不对称逻辑电路技术，通过把NMOS拉下晶体管712作得比PMOS拉起晶体管714和716大，可以在放大器的内部得到采用。因此，一个输出端718或720将具有一个负脉冲，该负脉冲具有非常快的下降缘和较慢的上升缘。在节点718或720上的负脉冲的宽度，等于选通脉冲的宽度加上比强NMOS晶体管712慢的PMOS拉起晶体管714、716造成的脉冲延伸部分。两个倒相器722、724带有诸如20/4的不对称PMOS/NMOS晶体管大小，并分别驱动各个输出节点。同样，通过使PMOS比NMOS大很多，各个倒相器的输出端处的信号的上升时间，可以得到大大的减小。这些信号，分别经过拉下晶体管726和728，而与预充电的全局I/O和 I/O线相连。该不对称逻辑电路技术，可以以这种方式，在同步RAM中的整个I/O通路中得到采用，从而实现比正常的非不对称电路所能达到的更快的存取时间。
总之，本发明提供了一种CMOS电路快速传播技术。通过使CMOS电路的晶体管大小不对称，本发明的技术加快了传播的信号的信息携带缘，而减慢了相对的缘。与采用正常(对称)逻辑级的电路相比，这加快了电路的存取时间。该技术可以被用在其中信息不能随便改变的CMOS电路中—在该CMOS电路中信息只能已知的指定时刻受到改变。应用本发明的技术的一个好的例子，是CMOS同步DRAM或SRAM电路—其中存取时间是最重要的设计考虑之一。本发明的不对称逻辑电路技术，使得列选择线能够在整个时钟周期中被置于导通，因而与后充电逻辑电路所能实现的存储时间相比，显著增大了可用于写入或产生用于读出的信号的存储时间。
虽然以上对本发明的具体实施例进行了详细的描述，但是也可以采用各种修正、变形和替换。因此，本发明的范围不应该受到所述实施例的限制，而是应该只受到以下权利要求书的限制。

Claims (15)

1.在一种其中输入数据只在预定时刻改变的互补型金属氧化物半导体(CMOS)电路中，一种快速传播电路，包括：
一个脉冲发生器，用于在一个输入端接收输入信号，并用于在一个输出端产生在该信号的信息携带缘上的窄脉冲；以及
一个逻辑电路，它具有P沟道拉起晶体管和N沟道拉下晶体管，并具有用于接收该窄脉冲的输入端，该P沟道和N沟道晶体管的沟道大小具有适当的比值，以获得对信息携带缘的快速信号转变和对相对的缘的缓慢信号转变。
2.根据权利要求1的快速传播电路，进一步包括一个第二脉冲发生器，该第二脉冲发生器用于在一个输入端接收该逻辑电路的第一部分的一个输出，并用于产生在该信号的信息携带缘处的一个第二窄脉冲，该第二窄脉冲通过该逻辑电路的其余部分进行传播。
3.根据权利要求2的快速传播电路，其中第一和第二脉冲发生器都是单触发电路。
4.在一种CMOS同步随机存取存储器电路—其中一个主时钟信号确定了存储周期且其中输入信息只在根据该主时钟信号的预定时刻改变—中的—种快速传播电路，包括：
一个脉冲发生器，用于在一个输入端接收该主时钟信号，并用于在该主时钟信号的一个信息携带缘产生一个窄脉冲；以及
一个地址输入缓冲器，用于在一个输入端接收地址信息，该地址输入缓冲器由该窄脉冲选通，以便以一对互补的输出端之一上的窄脉冲的形式，再生该地址信息，
其中该地址输入缓冲器包括一个第一CMOS级，该CMOS级包括一个P沟道拉起晶体管和一个N沟道拉下晶体管，这些晶体管都在栅极接收该窄脉冲，其中P沟道和N沟道晶体管的大小的比值具有适当的值，以在时钟信号的信息携带缘获得快速的信号转变，并在相对的缘获得慢的信号转变。
5.根据权利要求4的电路，其中该输入缓冲器进一步包括一个CMOS倒相器，该CMOS倒相器的输入端与第一CMOS级的输出端相耦合—该第一CMOS级用于驱动该地址输入缓冲器的输出，其中该倒相器的晶体管大小的比值具有适当的值，以在时钟信号的信息携带缘获得快速的信号转变，并在相对的缘获得慢的信号转变。
6.根据权利要求5的电路，进一步包括一个地址解码通路，该通路的输入端与该地址输入缓冲器的输出端相耦合，该地址解码通路包括一个解码级，该解码级采用了具有不对称晶体管大小的CMOS逻辑电路，以在时钟信号的信息携带缘获得快速的信号转变，并在相对的缘获得慢的信号转变。
7.根据权利要求6的电路，进一步包括：
一个第二脉冲发生器，用于在一个输入端接收该主时钟信号，并用于在该时钟信号的信息携带缘产生一个第二窄脉冲；以及
一个差分检测放大器，它具有与一对互补的本地输入/输出信号相耦合的第一和第二输入端，该差分检测放大器由第二窄脉冲选通，以产生具有窄脉冲宽度的输出。
8.根据权利要求7的电路，其中差分检测放大器进一步包括一个P沟道拉起晶体管和一个N沟道拉下晶体管—这些晶体管都在栅极接收该第二窄脉冲，其中P沟道和N沟道晶体管的大小的比值具有适当的值，以在时钟信号的信息携带缘在一个输出端获得快速的信号转变，并在一个相对的缘获得慢的信号转变。
9.根据权利要求8的电路，其中该差分检测放大器进一步包括一个CMOS倒相器，该CMOS倒相器具有与该差分检测放大器的输出端相耦合的输入端，用于驱动该输出端，其中该倒相器的晶体管大小的比值具有适当的值，以在该时钟信号的信息携带缘获得快速的信号转变，并在一个相对的缘获得慢的信号转变。
10.在一种CMOS同步随机存取存储器电路中的快速传播电路，其中在该随机存取存储器电路中一个主时钟信号限定了一个存储周期且其中输入信息只在根据该主时钟信号的预定时刻改变，该快速传播电路包括：
一个脉冲发生器，用于在一个输入端接收该主时钟信号，并用于在该主时钟信号的信息携带缘上产生一个窄脉冲；
一个地址输入缓冲器，用于在一个输入端接收地址信息；
一个地址解码通路，它具有与该地址输入缓冲器的一个输出端相耦合的输入端，该地址解码通路包括一个解码级—该解码级采用了具有不对称晶体管大小的CMOS逻辑电路，以在该时钟信号的信息携带缘获得快速的信号转变，并在一个相对的缘获得慢的信号转变。
11.在一种CMOS同步随机存取存储器电路中的快速传播电路，其中在该随机存取存储器电路中一个主时钟信号限定了一个存储周期且其中输入信息只在根据该主时钟信号的预定时刻改变，该快速传播电路包括：
一个地址输入缓冲器，用于在一个输入端接收地址信息；
一个地址解码器，它具有与该地址输入缓冲器的一个输出端相耦合的输入端，并具有用于响应于该地址信息来选择一个存储单元的输出端，并用于将该存储单元的内容耦合至一对互补的输入/输出线；
一个脉冲发生器，用于在一个输出端产生一个窄脉冲，该窄脉冲在该对互补输入/输出线上产生了一个差分信号之后出现；以及
一个差分检测放大器，它具有与该互补的输入/输出线对相耦合的第一和第二输入端，该差分检测放大器由该窄脉冲选通，以产生具有窄脉冲宽度的输出。
12.根据权利要求11的电路，其中该差分检测放大器进一步包括一个P沟道拉起晶体管和一个N沟道拉下晶体管—这些晶体管都在栅极接收该第二窄脉冲，其中该P沟道和N沟道晶体管的大小的比值具有适当的值，以在该时钟信号的信息携带缘在一个输出端获得一个快速的信号转变，并在一个相对的缘获得慢的信号转变。
13.在一种互补型金属氧化物半导体(CMOS)电路中，用于加快信号传播速度的方法，包括以下步骤：
(a)在一个信号的信息携带缘产生一个窄脉冲；
(b)将该窄脉冲加到CMOS电路的逻辑门电路上；
(c)使该CMOS电路中的P沟道拉起晶体管与N沟道拉
   下晶体管的晶体管大小的比值不对称，从而在该信
   号的信息携带缘获得快速的信号转变，并在一个相
   对的缘获得慢的信号转变。
14.根据权利要求13的方法，进一步包括以下步骤：
(d)在该信号通过不对称的CMOS电路的同时，加大其
   脉冲宽度；
(e)在该信号的一个信息携带缘产生一个第二窄脉冲，
   以重新减小该信号的脉冲宽度；以及
(f)使该第二窄脉冲继续通过该CMOS电路传播。
15.一种互补型金属氧化物半导体(CMOS)电路，其中在一个第一节点上的信息只在预定的时刻改变，该CMOS电路包括：
第一脉冲发生器，它具有与该第一节点耦合的输入端，该第一脉冲发生器响应于在第一节点上的信息的正转变而在一个输出端产生一个第一脉冲；
第二脉冲发生器，它的一个输入端与该第一节点相耦合，该第二脉冲发生器响应于该第一节点上的信息的负转变而在输出端上产生一个第二脉冲；
第一逻辑门电路通路，它的一个输入端与第一脉冲发生器的输出端相耦合，该第一逻辑门电路通路包括PMOS和NMOS晶体管—这些晶体管的大小的比值是不对称的，以减小该信息的正缘在该第一节点上的传播延迟；以及
第二逻辑门电路通路，它的输入端与该第二脉冲发生器的输出端相耦合，该第二逻辑门电路通路所包括的PMOS与NMOS晶体管大小的比值是不对称的，以减小该信息的负缘在该第一节点上的传播延迟；
其中在第一逻辑通路的输出端处的一个脉冲将一个第二节点的状态置于一个第一逻辑电平，且在该第二逻辑通路的输出端处的一个脉冲将该第二节点的状态置于一个第二逻辑电平。
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