CN1118088C - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置，包括：半导体集成电路，它包括导电图形；绝缘层，在该半导体集成电路上形成，以形成多个具有不均匀的厚度的基底部件；开口，穿过该绝缘层形成，以露出导电图形的一部分；和在该绝缘层和该开口上形成的导电层，该导电层从该导电图形的已露出的部分延伸到最厚的基底部件的顶部表面。电极由该绝缘层、该开口和该导电层组成。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法，更详细地说，涉及半导体集成电路的电极结构及其制造方法。本发明还涉及用于安装半导体衬底的方法和结构。
背景技术
按照常规，对于将半导体集成电路安装到连接衬底的工艺，已使用载带封装结构、电路板上的芯片结构和玻璃上的芯片结构。按照这些结构，在半导体衬底和连接衬底之间的空间用密封树脂来充填。对于这种安装结构中的电极结构，已使用了采用凸点(bump)电极的凸点键合结构。该凸点电极可以是诸如金(Au)电极的金属凸点电极和由铅(Pb)和锡(Sn)的合金等构成的焊料电极。
这种金属凸点电极以塑性方式变形，Pb-Sn的合金可从其晶体表面破裂。在半导体衬底和连接衬底之间的热膨胀系数的差别在电极中形成热应力。这种热应力也可由在密封树脂和凸点电极本身之间的热膨胀系数的差别而产生。热应力在电极中形成热疲劳，因而在一些情况下该电极会破裂。对半导体集成电路进行金属的电镀，然后对金属的镀层进行刻蚀以形成凸点电极。在半导体衬底中，未用保护层进行覆盖的区域、诸如修整电路，会因该电镀工艺和刻蚀工艺而受到严重的影响。因为该半导体集成电路的表面没有得到足够的保护，所以这种常规的电极结构不具有足够高的电连接的可靠性。
发明内容
因此，本发明的目的在于提供这样一种半导体装置及其制造方法，其中电极具有高的电连接的可靠性。
本发明的另一个目的在于提供这样一种半导体装置及其制造方法，其中在形成电极后半导体集成电路的表面可得到充分的保护。
本发明的另外的目的、优点和新颖的特征的一部分将在下面的描述中提出，另一部分对于本专业的人员在分析下述内容中将变得很明显，或可从本发明的实践中被理解。本发明的目的和优点可借助于特别在后附的权利要求书中指出的手段及其综合来实现和获得。
按照本发明的第1方面，一种半导体装置，包括：具有导电图形的半导体集成电路；在该半导体集成电路上形成的绝缘层，对该绝缘层进行加工后形成多个不同厚度的绝缘层，该多个不同厚度的绝缘层构成多个不同厚度的基底部件，其中，至少第1厚度比第2厚度厚；穿过该绝缘层露出一部分导电图形的开口；和在该绝缘层和该开口上形成的导电层，该导电层从该导电图形的暴露部分延伸到最厚基底部件的顶部表面，其中电极由该绝缘层、该开口和该导电层组成，该电极用于将半导体集成电路安装到连接衬底。
按照本发明的第2方面，一种用于制造半导体装置的方法，包括下述步骤：提供包括导电图形的半导体集成电路；在该半导体集成电路上形成绝缘层；穿过该绝缘层形成开口，以露出该导电图形的一部分；在带有该开口的该绝缘层上形成导电层，该导电层用于将半导体集成电路安装到连接衬底；对该导电图形的暴露部分以外的导电层进行图形刻蚀；和对未用该导电层覆盖的绝缘层部分进行加工成形，使其厚度低于用该导电层覆盖的绝缘层部分的厚度。
按照本发明，半导体集成电路用基底部件进行保护。再有，因为在最厚的基底部件的顶部表面上形成待连接到另一个衬底的电极，因此可防止该电极由于热应力和热疲劳而破裂。结果，可将该半导体装置制造成具有高的可靠性。
按照本发明，在该半导体衬底和连接衬底之间的空间用由与基底部件相同的材料制成的密封部件来充填，使得基底部件和密封部件具有相同的热膨胀系数。结果，可防止电极由于热应力和热疲劳而破裂，因而，可将半导体装置制造成具有高的可靠性。
附图说明
图1A是示出按照本发明的第1优选实施例的半导体装置的电极结构的平面图。
图1B是在图1A的的A-A’线上取的剖面图。
图2A至2D是示出用于制造图1A和1B中示出的电极结构的步骤的剖面图。
图3A是示出在第1优选实施例的电极结构和连接衬底的引线之间的位置关系的剖面图。
图3B是示出在第1优选实施例的电极结构和连接衬底的导电线之间的位置关系的剖面图。
图4A是示出按照本发明的第2优选实施例的半导体装置的电极结构的平面图。
图4B是在图4A的的A-A’线上取的剖面图。
图5A至5D是示出用于制造图4A和4B中示出的电极结构的步骤的剖面图。
图6A是示出在第2优选实施例的电极结构和连接衬底的引线之间的位置关系的剖面图。
图6B是示出在第2优选实施例的电极结构和连接衬底的导电线之间的位置关系的剖面图。
图7是示出按照本发明的第3优选实施例的半导体装置的电极结构的剖面图。
图8A和8B是示出用于制造图7中示出的电极结构的步骤的剖面图。
图9A和9B是示出用于制造按照本发明的第4优选实施例的半导体装置的电极结构的步骤的剖面图。
图10A和10B是示出用于制造按照本发明的第5优选实施例的半导体装置的电极结构的步骤的剖面图。
图11A和11B是示出用于制造按照本发明的第6优选实施例的半导体装置的电极结构的步骤的剖面图。
图12是示出按照本发明的第7优选实施例的半导体装置的电极结构的剖面图。
图13A和13B是示出用于制造图12中示出的电极结构的步骤的剖面图。
图14是示出按照本发明的第8优选实施例的半导体装置的电极结构的剖面图。
图15A是示出在第8优选实施例的电极结构和连接衬底的引线之间的位置关系的剖面图。
图15B是示出在第8优选实施例的电极结构和连接衬底的导电线之间的位置关系的剖面图。
图16是示出按照本发明的第9优选实施例的半导体装置的电极结构的剖面图。
具体实施方式
【第1优选实施例】
图1A和1B示出按照本发明的第1优选实施例的半导体装置的电极结构。首先在本身是硅晶片的半导体集成电路衬底100上形成导电图形101和表面保护层102，以便提供半导体集成电路。以下将该半导体集成电路衬底100称为“半导体衬底100”。参照数字103表示该导电图形101的拉长部分。该导电图形101由铝(Al)或铝(Al)和硅(Si)的合金、铜(Cu)等制成。形成表面保护层102来覆盖半导体集成电路的表面以便进行保护。表面保护层102由氧化硅(SiO2)、氮化硅(SixNy)等制成。该拉长部分103可位于诸如键合焊区的导电图形的焊区上或位于通孔(未示出)处。
在半导体集成电路上形成具有不同厚度的多个基底部件104a和104b。这些基底部件104a和104b由诸如聚酰亚胺树脂的绝缘材料制成。在半导体集成电路上形成导电层105。该基底部件104a和104b、该导电层105和开口106组成半导体集成电路的电极。将较薄(较短)的基底部件104b的顶部表面104b-a设计成在位置上比基底部件104a的顶部表面104a-a低“ΔT”。顶部表面104a-a的形状不限于正方形。
在拉长部分103上的较厚的基底部件104a和较薄的基底部件104b之间形成开口106，以便露出导电图形101。如图1A和1B中所示，将开口106形成为包围较厚的基底部件104a和将基底部件104a和104b互相分开。可将开口106设计成不包围基底部件104a，只要它露出导电图形101即可。可将基底部件104a和104b设计成不互相分开，只要它们具有不同的厚度即可。
在基底部件104a、导电图形101和表面保护层102上形成导电层105，以便在较厚的基底部件104a的顶部制成导电图形101的连接端。在图1A和1B中，虽然导电层105完全覆盖较厚的基底部件104a，但在基底部件104的表面上的一些区域可不用导电层105来覆盖。该导电层105由金属或合金来制成，该金属或合金是考虑与连接衬底(300，301)的连接工艺来选择的。可将该导电层105设计成具有单层结构或多层结构。例如，可将该导电层105设计成具有金(Au)、铜(Cu)、铅(Pb)和锡(Sn)的合金等的单层结构；或具有金(Au)和镍(Ni)，以下用Ni/Au层来表示，或金(Au)、钛(Ti)和钨(W)，以下用Ti-W/Au层来表示的多层结构。
较厚的基底部件104a、导电层105和开口106形成电极部分107。该较薄的基底部件104b形成表面保护部分108，该部分保护半导体集成电路的表面。可将较薄的基底部件104b设计成具有互不相同的厚度，只要较厚的基底部件104a是最厚的即可。换言之，可存在大于3个包括最厚的基底部件的基底部件的不同厚度。
现在与图2A至2D相联系来描述图1A和1B中示出的电极结构的制造步骤。参照图2A，在半导体衬底100上形成导电图形101、表面保护层102。然后，使用旋转涂敷技术在整个结构上覆盖由可硬化的聚酰亚胺树脂制成的绝缘层204。其次，穿过绝缘层204形成开口106，以便露出导电图形101和对较厚的基底部件104a进行加工成形。其后，在350℃下对绝缘层204进行烘烤，使其硬化。
现在参照图2B和2C，在带有开口106的绝缘层204上形成导电层205。对导电层205进行图形刻蚀以除去不需要的部分，从而在从导电图形101延伸到较厚的基底部件104a的顶部表面104a-a的区域上形成导电图形105。更详细的说，利用喷涂技术在绝缘层204上形成铜的导电层205，在该导电层205上对光致抗蚀剂207进行图形刻蚀。然后，通过湿法刻蚀技术使用光致抗蚀剂207作为刻蚀掩模对导电层205进行图形刻蚀。
其次，参照图2D，在未用导电层105(205)覆盖的部分对绝缘层204进行刮削，以形成较薄的基底部件104b。结果，在半导体衬底上形成如图1A和1B中所示的电极。将这样制造的半导体衬底安装到连接衬底上。在图1A和1B中，打算将位于较厚的基底部件104a的顶部表面104a-a的导电图形105连接到连接衬底上。不将较薄的基底部件104b连接到连接衬底上。可用密封树脂来充填在较薄的基底部件104b和连接衬底之间的空间。
图3A示出在第1优选实施例的电极结构和诸如载带的连接衬底的引线301之间的位置关系。图3B示出在第1优选实施例的电极结构和连接衬底300的导电线302之间的位置关系。在图3A中，利用热压键合技术将导电层105键合到引线301上。在图3B中，利用回流技术将导电层105键合到导电线302上。
按照上面描述的第1优选实施例，半导体集成电路完全用由绝缘材料制成的基底部件104a和104b来覆盖，这样就在制造电极时和进行键合工艺时使半导体集成电路的表面，特别是在不形成表面保护层102的区域处，得到充分的保护。将较厚的基底部件104a的顶部表面104a-a设计成比基底部件104b的顶部表面高“ΔT”，这样就可容易地将在顶部表面104a-a处的导电层105键合到连接衬底上。
基底部件104a由聚酰亚胺树脂制成，该聚酰亚胺树脂具有其弹性极限高于金属的聚合物的结构，因此电极部分107不以塑性方式变形，只是根据在键合工艺中产生的应力或热应力以弹性方式变形。结果，可防止电极由于热疲劳而破裂，因而，可改善电极的可靠性。
待键合的导电层105以基底部件104a的厚度与导电图形101分离，因此，即使在利用热压技术来键合电极也可防止由于在导电层105和导电图形101之间的连接面处的金属扩散而发生电极性能变坏的情况。结果，在本实施例中，可省略用于防止金属扩散的、凸点电极所需要的附加的金属层。不仅可在拉长部分103上形成基底部件104a，而且也可在表面保护层102上形成基底部件104a，因而，能独立于拉长部分103的尺寸和形状、自由地在尺寸和形状方面设计基底部件104的顶部表面104a-a。
【第2优选实施例】
图4A和4B示出按照本发明的第2优选实施例的半导体装置的电极结构。在这些图中，与第1优选实施例相同或对应的组成部分用相同的参照数字来表示，不重复相同的描述以避免多余的描述。在第2优选实施例中，在半导体衬底100上形成较厚的基底部件404a和较薄的基底部件404b，使得较厚的基底部件404a比较薄的基底部件404b高“ΔT”。在半导体集成电路上形成导电层405，使其从导电图形101延伸到较厚的基底部件404a的顶部表面404a-a。较厚的基底部件404a和较薄的基底部件404b由聚酰亚胺树脂制成。该导电层405由与图1A和1B中示出的导电层105相同的材料制成。
如图4B中所示，将较厚的基底部件404a和较薄的基底部件404b形成为一个整体，这是本实施例的一个特征。本实施例的另一个特征是导电层405不在整个基底部件404a和404b上形成。更详细地说，该导电层405不在较薄的基底部件404b的顶部表面上形成，也不在较厚的基底部件404a的侧表面404a-b上形成。不将开口406设计成包围较厚的基底部件404a，相反，第1优选实施例的开口106包围着较厚的基底部件104a。较厚的基底部件404a、导电层405和开口406组成电极部分407。该较薄的基底部件404b组成表面保护部分408，该部分保护半导体衬底100的表面。
现在与图5A至5D相联系来描述图4A和4B中示出的电极结构的制造步骤。参照图5A，在半导体衬底100上形成导电图形101、表面保护层102。然后，在整个结构上覆盖由可硬化的聚酰亚胺树脂制成的绝缘层204。其次，穿过绝缘层204形成开口406，以便露出导电图形101和对较厚的基底部件404a的一部分进行加工成形。
现在参照图5B和5C，在绝缘层204和在开口406的底部的导电图形101上形成导电层205。对导电层205进行图形刻蚀以除去不需要的部分，从而在从导电图形101延伸到较厚的基底部件404a的顶部表面404a-a的区域上形成导电图形405。更详细的说，利用喷涂技术在绝缘层204上形成铜的导电层205，在该导电层205上对光致抗蚀剂207进行图形刻蚀。然后，通过湿法刻蚀技术使用光致抗蚀剂207作为刻蚀掩模对导电层205进行图形刻蚀。
其次，参照图5D，在未用导电层405(205)覆盖的部分对绝缘层204进行刮削，以完成较厚的基底部件404a和较薄的基底部件404b。结果，如图4A和4B中所示，在半导体衬底100上形成电极。将这样制造的半导体衬底安装到连接衬底(300)上。在图4A和4B中，打算将位于较厚的基底部件404a的顶部表面404a-a的导电图形405连接到连接衬底上。可用密封树脂来充填在较薄的基底部件404b和连接衬底之间的空间。
图6A示出在第2优选实施例的电极结构和诸如载带的连接衬底的引线301之间的位置关系。图6B示出在第2优选实施例的电极结构和连接衬底300的导电线302之间的位置关系。利用热压键合技术、回流技术等将导电层405键合到引线301上或导电线302上。
按照上面描述的第2优选实施例，较厚的和较薄的基底部件404a和404b不整个地用导电层405来覆盖，从而使由于键合工艺中的弹性变形而产生的应力和在用于制造电极的热工艺中产生的气体能容易地消失。结果，导电层405不容易破裂，因而电极具有高的连接可靠性。
即使较厚的基底部件404a如图2A和2B中所示完全被导电层所覆盖，也可得到上述的优点。再有，即使较厚的基底部件104a如图1A和1B中所示与较薄的基底部件104b分离，只要较厚的基底部件104a部分地露出，就能得到上述的优点。
【第3优选实施例】
图7示出按照本发明的第3优选实施例的半导体装置的电极结构。在图7中，与第1和第2优选实施例相同或对应的组成部分用相同的参照数字来表示，不重复相同的描述以避免多余的描述。在第3优选实施例中，在半导体衬底100上不形成表面保护层，代之以基底部件404b本身起到保护层的作用。这是与第2优选实施例的区别。穿过较厚的基底部件404a和和较薄的基底部件404b形成开口406。在半导体集成电路上形成导电层405，使其从导电图形101延伸到较厚的基底部件404a的顶部表面。较厚的和较薄的基底部件404a和404b由聚酰亚胺树脂制成。该导电层405由与图1A和1B中示出的导电层105相同的材料制成。
如图7中所示，将较厚的基底部件404a和较薄的基底部件404b形成为一个整体，以与第2优选实施例相同的方式，导电层405不在整个基底部件404a和404b上形成。以与图6A和6B中示出的第2优选实施例相同的方式，将电极连接到连接衬底。
图8A和8B中示出用于制造图7中示出的半导体装置的电极结构的步骤。在这些中，与第1和第2优选实施例相同或对应的组成部分用相同的参照数字来表示，不重复相同的描述以避免多余的描述。
在制造过程中，如图8A所示，首先在半导体衬底100上形成导电图形101。然后，在整个结构上覆盖由可硬化的聚酰亚胺树脂制成的绝缘层204。其次，穿过绝缘层204形成开口406，以便露出导电图形101和对较厚的基底部件404a的一部分进行加工成形。在形成开口406后，对绝缘层204进行硬化。
其次，在绝缘层204和在开口406的底部的导电图形101上形成导电层205(未示出)。对导电层205进行图形刻蚀以除去不需要的部分，从而沿从导电图形101延伸到较厚的基底部件404a的顶部表面404a-a的区域形成导电图形405。更详细的说，利用喷涂技术在绝缘层204上形成铜的导电层205，在该导电层205上对光致抗蚀剂(未示出)进行图形刻蚀。然后，通过湿法刻蚀技术使用光致抗蚀剂207作为刻蚀掩模对导电层205进行图形刻蚀以形成导电层405。在未用导电层405(205)覆盖的部分对绝缘层204进行刮削，以完成较厚的基底部件404a和较薄的基底部件404b。结果，如图7中所示，在半导体衬底100上形成电极。将这样制造的半导体衬底安装到连接衬底(未示出)上。将位于较厚的基底部件404a的顶部表面的导电图形405连接到连接衬底上。可用密封树脂来充填在较薄的基底部件404b和连接衬底之间的空间。
按照上述的第3优选实施例，绝缘层204，特别是较薄的基底部件404b，起到保护层的作用，从而可省略在第1和第2优选实施例中使用的表面保护层(102)。结果，可简化半导体装置的制造工艺，因而可降低制造成本。
【第4优选实施例】
图9A和9B示出用于制造按照本发明的第4优选实施例的半导体装置的电极结构的步骤。在这些图中，与第1至第3优选实施例相同或对应的组成部分用相同的参照数字来表示，不重复相同的描述以避免多余的描述。图9A和9B特别示出用于形成绝缘层504和开口406的步骤。将第4优选实施例的半导体装置设计成具有与第2优选实施例相同的结构。用于制造第4优选实施例的电极的步骤类似于用于制造第2优选实施例的电极的步骤。但是，在第4优选实施例中，绝缘层504由光敏树脂制成，开口406由光刻技术来形成。
更详细地说，如图9A中所示，首先在半导体衬底100上形成导电图形101和表面保护层102。然后，使用旋转涂敷技术在整个结构上覆盖由光敏聚酰亚胺树脂构成的绝缘层504。其次，在打算形成开口406的区域处将曝光的光501照到绝缘层504上。该曝光的光501包含对组成绝缘层504的聚酰亚胺树脂敏感的波长。
其次，将绝缘层504浸在显影剂溶液中以除去被曝光的部分从而形成开口406，使导电图形101露出。在350℃下对半导体衬底100(晶片)进行烘烤使上述树脂硬化。其后，进行在图5B至5D中示出的步骤。将这样制造的半导体衬底100安装到连接衬底(未示出)上。
按照上面描述的第4优选实施例，使用光刻技术形成开口406，从而与机械成形技术相比可更精确地、精细地和有效地对开口406进行加工成形。按照第4优选实施例的对开口进行加工成形的方法适用于第1和第3优选实施例。
【第5优选实施例】
图10A和10B示出用于制造按照本发明的第5优选实施例的半导体装置的电极结构的步骤。在这些图中，与第1至第4优选实施例相同或对应的组成部分用相同的参照数字来表示，不重复相同的描述以避免多余的描述。图10A和10B特别示出用于形成绝缘层604和开口406的步骤。将第5优选实施例的半导体装置设计成具有与第2优选实施例相同的结构。用于制造第5优选实施例的电极的步骤类似于用于制造第2优选实施例的电极的步骤。但是，在第5优选实施例中，开口406由激光加工技术来形成，这是本实施例的特征。
如图10A中所示，首先在半导体衬底100上形成导电图形101和表面保护层102。然后，在整个结构上覆盖由聚酰亚胺树脂构成的绝缘层604。其次，在打算形成开口406的区域处将激光601照到绝缘层604上，可对该开口进行很好的成形。
其次，对设有开口406的绝缘层604进行在350℃下的烘烤处理，使绝缘层604硬化。其后，进行在图5B至5D中示出的步骤。将这样制造的半导体衬底100安装到连接衬底(未示出)上。
按照上面描述的第5优选实施例，使用激光加工技术形成开口406，从而与机械成形技术相比可更精确地、精细地和有效地对开口406进行加工成形。按照第5优选实施例的对开口进行加工成形的方法适用于第1和第3优选实施例。
【第6优选实施例】
图11A和11B示出用于制造按照本发明的第6优选实施例的半导体装置的电极结构的步骤。在这些图中，与第1至第5优选实施例相同或对应的组成部分用相同的参照数字来表示，不重复相同的描述以避免多余的描述。图11A和11B特别示出用于切去绝缘层604的一部分的步骤。将第6优选实施例的半导体装置设计成具有与第2优选实施例相同的结构。用于制造第6优选实施例的电极的步骤类似于用于制造第2优选实施例的电极的步骤。但是，在第6优选实施例中，使用导电层405作为刻蚀掩模通过等离子刻蚀技术切去绝缘层604的一部分，这是本实施例的特征。
在制造过程中，如图11A中所示，首先在半导体衬底100上形成导电图形101和表面保护层102。然后，在整个结构上覆盖由聚酰亚胺树脂构成的绝缘层604，然后对开口406进行加工成形。其次，如图11A所示，在导电图形101和绝缘层604的一部分上形成导电层405。
现在参照图11B，使用导电层405作为刻蚀掩模，用主要包含氧(O2)的刻蚀气体701对具有导电层405的半导体衬底进行等离子刻蚀工艺。通过该刻蚀工艺，对绝缘层604进行有选择的刻蚀，以形成较厚的基底部件404a和较薄的基底部件404b。换言之，在打算形成较薄的基底部件404b的区域处将聚乙烯604刻蚀掉ΔT，从而对较薄的基底部件404b进行成形，使其具有比较厚的基底部件404a的厚度低ΔT的厚度。将这样制造的半导体衬底110安装到连接衬底(未示出)上。
按照上面描述的第6优选实施例，使用等离子刻蚀技术对较薄的基底部件404b进行成形，从而可精确地控制较厚的和较薄的基底部件404a和404b之间的厚度差ΔT(刻蚀深度)。
【第7优选实施例】
图12示出用于按照本发明的第7优选实施例的半导体装置的电极结构。在图12中，与第1至第6优选实施例相同或对应的组成部分用相同的参照数字来表示，不重复相同的描述以避免多余的描述。用于制造第7优选实施例的电极的步骤类似于用于制造第2优选实施例的电极的步骤。但是，在第7优选实施例中，在图5A和5B步骤之前进行修整(trimming)工艺。本实施例的特征是，形成开口406使之露出修整图形801，用绝缘层204来覆盖修整焊区(pad)802。
在制造过程中，如图13A中所示，首先在半导体衬底100上形成导电图形101、表面保护层102和修整图形801。然后，对半导体集成电路进行电测试。将在修整焊区802处露出的修整图形801的一部分切去。
现在参照图13B，在整个结构上覆盖由可硬化的聚酰亚胺树脂制成的绝缘层204，穿过绝缘层204形成开口406以露出导电图形101。在形成开口406后，对绝缘层204进行硬化。不在修整焊区802上形成开口406，从而使修整焊区802保持于被绝缘层204保护的状态。其后，进行图5B和5D中示出的工艺。
按照上述描述的第7优选实施例，即使在形成开口406后，修整焊区802的修整图形801也保持于被绝缘层204保护的状态。从而修整图形801可保持它刚被形成时的状态。换言之，修整图形801不受任何在其形成后进行的工艺的影响，特别是不受用于形成导电层和图形刻蚀的工艺的影响。
【第8优选实施例】
图14示出按照本发明的第8优选实施例的半导体装置的电极结构。在图14中，与第1至第7优选实施例相同或对应的组成部分用相同的参照数字来表示，不重复相同的描述以避免多余的描述。第8优选实施例的电极结构类似于第2优选实施例的电极结构。但是，第8优选实施例的电极结构包括在较厚的基底部件404a的顶部表面404a-a处的导电层405上的凸点电极901。该凸点电极901可由具有高熔点的金属制成，诸如金(Au)和铜(Cu)，或由具有低熔点的金属制成，诸如Pb-Sn和铟(In)。
较厚的基底部件404a、导电层405、开口406和凸点电极901组成电极部分907。较薄的基底部件404b组成表面保护部分408。假定将凸点电极901设计成具有“H”的厚度，电极部分907的连接水平比第2优选实施例的电极部分的连接水平高“H”。该凸点电极901一般在完成图5A至5D中示出的步骤后来形成。
图15A示出在第8优选实施例的电极结构和诸如载带的连接衬底的引线301之间的位置关系。图15B示出在第8优选实施例的电极结构和连接衬底300的导电线302之间的位置关系。利用热压键合技术、回流技术等将电极部分907的凸点电极901键合到引线301上或导电线302上。
按照上述描述的第8优选实施例，半导体装置设有在较厚的基底部件404a的顶部表面处的导电层405上的凸点电极901，从而与第2优选实施例的电极结构相比，到引线301或导电线302的距离变宽。结果，容易吸收热应力，因而，可将半导体装置制造成具有高的可靠性。如凸点电极901由焊料制成，因为自对准效应的缘故，能以不很细致的方式将电极连接到连接衬底上。
【第9优选实施例】
图16示出按照本发明的第9优选实施例的半导体装置的一部分。在该实施例中，用倒装技术将半导体衬底1000安装到连接衬底300上，用密封树脂1001充填在衬底1000和300之间的空间。该密封树脂1001可由聚酰亚胺制成。该半导体衬底1000设有由基底部件1004和导电层1005组成的电极部分1007。该基底部件1004可由聚酰亚胺制成。本实施例的主要特征是，密封树脂1001和基底部件1004由相同的材料、即聚酰亚胺树脂制成。
在常规的半导体装置中，用倒装技术将带有金属凸点的半导体衬底安装到连接衬底上，用密封树脂充填在衬底之间的空间。但是，按照这种常规的半导体装置，因为凸点电极和密封树脂之间的热膨胀系数的差别而产生热应力。结果，凸点电极随热应力而延伸，并可因热疲劳而破裂。
相反，按照第9优选实施例，密封树脂1001和基底部件1004由相同的材料、即聚酰亚胺制成，从而可防止电极部分1007破裂。因此，可将按照本实施例的装置制造成具有高的可靠性。
可理解，本发明的上述描述是可以作各种修正、变更和修改的，同样的情况也打算包括与后附的权利要求书等效的意义和范围。

Claims (21)

1.一种半导体装置，包括：
具有导电图形的半导体集成电路；
在该半导体集成电路上形成的绝缘层，对该绝缘层进行加工后形成多个不同厚度的绝缘层，该多个不同厚度的绝缘层构成多个不同厚度的基底部件，其中，至少第1厚度比第2厚度厚；
穿过该绝缘层露出一部分导电图形的开口；和
在该绝缘层和该开口上形成的导电层，该导电层从该导电图形的暴露部分延伸到最厚基底部件的顶部表面，其中
电极由该绝缘层、该开口和该导电层组成，该电极用于将半导体集成电路安装到连接衬底。
2.如权利要求1中所述的半导体装置，其中：
将该最厚基底部件与其他基底部件形成为一个整体。
3.如权利要求2中所述的半导体装置，其中：
将除最厚基底部件外的其他基底部件形成为具有去掉导电层后露出的顶部表面。
4.如权利要求1中所述的半导体装置，其中：
将该最厚基底部件形成为在没有导电图形的一侧表面上具有去掉导电层后的露出部分。
5.如权利要求1中所述的半导体装置，其中：
将该开口形成为包围最厚的基底部件。
6.如权利要求1中所述的半导体装置，其中：
该绝缘层起到作为该半导体集成电路的保护层的作用。
7.如权利要求1中所述的半导体装置，还包括：
在最厚基底部件顶部表面处的导电层上形成的凸点电极。
8.如权利要求1中所述的半导体装置，还包括：
由聚酰亚胺树脂制成的绝缘层。
9.如权利要求1中所述的半导体装置，其中：
该导电层选自主要由金(Au)组成的单层、主要由铜(Cu)组成的单层、主要由铅(Pb)和锡(Sn)组成的单层和主要由金(Au)组成的集合层。
10.如权利要求1中所述的半导体装置，还包括：
带有该电极的该半导体集成电路安装于其上的连接衬底；和
充填在该半导体集成电路和连接衬底之间空间内的密封部件，其中
该基底部件和该密封部件由相同的材料制成。
11.一种用于制造半导体装置的方法，包括下述步骤：
提供包括导电图形的半导体集成电路；
在该半导体集成电路上形成绝缘层；
穿过该绝缘层形成开口，以露出该导电图形的一部分；
在带有该开口的该绝缘层上形成导电层，该导电层用于将半导体集成电路安装到连接衬底；
对该导电图形的暴露部分以外的导电层进行图形刻蚀；和
对未用该导电层覆盖的绝缘层部分进行加工成形，使其厚度低于用该导电层覆盖的绝缘层部分的厚度。
12.如权利要求11中所述的方法，其中：
用于形成该开口的步骤包括下述步骤：
(1)在半导体集成电路上覆盖可硬化树脂以形成该绝缘层；
(2)穿过该可硬化树脂形成该开口；和
(3)对该树脂进行硬化。
13.如权利要求11中所述的方法，其中：
用于形成该开口的步骤包括下述步骤：
(1)在半导体集成电路上覆盖光敏树脂以形成该绝缘层；和
(2)用光刻技术穿过该可硬化树脂形成该开口。
14.如权利要求11中所述的方法，其中：
用于形成该开口的步骤包括下述步骤：
(1)在半导体集成电路上覆盖绝缘树脂以形成该绝缘层；和
(2)用激光加工技术穿过该可硬化树脂形成该开口。
15.如权利要求11中所述的方法，其中：
用于形成该开口的步骤包括在半导体集成电路上覆盖绝缘树脂以形成该绝缘层的步骤；和
用于对绝缘层进行加工成形的步骤是对该绝缘层进行等离子刻蚀的步骤。
16.如权利要求11中所述的方法，其中：
该绝缘层由聚酰亚胺树脂制成。
17.如权利要求11中所述的方法，其中：
在未用该保护层覆盖的半导体集成电路上形成该绝缘层，从而使该绝缘层起到作为保护层的作用。
18.如权利要求11中所述的方法，还包括下述步骤：
在该绝缘层上形成的该导电层上形成凸点电极。
19.如权利要求11中所述的方法，还包括下述步骤：
进行该半导体集成电路的电测试；和
在形成该绝缘层的步骤和形成该开口的步骤之前形成用于修整该半导体集成电路的图形，其中
进行形成该绝缘层的步骤和形成该开口的步骤，使绝缘层留在用于修整的图形的整个表面上。
20.如权利要求11中所述的方法，还包括下述步骤：
放置该半导体集成电路以面对连接衬底；
将该电极连接到该连接衬底；
将密封部件充填在半导体集成电路和连接衬底之间的空间内，其中
该绝缘层和该密封部件由相同的材料制成。
21.如权利要求10中所述的半导体装置，其中：
带有该电极的该半导体集成电路用倒装技术安装于连接衬底上。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6713300B1 (en) * 1997-02-27 2004-03-30 University Of Utah Research Foundation Nucleic acid and amino acid sequences for ATP-binding cassette transporter and methods of screening for agents that modify ATP-binding cassette transporter
US6414585B1 (en) * 1997-05-13 2002-07-02 Chipscale, Inc. Integrated passive components and package with posts
JPH10321631A (ja) * 1997-05-19 1998-12-04 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US6341071B1 (en) * 1999-03-19 2002-01-22 International Business Machines Corporation Stress relieved ball grid array package
US6528349B1 (en) * 1999-10-26 2003-03-04 Georgia Tech Research Corporation Monolithically-fabricated compliant wafer-level package with wafer level reliability and functionality testability
US6291260B1 (en) * 2000-01-13 2001-09-18 Siliconware Precision Industries Co., Ltd. Crack-preventive substrate and process for fabricating solder mask
US6303469B1 (en) * 2000-06-07 2001-10-16 Micron Technology, Inc. Thin microelectronic substrates and methods of manufacture
DE10120408B4 (de) * 2001-04-25 2006-02-02 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip, elektronische Baugruppe aus gestapelten Halbleiterchips und Verfahren zu deren Herstellung
WO2003068025A2 (en) * 2002-02-13 2003-08-21 Herman Miller, Inc. Tilt chair having a flexible back, adjustable armrests and asjustable seat depth, and methods for the use thereof
US6780673B2 (en) * 2002-06-12 2004-08-24 Texas Instruments Incorporated Method of forming a semiconductor device package using a plate layer surrounding contact pads
JP3969295B2 (ja) * 2002-12-02 2007-09-05 セイコーエプソン株式会社 半導体装置及びその製造方法と回路基板及び電気光学装置、並びに電子機器
US6888223B2 (en) * 2003-04-01 2005-05-03 International Business Machines Corporation Use of photoresist in substrate vias during backside grind
US7102371B1 (en) * 2004-05-19 2006-09-05 National Semiconductor Corporation Bilevel probe
JP3994989B2 (ja) 2004-06-14 2007-10-24 セイコーエプソン株式会社 半導体装置、回路基板、電気光学装置および電子機器
JP4747726B2 (ja) * 2004-09-09 2011-08-17 豊田合成株式会社 発光装置
JP4165495B2 (ja) * 2004-10-28 2008-10-15 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、回路基板、電気光学装置、電子機器
JP4619223B2 (ja) * 2004-12-16 2011-01-26 新光電気工業株式会社 半導体パッケージ及びその製造方法
US7316572B2 (en) * 2005-02-03 2008-01-08 International Business Machines Corporation Compliant electrical contacts
JP4224717B2 (ja) * 2005-07-11 2009-02-18 セイコーエプソン株式会社 半導体装置
JP4328970B2 (ja) 2005-08-02 2009-09-09 セイコーエプソン株式会社 半導体装置
JP4273347B2 (ja) * 2005-08-03 2009-06-03 セイコーエプソン株式会社 半導体装置
JP2007081039A (ja) * 2005-09-13 2007-03-29 Seiko Epson Corp 半導体装置
US7773217B2 (en) * 2006-02-17 2010-08-10 Axsun Technologies, Inc. Probe for tunable laser Raman spectroscopy system
JP4631742B2 (ja) * 2006-02-27 2011-02-16 エプソンイメージングデバイス株式会社 電気光学装置、実装構造体、電気光学装置の製造方法及び電子機器
JP5098204B2 (ja) * 2006-04-07 2012-12-12 セイコーエプソン株式会社 半導体装置及びその製造方法、並びに、電子機器
TWI311367B (en) * 2006-07-17 2009-06-21 Chipmos Technologies Inc Chip structure
US7813730B2 (en) * 2006-10-17 2010-10-12 Mavenir Systems, Inc. Providing mobile core services independent of a mobile device
JP4655052B2 (ja) * 2007-02-16 2011-03-23 セイコーエプソン株式会社 半導体装置、回路基板、電気光学装置および電子機器
JP4273356B2 (ja) * 2007-02-21 2009-06-03 セイコーエプソン株式会社 半導体装置の製造方法
TWI356481B (en) * 2007-05-18 2012-01-11 Taiwan Tft Lcd Ass Bump structure
US8169285B2 (en) * 2007-05-25 2012-05-01 Infineon Technologies Austria Ag Semiconductor device with integrated coils
JP4645635B2 (ja) * 2007-11-02 2011-03-09 セイコーエプソン株式会社 電子部品
TWI429339B (zh) * 2008-12-31 2014-03-01 Taiwan Tft Lcd Ass 電路板用之基材、電路板以及電路板的製造方法
US20100236822A1 (en) * 2009-03-23 2010-09-23 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US8338828B2 (en) 2010-08-05 2012-12-25 Freescale Semiconductor, Inc. Semiconductor package and method of testing same
US8198739B2 (en) 2010-08-13 2012-06-12 Endicott Interconnect Technologies, Inc. Semi-conductor chip with compressible contact structure and electronic package utilizing same
US8435824B2 (en) * 2011-07-07 2013-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Backside illumination sensor having a bonding pad structure and method of making the same
TWI499023B (zh) * 2012-10-11 2015-09-01 Ind Tech Res Inst 封裝基板及其製法
US9252180B2 (en) * 2013-02-08 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding pad on a back side illuminated image sensor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382544A (en) * 1992-05-25 1995-01-17 Matsushita Electric Industrial Co., Ltd. Manufacturing method of a semiconductor device utilizing thin metal film
US5396702A (en) * 1993-12-15 1995-03-14 At&T Corp. Method for forming solder bumps on a substrate using an electrodeposition technique
US5532519A (en) * 1994-09-14 1996-07-02 International Business Machines Corporation Cube wireability enhancement with chip-to-chip alignment and thickness control
CN1132934A (zh) * 1994-11-12 1996-10-09 株式会社东芝 半导体装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5943545A (ja) * 1982-09-06 1984-03-10 Hitachi Ltd 半導体集積回路装置
KR900004968B1 (ko) * 1984-02-10 1990-07-12 후지쓰 가부시끼가이샤 반도체장치 제조방법
JPS6352445A (ja) 1986-08-22 1988-03-05 Hitachi Ltd 半導体装置
US4740700A (en) * 1986-09-02 1988-04-26 Hughes Aircraft Company Thermally insulative and electrically conductive interconnect and process for making same
JP2762792B2 (ja) * 1991-08-30 1998-06-04 日本電気株式会社 光半導体装置
US5291066A (en) * 1991-11-14 1994-03-01 General Electric Company Moisture-proof electrical circuit high density interconnect module and method for making same
JP2833326B2 (ja) 1992-03-03 1998-12-09 松下電器産業株式会社 電子部品実装接続体およびその製造方法
JP3025120B2 (ja) * 1992-12-21 2000-03-27 キヤノン株式会社 記録再生装置
JPH07161728A (ja) * 1993-12-10 1995-06-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5602419A (en) * 1993-12-16 1997-02-11 Nec Corporation Chip carrier semiconductor device assembly
US5431328A (en) 1994-05-06 1995-07-11 Industrial Technology Research Institute Composite bump flip chip bonding
JP2531382B2 (ja) * 1994-05-26 1996-09-04 日本電気株式会社 ボ―ルグリッドアレイ半導体装置およびその製造方法
JP2647001B2 (ja) * 1994-05-31 1997-08-27 日本電気株式会社 テープキャリアならびに半導体デバイスの実装構造およびその製造方法
US5534731A (en) * 1994-10-28 1996-07-09 Advanced Micro Devices, Incorporated Layered low dielectric constant technology
US5534465A (en) * 1995-01-10 1996-07-09 At&T Corp. Method for making multichip circuits using active semiconductor substrates
US5864178A (en) * 1995-01-12 1999-01-26 Kabushiki Kaisha Toshiba Semiconductor device with improved encapsulating resin
US5659203A (en) * 1995-06-07 1997-08-19 International Business Machines Corporation Reworkable polymer chip encapsulant
JP3310499B2 (ja) * 1995-08-01 2002-08-05 富士通株式会社 半導体装置
US6024274A (en) * 1996-04-03 2000-02-15 Industrial Technology Research Institute Method for tape automated bonding to composite bumps
US5859472A (en) * 1996-09-12 1999-01-12 Tessera, Inc. Curved lead configurations
US5790377A (en) * 1996-09-12 1998-08-04 Packard Hughes Interconnect Company Integral copper column with solder bump flip chip
TW571373B (en) * 1996-12-04 2004-01-11 Seiko Epson Corp Semiconductor device, circuit substrate, and electronic machine
TW324847B (en) * 1996-12-13 1998-01-11 Ind Tech Res Inst The structure of composite bump
TW477907B (en) * 1997-03-07 2002-03-01 Toshiba Corp Array substrate, liquid crystal display device and their manufacturing method
US6051489A (en) * 1997-05-13 2000-04-18 Chipscale, Inc. Electronic component package with posts on the active side of the substrate
JPH10321631A (ja) * 1997-05-19 1998-12-04 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US5909056A (en) * 1997-06-03 1999-06-01 Lsi Logic Corporation High performance heat spreader for flip chip packages
US6123624A (en) * 1998-04-27 2000-09-26 Santini; Louis A. Bowling pin and method of playing a bowling game

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382544A (en) * 1992-05-25 1995-01-17 Matsushita Electric Industrial Co., Ltd. Manufacturing method of a semiconductor device utilizing thin metal film
US5396702A (en) * 1993-12-15 1995-03-14 At&T Corp. Method for forming solder bumps on a substrate using an electrodeposition technique
US5532519A (en) * 1994-09-14 1996-07-02 International Business Machines Corporation Cube wireability enhancement with chip-to-chip alignment and thickness control
CN1132934A (zh) * 1994-11-12 1996-10-09 株式会社东芝 半导体装置

Also Published As

Publication number Publication date
US6097091A (en) 2000-08-01
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