CN1152432C - 半导体器件及其制造方法 - Google Patents

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CN1152432C CNB981234186A CN98123418A CN1152432C CN 1152432 C CN1152432 C CN 1152432C CN B981234186 A CNB981234186 A CN B981234186A CN 98123418 A CN98123418 A CN 98123418A CN 1152432 C CN1152432 C CN 1152432C
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Abstract

在一种半导体器件及其制造方法中，在邻接第二杂质区(6)的端部设置一隔离绝缘膜(2)，还带有延伸到半导体衬底(1)的凹槽。这就去掉了存在于隔离绝缘膜端部的晶体缺陷，因而防止了从存储结点(10)在此部分的漏电流。因此，在邻接杂质区的隔离氧化膜的端部的凹槽构造去掉了在此区域的晶体缺陷，于是消除了漏电的可能性。

Description

半导体器件及其制造方法
本发明涉及一种半导体器件及其制造方法，特别涉及在邻接杂质区的隔离绝缘膜的端部具有凹槽的半导体器件及其制造方法。
近些年来，由于信息设备如计算机的惊人拓展，使得对半导体存储器件的要求快速提高。与功能有关，要求器件具有大规模的存储容量及允许快速运作。根据这些要求，已开发了提高集成度、改善半导体存储器件的响应和可靠性的技术。
已知DRAM(动态随机存取存储器)作为一种能随机输入、输出存储信息的半导体存储器件。一般，该DRAM由存储大量存储信息的存储区的存储单元阵列和用于外部输入和输出所要求的外围电路组成。
存储单元阵列设有多个存储单元，各存储着单个存储信息并被排列成矩阵形成。该存储单元由一个MOS(金属、氧化物、半导体)晶体管和一个与之相连的电容器组成。因而被称为一晶体管和一电容器型。因为此类型的存储单结构简单，因而可容易提高存储单元阵列的集成度，而被广泛地用于大容量的DRAM中。图81是此种存储单元的剖面图，而图82是其平面图。图81表示沿图82的X-X线所取的截面图，图82表示沿图81的Y-Y线所取的视图。
图81和82所示的结构是位线被隐埋的隐埋位线叠式存储单元。
参照图81和82，描述存储单元的结构如下。给一块比如由硅制成的P型半导体衬底1，在其主表面，设置限定有源区比如SiO2制成的元件隔离氧化膜2。在有源区，形成存储单元，每个单元包括互相配对的一个转移栅晶体管100和一个叠式电容器200。
转移栅晶体管100包括在半导体衬底1的主表面形成的第一和第二杂质区5、6，形成源、漏区，还包括在半导体衬底1的主表面上形成比如由SiO2制成的栅氧化膜3及在主表面上形成比如由多晶硅制成的栅电极4，其间带有栅氧化膜3。第一杂质区5具有双层结构，包括高浓度杂质区5a和低浓度杂质区5b。第二杂质区由高浓度杂质区形成。栅电极4被比如由SiO2制成的侧壁绝缘膜8覆盖。
半导体衬底1被比如由SiO2形成的膜厚约8000的第一层间氧化膜9覆盖。在第一层间氧化膜9形成露出第二杂质区6的存储结点接触孔10和露出第一杂质区5的位线接触孔11。在位线接触孔11中，形成与第一杂质区5连接的位线7。位线7由厚约1000的掺杂多晶硅膜7a和厚约1000的硅化钨膜7b形成。
在第一层的氧化膜9上，比如由SiO2制成厚约1000，具有存储结点接触孔10的第二层的氧化膜13。在存储结点接触孔10中，形成比如由多晶硅制成的存储结点(下电极)12，位于第二层的氧化膜13上，还有厚约6000的部分。在存储结点12的表面上面，形成介质膜14，在其上再形成单元板极(上电极)15。存储结点12、介质膜14及单元板极15形成了叠式电容器200。在单元板极15上面，形成互连层17，其间设有第三层间氧化膜16。
接着，参照图83至95描述制造有此种结构的存储单元的方法如下。
首先参照图83，在半导体衬底1的主表面的预定区域用LO-COS方法形成主件隔离氧化膜2。然后，如图84所示，在半导体衬底1上的预定区域形成预定构形的栅电极4，其间设有比如由SiO2形成的栅氧化膜3。
参照图85，在半导体衬底1形成露出介于平行栅电极4之间的预定区的抗蚀膜20。用抗蚀膜20作掩模，以约2.3×1013/cm2的注入剂量，以约35KeV的注入能量将n型杂质如磷注入到半导体衬底1中，形成低浓度杂质区5b。
参照图86，在半导体衬底1上淀积SiO2，对它进行各向异性腐蚀，以致在栅电极4上形成侧壁8。用侧壁8作掩模，以约4×1013/cm2的注入剂量，以约40KeV的注入能量，使n型杂质如磷注入列半导体衬底1的主表面，形成高浓度杂质区5a和6，如图87所示。因而，完成了由高浓度杂质区5a和低浓度杂质区5b形成的第一杂质区5以及由高浓度杂质区形成的第二杂质区6。
参照图88，在半导体衬底1的上方，用CVD方法，淀积厚约8000的比如由SiO2制成的第一层间氧化膜9。
参照图89，在第一层间氧化膜9上，形成位于第一杂质区5上方具有开口的抗蚀膜22。用抗蚀膜22作掩模，通自对准接触方法形成位线接触孔11。
参照图90，在去掉抗蚀膜22之后，在位线接触孔11内淀积各厚约1000的掺杂多晶硅膜7a和硅化钨膜7b，并使之构成预定构形，形成位线7。
参照图91，在第一层间氧化膜9上形成比如由SiO2制成的厚约10000的第二层间氧化膜13。然后，在第二层间氧化膜13上形成位于第二杂质区6上方具有开口的抗蚀膜23。用抗蚀膜23作掩模，通过自对准接触方法，在第一和第二层间氧化膜9和13形成存储结点接触孔10。
参照图92，在去掉抗蚀膜23之后，在存储结点接孔10内淀积多晶硅等，形成位于第二层间氧化膜13上的具有厚约6000的部分的存储结点12。
参照图93，在存储结点12的上方淀积介质膜14和单元板极15。因而，完成了由存储结点12、介质膜14和单元板极15形成的叠式电容器200。参照图94，在单元板极15上形成比如由SiO2形成的第三层间氧化膜16，再在第三层间氧化膜16上形成具有预定构形的互连层17，因而完成如图81所示的存储单元。
上述的DRAM，通过电容器中存储的电荷而存储着数据。当存储比如“H”数据时，就产生一个与从存储结点漏出电流相关的问题，因而在DRAM中必须周期地执行刷新操作。虽然希望DRAM的刷新操作的周期长，但目前由于存储单元中的电容器容量随着DRAM集成度的增加而减小的趋势，有使刷新周期变短的趋势。所以，纵然，DRAM的集成度高，为了维持刷新操作周期长，则必须防止从存储结点泄漏电流。
参照图95，将描述关于从上述存储单元结构的存储结点，泄漏电流的路径。
电流是可以从存储结点经过下列路径漏掉的：
(I)通过第二杂质区6漏到半导体衬底1。
(2)通过栅电极4下的第二杂质区6漏到第一杂质区5。
(3)漏到单元板极15。
在这些路径当中，通过第二杂质区6至半导体衬底1的路径(1)—是占主导的路径。到半导体衬底1的漏电与给Pn结施加反偏置时所引起的漏电相同。然而，在形成隔离氧化膜2的步骤和使杂质注入到第一和第二杂质区5、6的步骤中，在半导体衬底1产生了所称的晶体缺陷。若该晶体缺陷产生在Pn结，在该区就产生新的漏电路径。其结果，在电容器中所存储的电荷经由新的漏电路径放电，导致由DRAM保持的数据失效。
特别是，在隔离氧化膜2的边缘部，即所称的鸟嘴2a部将产生许多晶体缺陷2b。通过旨在去掉注入杂质步骤后的缺陷缺陷的热处理，可去掉晶体缺陷2b。然而，由于DRAM的集成度增高，该工艺必须在低温度下进行，以致难以完全去掉该晶体缺陷。
本发明之目的在于，提供一种半导体存储器件及其制造方法，其中在邻接漏区的隔离氧化膜的端部形成凹槽，以便从此区去掉晶体缺陷，防止可能的漏电流。
本发明的另一目的在于，防止结漏电流的产生同时防止窄沟道效应，并改善刷新特性及耐软误差性。
本发明的又一目的在于，防止由于在光刻时的图形的重叠误差和尺寸误差在导电层之间出现短路。
本发明的再一个目的在于，防止结漏电流的产生同时提高结击穿电压。
根据本发明的一种方案的半导体器件包括：一块半导体衬底、一隔离绝缘膜、第一导电层、杂质区、一绝缘膜以及第二导电层。其中的半导体衬底具有一主表面；其隔离绝缘膜是为限定半导体衬底主表面的有源区而设置；其第一导电层形成在主表面上，两者之间设有一绝缘膜；其杂质区形成在隔离绝缘膜和第一导电层之间的主表面，达到预定深度；其绝缘层形成在半导体衬底的主表面上并有通达杂质区的开口；其第二导电层通过开口与杂质区电连接。该隔离绝缘膜在杂质区侧的端部具有凹槽部，由该隔离绝缘膜凹槽部提供的端表面到达半导体衬底。该隔离绝缘膜的端表面被绝缘层覆盖。
在根据本发明的一个方案的半导体器件中，在隔离绝缘膜靠杂质区侧的端部的凹槽部的构造防止了在靠近隔离绝缘膜的晶体中产生缺陷，因而可防止由于这些晶体缺陷引起的从杂质区至半导体衬底的漏电流。
其结果，在采用此种结构的半导体器件中使漏电流减小了，因而能够改善半导体器件运作的可靠性。
此外，该隔离绝缘膜的端表面被绝缘层覆盖。因而，开口不设置在隔离绝缘膜的端表面附近。所以，借助于在开口所形成的第二导电层就防止了在杂质区和半导体衬底之间的短路的发生。
根据本发明的另一方案的一种半导体器件包括：一块半导体衬底、一隔离绝缘膜、一对杂质区、一栅电极、一绝缘层、一电容器的下电极以及一位线。其中的半导体衬底具有一主表面；其隔离绝缘膜是为限定半导体衬底主表面的有源区而设置；其杂质区对其间以预定的间隔形成在有源区，使沟道区夹在当中，并形成源、漏区；其栅电极形成在沟道区上，其间设有栅绝缘膜；其绝缘层覆盖着半导体衬底，并具有露出一对杂质区之一的第一开口和露出一对杂质区的另一个的第二开口；其电容器的下电极经过第一开口与一杂质区电连接；其位线经过第二开口与另一杂质区电连接。该隔离绝缘膜在其靠杂质区侧的端部具有凹槽部，由该隔离绝缘膜的凹槽部所提供的端表面达到半导体衬底。而该隔离绝缘膜的端表面又被绝缘层所覆盖。
在依本发明另一方案的半导体器件中，在隔离绝缘膜靠杂质区侧的端部的凹槽构造消除了在隔离绝缘膜端部附近的晶体缺陷，因而也防止由于这些晶体缺陷引起的通过第二导电类型的杂质区到半导体衬底的漏电流。
其结果，在采用此种结构的半导体器件中减小了从下电极来的漏电流，可使DRAM中的刷新操作周期延长，还可进一步改善半导体器件运作的可靠性。
此外，该隔离绝缘膜的端部是被绝缘层覆盖的。所以，第一开口不能设置在隔离绝缘膜的端表面附近。于是，可防止由于在第一开口中所形成电容器下电极引起在杂质区和半导体衬底之间的短路的发生。
一种制造依本发明的一方案的半导体器件的方法，包括以下各步骤：
首先，通过LOCOS法形成一隔离绝缘膜，将有源区限定在半导体衬底主表面预定区内。然后，在该有源区的预定区域形成具有预定形状的第一导电层，两者间设有一绝缘膜。用第一导电层和隔离绝缘膜作掩模，通过把杂质引入到有源区的预定区域形成一杂质区。形成一覆盖半导体衬底的抗蚀膜，该膜具有一开口，露出隔离绝缘膜与杂质区接触的端部中的预定区域。用此抗蚀膜作掩模，去掉隔离绝缘膜端部的裸露区域，在隔离绝缘膜中形成达到半导体衬底的端表面的开口。接着，在半导体衬底的主表面形成一绝缘层，覆盖隔离绝缘膜的端表面，并具有通到杂质区的开口。此后，形成第二导电层，通过开口与杂质区电连接。
根据制造依本发明的一方案的半导体器件的方法，设置去掉隔离绝缘膜端部的预定区域的步骤。由于去掉了隔离绝缘膜的端部，而同时消除了隔离绝缘膜端部附近的晶体缺陷。所以，使得制造那种可防止由于晶体缺陷引发的从杂质到半导体衬底漏电流的半导体器件是可行。
其结果，在用此法所制得的半导体存储器件中减小了漏电流，因而可改善半导体器件运作的可靠性。
再有，绝缘膜是这样形成的，使之覆盖住隔离绝缘膜的端部。所以开口不形成在隔离绝缘膜端部附近。于是可防止在杂质区和半导体衬底之间由于开口内形成第二导电层，而出现的短路。
一种根据本发明的又一个方案的半导体器件包括：一块第一导电类型的半导体衬底、一元件隔离绝缘层、用元件隔离的第一导电类型的杂质区、第二导电类型的第一杂质区、一绝缘层、第二导电类型的第二杂质区、一侧壁绝缘层以及导电层。其中的半导体衬底具有一主表面并有第一杂质浓度；其元件隔离绝缘层形成在半导体衬底的主表面；其用于元件隔离的杂质区是与元件隔离绝缘层的下侧相接触的；其第一杂质区形成在半导体衬底的主表面，并被其间的预定区与用于元件隔离的杂质区分隔开；其绝缘层形成于半导体衬底的主表面上，并具有通至第一杂质区和预定区表面部分的开孔；所形成的第二杂质区具有一与第一杂质区和位于孔底表面的预定区相重叠并与用于元件隔离的杂质区相接触的部分；此第二杂质区具有比第一杂质浓底还高的第二杂质浓度。其侧壁绝缘层覆盖着开孔的侧壁；其导电层通过开孔与第一和第二杂质区电连接。
制造依本发明的又一方案的半导体器件的方法，包括以下各步骤：
首先，在具有第一杂质浓度的第一导电类型的半导体衬底的主表面形成一元件隔离绝缘层及与该元件隔离绝缘层下侧相接触的第一导电类型的用于元件隔离的杂质区。在半导体衬底主表面形成第二导电类型的第一杂质区，并其间设有预定区域与用于元件隔离的杂质区分隔开。然后，在半导体主表面形成一绝缘层，该层具一通至第一杂质区和预定区表面部的开孔。此后，形成一具有比第一杂质浓度还高的第二杂质浓度的第二导电类型的第二杂质区，该区具有一与第一杂质区相重叠部分和位于开孔底表面的与用于元件隔离的杂质区相接触的预定区。形成一侧壁绝缘层，使之覆盖开孔的侧壁。接着形成一导电层，该层通过开孔与第一和第二杂质区电连接。
在根据本发明的半导体器件及其制造方法中，与待形成源、漏区的第一杂质区相接触的第二杂质区是这样形成的，使之与用于元件隔离的杂质区相接触。所以在第二杂质区和用于元件隔离的杂质区之间的半导体衬底不存在相对低的杂质浓度的分布区。因而，使得由第二杂质区和用于元件隔离的杂质区所形成的Pn结部分的耗尽层在其工作时不致向元件隔离杂质区侧延伸很深。所以，减小了由耗尽层内存在晶体缺陷而产生的漏电流。
此外，因为可减小DRAM中的漏电流，而使得电容器的电荷保持特性良好。所以，可使刷新特性和抗软误差性良好。
而且，因为用于元件隔离的杂质区是与导电类型相反的第二杂质区接触的，使得用于元件隔离的杂质区到元件形成区的扩散也被抑制，因而防止了窄沟道效应。
根据本发明一优选方案的半导体器件，还包括：一对第二导电层。其绝缘层具有第一和第二绝缘层。这对第二导电层是这样形成的，使它们相互平行地延伸第一绝缘层上，其间设有开孔，第二绝缘层被形成于第一绝缘层上，使之覆那对第二导电层。
制造根据本发明一优选方案的半导体器件的方法，还包括：形成一对第二导电层的步骤。其绝缘层具有第一和第二绝缘层。形成的这对第二导电层是相互平行地延伸在第一绝缘层上。第二绝缘层形成在那对第二导电层上。所形成的孔通过该对第二导电层，使之通至第一杂质区和预定区的表面部。
在根据本发明的一优选方案的半导体器件及其制造方法中，所形成的开孔穿过相互平行延伸的一对第二导电层之间。所以，由于在形成开孔的光刻过程中，掩模的重叠误差或图形的尺寸误差，可能使开孔的位置偏移。在此种情况下，从孔的侧壁可能露出第二导电层的侧壁，所形成的导电层如存储结点填入开孔中，可能使第二导电层变成短路。然而，在此种半导体器件中，形成了覆盖孔的侧壁的侧壁绝缘层。于是，即使第二导电层的侧壁从开孔侧壁露出来，也能被侧壁绝缘层覆盖。所以，防止了在侧壁绝缘层形成之后所形成的导电层和第二导电层之间短路的出现。
根据本发明的另一优选方案的半导体器件还包括：形成于半导体衬底主表面的第二导电类型的第三杂质区，使之覆盖与开孔底表面的导电层相接触并与第一杂质区电连接的区域。该第三杂质区具有比第二杂质浓度还高的第三杂质浓度。
一种制造依本发明另一优选方案的半导体器件的方法还包括：在半导体衬底的主表面形成具有比第二杂质浓度还高的第三杂质浓度的第二导电类型的第三杂质区的步骤，通过在其侧壁形成有侧壁绝缘层的开孔引入离子，使之与第一杂质区相接触。形成一导电层，使之与第三杂质区相接触。
在依本发明的另一优选方案的半导体器件及其方法中，在导电层与半导体衬底相互接触的区域形成相对高的杂质浓度的第三杂质区。所以，降低了导电层与结成为源、漏区的第一杂质区之间的接触电阻。
此外，由于设置了第三杂质区，可把第二杂质区的浓度设定得比较低。于是，可提高在第二杂质区与元件隔离杂质区之间的结部的结击穿电压。因而，可降低与导电层的接触电阻，同时改善了结击穿电压。
根据本发明的再一个优选方案的半导体器件还包括在一对第二导电层上所形成的腐蚀阻断绝缘层。该腐蚀阻断绝缘层是由不同于第一和第二绝缘层的材料形成的。第二绝缘层是这样形成的，使之覆盖那对第二导电层和腐蚀阻断层。
一种制造根据本发明的又一方案的半导体器件的方法还包括在一对第二导电层上用不同于第一和第二绝缘层的材料形成腐蚀阻断绝缘层的步骤。
在根据本发明的又一优选方案的半导体器件及其制造方法中，在第二导电层上形成腐蚀阻断绝缘层。这个腐蚀阻断绝缘层是由不同于绝缘层的材料形成的。所以当腐蚀绝缘层形成开孔时，几乎不腐蚀该腐蚀阻断绝缘层。于是，其至于是掩模的重叠误差等使开孔形成到第二导电层之上，也能防止由腐蚀阻断绝缘层所覆盖的导电层的上表面从开孔露出来。所以，防止了在通过此开孔将与底层形成接触的导电层与第二导电层之间短路的出现。
通过下面的结合附图对本发明的详细说明，将会使本发明的上述的和其它的目的、特点、方案以及优点变得更加清楚。
图1是表示本发明实施例1的半导体器件的剖面图；
图2是表示本发明实施例1的半导体器件的平面图；
图3-15分别表示制造本发明实施例1的半导体器件的方法的第1-第13步骤；
图16是表示本发明实施例2的半导体器件的剖面图；
图17是表示本发明实施例2的半导体器件的平面图；
图18-24分别表示制造本发明实施例2的半导体器件的方法的第6-第12步骤；
图25是表示本发明实施例3的半导体器件的剖面图；
图26是表示本发明实施例3的半导体器件的平面图；
图27-34分别表示制造本发明实施例3的半导体器件的方法的第7-第14步骤；
图35是表示本发明实施例4的半导体器件的剖面图；
图36是表示本发明实施例4的半导体器件的平面图；
图37-44分别表示制造本发明实施例4的半导体器件的方法的第6-第13步骤；
图45是表示为防止源、漏区与衬底之间出现短路的常规结构的示意剖面图；
图46是表示沿图35的A4-A4的各个部位的杂质浓度分布曲线图；
图47是表示沿图45的B4-B4的各个部位的杂质浓度分布曲线图；
图48是表示本发明实施例5的半导体器件的示意剖面图；
图49是表示沿图48的A1-A1的各个部位的杂质浓度分布曲线图；
图50是表示沿图48的B1-B1的各个部位的杂质浓度分布曲线图；
图51-64是按进行的步序表示制造根据本发明实施例5的半导体器件的方法中的工艺的意示剖面图；
图65是表示根据本发明实施例6的半导体器件结构的示意剖面图；
图66是表示沿图65的A2-A2的各个部位的杂质浓度分布曲线图；
图67是表示沿图65的B2-B2的各个部位的杂质浓度分布曲线图；
图68和69是按进行的步序制造根据本发明实施例6的半导体器件的方法的工艺中的示意剖面图；
图70是表示根据本发明实施例7的半导体器件结构的示意剖面图；
图71-79是按进行的步序制造本发明实施例7的半导体器件的方法的工艺中的示意剖面图；
图80是表示成对的位线互连的两侧壁如何从接触孔露出来的示意剖面图；
图81是表示已有技术的半导体器件的剖面图；
图82是表示已有技术的半导体器件的平面图；
图83-94分别表示制造已有技术的半导体器件的方法的第1-第12步骤；
图95示意地表示了已有技术的半导体器件的缺点。
(实施例1)
本发明的第1实施例，将参照图1和2，说明于下。图1是本实施例存储单元的剖面图，图2则是其平面图。图1是沿图2的线X-X截取的一个剖面，而图2则表示沿图1的线Y-Y取得的视图。
由于图1所示的存储单元的剖面结构基本上与图45所示的存储单元结构一样，所以除本实施例的不同部分外，下面将不再详述此结构。
本实施例的存储单元备有一个槽18，位于每一隔离氧化膜2的邻接于转移栅晶体管100的第2杂质区6的端部。槽18填以第1层间氧化膜9。
由于在隔离氧化膜2端部的预定位置采取槽18的措施，由P型半导体衬底1与n+杂质区亦即第2杂质区6形成的Pn结，与现有技术对比就不会延伸到含有许多晶体缺陷的隔离氧化膜2的端部。因此，就能消除从存储节点12通过第2杂质区6到半导体衬底1的漏电的可能性。
因此，可以增长该存储单元刷新操作的周期，而存储单元也就有较高的性能和较高的可靠性。
下面将参照图3至15说明上述存储单元的制造方法。
首先参照图3，通过LOCOS法，使隔离氧化膜2形成在P型半导体衬底1的主表面预定区域。接着，如图4所示，由例如多晶硅层制成的，具有预定结构的栅电极4，形成于半导体衬底1的预定区域，其间还有由例如SiO2制成的栅氧化膜3。
参照图5，进行加工处理，形成抗蚀膜20，露出在半导体衬底1上彼此平行排列的两栅电极4之间的预定区域。用抗蚀膜20作掩模，把n型杂质，诸如磷，以约2.3×1013/cm2的注入剂量和约35KeV注入能量，注入到半导体衬底1中，形成低浓杂质区5b。
参照图6，将SiO2淀积在半导体衬底1上，并对其进行各向异性蚀刻，结果侧壁8形成在每个栅电极4上面。再以侧壁8作为掩模，把杂质，诸如磷，以约4.0×1013/cm2的注入剂量和约40KeV的注入能量，注入到半导体衬底1主表面中，形成高浓杂质区5a和6，如图7所示。于是，就完成由高浓杂质区5a和低浓杂质区5b形成的第一杂质区5和由高浓杂质区形成的第2杂质区6。通过上述各步骤，在半导体衬底1上，完成转移栅晶体管100。
参照图8，把抗蚀膜21形成在半导体衬底1上。该抗蚀膜21有一个开口，露出邻接于第2杂质区2的隔离氧化膜2的端部。用抗蚀膜21作为掩模，在C4F8的气氛中，进行各向异性蚀刻，结果除去该隔离氧化膜的端部而形成槽18。本步骤也除去了在形成隔离氧化膜2过程中产生于隔离氧化膜2端部的晶体缺陷。
参照图9，用CVD法，使由例如SiO2制作的，厚度约8000的第1层间氧化膜9，淀积在半导体衬底1表面上。
参照图10，在第1层间氧化膜9上，形成抗蚀膜22，而该膜22在位于上述第1杂质区5之上具有一个开口。用抗蚀膜22作为掩模，用自对准接触法，形成位线接触孔11。
参照图11，除去抗蚀膜22后，把厚度约1000的掺杂多晶硅膜7a和厚度约1000的硅化钨膜7b淀积在位线接触孔11中，并刻制成一种预定图形，形成位线7。
参照图12，把由例如SiO2制成的厚约1000第2层间氧化膜，形成在第1层间氧化膜9上。然后，将抗蚀膜23形成在第2层间氧化膜13上，而该膜23具有的开口部位于第2杂质区6上。用抗蚀膜23作为掩模，通过自对准接触孔法，使存储节点接触孔10，形成在第1和第2层间氧化膜9和13上。
参照图13，除去抗蚀膜23后，淀积多晶硅之类在存储接触孔10中，形成存储节点12，而位于第2层间氧化膜13之上具有厚度约为6000的部分。
参照图14，把介质膜14和单元板极15淀积在存储节点12上。从而，完成由存储节点12，介质膜14和单元板极15构成的层叠型电容200。
参照图15，然后，在单元板极15上形成例如由SiO2制作的第3层间氧化膜16，再在第3层间氧化膜16上形成预定构形的互连层17，从而完成图1所示的本实施例存储单元。
根据上述本实施例的制造存储单元的方法，可以随着除去隔离氧化膜2的端部，形成槽18，同时除去晶体缺陷。因此，这种存储单元结构能够减少由P型半导体衬底1和n+杂质区，即第2杂质区6所形成的Pn结中的缺陷，与现有技术比较，则在结构的隔离氧化膜2的端部产生许多晶体缺陷。
(实施例2)
下面将参照图16和17说明本发明的第2实施例。图16是本实施例存储单元的剖面图，图17则是其平面图。图16表示沿图17线X-X截取的剖面，而图17则表示沿图16线Y-Y取得的视图。
由于图16所示的存储单元剖面结构基本上与图1所示实施例1的存储单元一样，故除与本实施例的不同部分外，下面都不再详述此结构。
本实施例的存储单元不同于实施例1单元之处在于，提供存储节点12的存储接触孔10包括槽18。由于这种结构，与现有技术对照，由P型半导体衬底1和n+杂质区，即第2杂质区6构成的Pn结不会延伸到含有许多晶体缺陷的隔离氧化膜2的端部。因此，能够消除从存储节点12经过第2杂质2区6到半导体衬底1的电流泄漏可能性。
因此，可使本存储单元的刷新操作周期增长，存储单元就可以具有较高的性能和高可靠性。还有，可使存储节点12的单位电阻减小。
接着，下面将参照图18至24，说明制造第2实施例的存储单元方法。从开始步骤至形成高浓杂质区5a和6的步骤的工艺与结合第1实施例已经说明的从图3到图7的步骤完全一样，故此下面不再加以说明。
参照图18，通过CVD法，淀积例如由SiO2制作的，厚度约8000的第1氧化膜9，盖在半导体衬底1上。
参照图19，使位于第1杂质区5上具有开口的抗蚀膜22，形成在第1层间氧化膜9上。用抗蚀膜22作为掩模，借助于自对准接触孔法，形成位线接触孔11。
参照图20，除去抗蚀膜22后，使厚度约1000的掺杂多晶硅膜7a和厚度约1000的硅化钨膜7b淀积在位线接触孔11中，剖制成预定构形图形，而形成位线7。
参照图21，使例如由SiO2制成的厚度约10000的第2层间氧化膜13，形成在第1层间氧化膜9上。然后，在第2层间氧化膜13上，形成具有开口的抗蚀膜23，由每个开口位于第2杂质区6与隔离氧化膜2的端部之后。用抗蚀膜23作为掩模，在G4F8气氛中，进行各向异性蚀刻。采用自对位接触孔法。因此，使存储接触孔10形成于第1和第2层间氧化膜9和13以及隔离绝缘膜2的端部，而形成槽18。
参照图22，除去抗蚀膜23后，在存储节点接触孔10中，淀积多晶硅之类物质，形成节点12，而位于第2层间氧化膜13上则具有厚度约为6000的部分。本步骤中，存储节点12的部分就形成在槽18内。
参照图23，淀积介质膜14和单元板极15，盖在存储节点12上。从而完成由存储节点12，介质膜14和单元板极15构成的层叠型电容200。
参照图24，于是，在单元板极15上形成例如由由SiO2制成的第3层间氧化膜16，再在第3层间氧化膜16上，形成具有预定构形的互连层7，从而完成图16所示的本实施例的存储单元。
根据本第2实施例存储单元的制造方法，槽18与形成存储节点接触孔10同时形成。因此，制造步骤的数目可以少于实施例1制造方法的步骤数目，故此，可以降低用于制造步骤的成本。
(实施例3)
下面将参照图25和26，说明本发明的第3实施例。虽然第1和第2实施例已经结合埋入位线的层叠型存储单元进行说明，但下面仍将结合层叠型存储单元说明第3实施例。图25是第3实施例存储单元的剖面图，而图26则为其平面图。图25示出沿图26的线X-X截取的剖面图，图26则示出沿图25的线Y-Y取得的视图。
参照各图，第3实施例的存储单元的结构与第1实施例相同，只是位线7形成于层叠型电容200之上。类似于实施例1，槽18形成于隔离氧化膜2邻接节2杂质区6的端部。位线7例如由多晶硅制作的聚焊盘(Polypad)7C，例如由钨制成的阻挡金属层7d及例如由铝制成的金属层7e构成。
如上所述，本第3实施例的存储单元结构，类似于第1实施例，在隔离氧化膜2端部处，备有槽18。由于有这样的结构，由P型半导体衬底1和n+杂质区，即第2杂质区6形成的Pn结，与现有技术相比，不会延伸到含有许多缺陷的隔离氧化膜2的端部。因此，可以消除电流从存储节点12经过第2杂质区6到半导体衬底1泄漏的可能性。
所以，可使存储单元的刷新操作周期增长，存储单元就可以具有较高性能和高可靠性。
接着，下面将参照图27到34，说明制造第3实施例的存储单元的方法。
从开始步骤到形成槽18的步骤，工艺都与已结合第1实施例说过的图3步骤到图8步骤相同，故此，下面不再说明。
参照图28，使例如由多晶硅制作并连到第1杂质区5的聚焊盘7C，形成在半导体衬底1之上。接着，用CVD法，把例如由SiO2制成，厚度约8000的第1层间氧化膜9，淀积在半导体衬底1上方。
参照图29，在第1层间氧化膜9上，形成具有开口的抗蚀膜24，而每个开口都位于第2杂质区6上。用抗蚀膜24作为掩模，借助于自对准接触孔法，使存储接触孔10形成在第1层间氧化膜9上。
参照图30，除去抗蚀膜24后，在第1层间氧化膜9上，把多晶硅淀积在存储节点接触孔10中，以形成厚度约6000的存储节点12。
参照图31，在存储节点12上方，淀积介质膜14和单元板极15，从而，完成由存储节点12、介质膜14和单元板极15构成的层叠型电容200。
参照图32，在单元板极15上，形成的例如由SiO2制作的厚度约1000的第2层间氧化膜13。此后，在第2层间氧化膜13上，形成具有开口的抗蚀膜15，而开口则位于第1杂质区5上。用抗蚀膜25作为掩模，通过自对准接触孔法，在第1和第2层间氧化膜9和13处，形成与聚焊盘7C相通的位线接触孔11。
参照图33，除去抗蚀膜25后，在存储接触孔11内，淀积例如由钨制作的阻挡金属层7d，及在阻挡金属层7d上，淀积例如由铝制作的金属层7e。从而，完成由聚焊盘7c、阻挡金属层7d和金属层7e构成的位线7。
参照图34，在金属层7c上，形成例如由SiO2制作的第3层间氧化膜16，而且还在第3层间氧化膜16上，形成预定构形的互连层，因而完成图25所示的存储单元。
根据制造本第3实施例存储单元的方法，可以与用于形成槽18的除去隔离氧化膜2的邻接于第2杂质区6的端部的加工之同时除去晶体缺陷。所以，与现有技术相比，本存储单元结构，在由P型半导体衬底1和n+杂质区，即第2杂质区6形成的Pn结中，可以减小晶体缺陷，而在现有技术的Pn结中，则在隔离氧化膜2的端部产生许多晶体缺陷。
(实施例4)
下面将参照图35和36，说明本发明的第4实施例。类似于第3实施例，下面将结合层叠型存储单元，说明第4实施例。图35是第4实施例的存储单元剖面图，图36则是其平面图。图35示出沿图36线X-X截取的剖面图，而图36则示出沿图35线Y-Y取得的视衅。
参照各图，第4实施例存储单元结构与第3实施例不同处在于，提供存储节点12的存储接触孔10包括槽18。由于此结构，类似于第2实施例，由P型半导体衬底1和n+杂质区，即第2杂质区6形成的Pn结，与现有技术不同，不会延伸到含有许多晶体缺陷的隔离氧化层2的端部。因此，能够消除电流从存储节点12经过第2杂质区6到半导体衬底1的泄漏可能性。所以，能使存储单元的刷新操作周期增长，并且存储单元能有较高的性能和高可靠性。就是说，可使存储节点12的单位电阻减少。
接着，下面将参照图37到44，说明制造第4实施例存储单元的方法。自开始步骤至形成高浓杂质区5a和6的步骤的工艺，都与结合第1实施例已说过的图3步骤到图7中的步骤相同，故此下面不再说明。
参照图37，在半导体衬底1上，形成例如由多晶硅制成，且连列第1杂质区5的聚焊盘7c。参照图38，于是通过CVD法，淀积例如由SiO2制成，厚约8000的第1层间氧化膜8，盖在半导体衬底1上。
参照图39，在第1层间氧化膜9上，形成具有开口的抗蚀膜24，而每个开口位于第2杂质区6和隔离氧化膜2的端部上面。用抗蚀膜24作为掩模，在C4F8气体的气氛中，通过自对准接触孔法，施行各向异性蚀刻，同时形成存贮接触孔10和槽18。
参照图40，在存贮节点接触孔10中，淀积多晶硅，在第1层间氧化膜9上形成厚度约6000的存贮节点12。与此同时，多晶硅填满了槽18。
参照图41，淀积介质膜14和单元板极15，盖在存贮节点12上。从而完成由存贮节点12、介质膜14和单元板极15构成的层叠型电容200。
参照图42，在单元板极15上，形成例如由SiO2制成的厚度约10000的第2层间氧化膜13。此后，在此第2层间氧化膜13上，形成具有开口的抗蚀膜25，而开口位于第1杂质区5之上。用抗蚀膜25作为掩模，通过自对准接触孔法，使位线接触孔11形成于第1和第2层间氧化膜9和13中。
参照图43，除去抗蚀膜25后，在位线接触孔11中，淀积例如钨制作的阻挡金属层7d，又在阻挡金属层7d上，淀积例如铝制作的金属层7e。从而，完成由聚焊盘7c、阻挡金属层7d和金属层7e构成的位线7。
参照图44，在金属层7e上，形成例如由SiO2制作的第3层间氧化膜16，又在此第3层间氧化膜16上，形成预定构形的互连层17，结果，完成图35所示的存储单元。
根据本第4实施例，按类似于第2实施例的相同步骤，进行存储节点接触孔10的成形和槽18的成形。因此，可使制造步骤数目少于第1实施例的制造方法的步骤数目，因而可以降低制造步骤的费用。
在上述的第2和第4实施例中，需要考虑的是，P型半导体衬底1和n型杂质区6会因存储节点12而变成短路，如图16和35所示。
一种用于防止n型第2杂质区6和P型半导体衬底1之间短路的技术，示于例如美国专利公告号5208470中。在该引用文献中，揭示了一种方法，其中，在接触孔10形成之后，通过该孔10注入杂质，形成一个杂质区，盖住接触孔10的底壁。
图45是用以说明结构的示意剖面图，在此结构中，将如上述引用文献所述的方法应用于图16所示结构。参照图45，通过利用这个方法，可以形成n型杂质区50，以致包住接触孔10的底壁。通过这样形成的n型杂质区50，就可以防止因存储节点12而在n型第2杂质区6和P型半导体衬底1之间的短路发生。于是，其中形成了这种n型杂质区50的半导体器件，就能正常工作。
这种半导体器件各部分的杂质浓度分布示于图46和47。
图46和47是表示沿图45的线A4-A4和B4-B4的杂质浓度分布曲线图。
参照图45到47，砷(AS)以1×1018到1×1019cm-3的浓度导入n型第2杂质区6，而磷(P)以1×1018到1×1019cm-3的浓度导入n型杂质区50。此外，硼(B)以1×1014到1×1015cm-3的浓度导入P型半导体衬底1且以1×1017cm-3到1×1018cm-3的浓度引入元件隔离杂质区55。
由于除上面说明过的部分外，结构部分实际上都类似于图16，同样的构件以相同的标号表示，对此不再作说明。
在如图45所示的半导体器件中，预防窄沟道效应已导致结漏电流的增大。下面将详细说明这个问题。
在如图45所示的半导体器件中，设置元件间隔离杂质区55，以便增强相邻元件间的电绝缘作用。这个元件隔离杂质区55是这样形成的，使该区55不能过份地扩展到元件区一侧。就是防止由在元件隔离区55中的杂质扩散到元件区一侧而引起的晶体管窄沟道效应。因此，在元件隔离杂质区55和n型杂质区50之间的区域S(图中为350)处的P型半导体衬底1具有相当低的杂质浓度分布。
也就是说，作为防止窄沟道效应的有效方法，可以采用形成在例如Nishihara et al.，IEDM′88Tech.Digest.PP.100-103(1988)揭示的反向阱。然而，当形成反向阱时，n型杂质区50与反向阱间的区域S应大于在图45中所示的结构。
根据第1和第4实施例不能完全除去的晶体缺陷还留在n型杂质区50和元件隔离杂质区55之间的区域S内。
当半导体器件进行工作时，电压加在n型杂质区6、50和P型半导体衬底1之间。结果，在包括n型杂质区6、50和P型半导体衬底1的Pn结处，形成耗尽层58。由于把P-型半导体衬底1中的杂质浓度，如上所述，设置得相当低，所以这个耗尽层58特别宽阔地扩展到P型半导体衬底1侧。于是，留在元件隔离杂质区55和n型杂质区50之间的区域S处的晶体缺陷350便被并入该耗尽层58中。
一般，当晶体缺陷出现在耗尽层区内时，众所周知，在晶体的缺陷中就产生载流子，引起结漏电流的产生。结果，并入了耗尽层58的晶体缺陷350会产生结漏电流，使保持载体特性的电荷减少。由于电容的电荷不可能保持这种程度，当采用DRAM时，就必须使存储单元的存储内容的重写周期缩短，而降低了刷新的特性。这就是说，对电容的存储电荷而论消除由于α粒子辐照产生电子一空穴对的抗软错误能力也降低了。
下面对抑制其中归因于留着晶体缺陷的漏电流的半导体器件，作说明，而作为实施例5到7予以提供。
(实施例5)
参照图48，形成元件隔离氧化膜303，以便使一个P型硅衬底301表面分开。一个元件隔离杂质区305，形成在P型硅衬底301而与该元件隔离氧化膜303底边接触。在由元件隔离氧化膜303隔开的P型硅衬底301的一个区域上，形成一个nMOS晶体管310。
该nMOS晶体管310具有一对源/漏区307和307，一个栅氧化膜309及一个栅电极层311。一对n型源/漏区307和307，彼此以预定的距离，形成于P型硅衬底301的表面。栅电极层311，形成在这一对n型源/漏区307和307间的区域上面，且其间有一栅氧化膜309。还形成绝缘层331，用以盖住栅电极层311的侧面和顶面。
在P型硅衬底301的表面上，全面地形成第1层间绝缘层315，覆盖住该nMOS晶体管310。在此第1层间绝缘层315的预定区域，形成互相平行延伸的多根位线互连线317。还在第1层间绝缘层315上，形成第2层间绝缘层319，盖住这些位线互连线317。
在第1和第2层间绝缘层315和319，形成到达n型源/漏区307表面部分的接触孔321，且穿过成对的位线互连线317、317之间。这样设置此接触孔321的开口直径，使之大于图45所示的接触孔10的开口直径。
接着形成一个n型杂质区313，以覆盖接触孔321的底面。此n型杂质区313具有一个局部与n源/漏区307相重叠并形成与元件隔离杂质区305接触的区域。再形成侧壁绝缘层323，盖位接触孔321的侧壁。形成电容330，通过这个接触孔321，而与n型源/漏区307进行电连接。
电容330具有一个存储节点325、一个电容介质膜327及一个单元板极329。存贮节点325，通过接触孔321与n型源/漏区307和n型杂质区313接触，且所形成的存贮节点325伸到第2层间绝缘层319上。在第2层间绝缘层319上，形成单元板极329，与其间的电容介质膜327一起，以便覆盖存贮节点325。
参照图48到50，硼以不低于1×1014cm-3且不高于1×1015cm-3的浓度，引入P型硅衬底301。对元件隔离杂质区305，硼以不低于1×1017cm-3且不高于1×1018cm-3的浓度被引入。对于n型源/漏区307，砷以不低于1×1018em-3且不高于1×1019em-3的浓度导入。此外，磷以不低于1×1018cm-3且不高于1×1019cm-3的浓度，导入n型杂质区313。
下面，将说明根据本实施例，制造半导体器件的方法。
首先，参照图51，通过常规的LOCOS，形成包括元件隔离氧化膜303和元件隔离杂质区305的元件隔离区。由于这种LOCOS，当形成元件隔离区时，在该元件隔离氧化膜303的端部的下侧，就形成晶体缺陷。此后，既可用P型衬底301的氧化也可用CVD(化学汽相淀积)法，形成栅氧化膜309。
参照图52，形成把杂质引入其中的多晶硅(此后称之为掺杂多晶硅)的导电层311，或形成一种金属，诸如AL(铝)、W(钨)、TI(钛)，或其合金的导电层311，再在该导电层311上，形成氧化硅膜、氧化硅膜之类的一层绝缘膜331a，成为一叠层。然后，经光刻，通过干法蚀刻，诸如RIE(反应离子蚀刻法)之类，把导电层311和绝缘层331a刻成图形，而形成栅电极层311。
参照图53，用栅电极层311和元件隔离氧化膜303作为掩模，以加速电压为30Kev，剂量为5×1013/cm2，进行砷注入。结果，形成一对n型源/漏区307，307，以便把栅电极层311下部夹在中间。这一对n型源/漏区307，307，栅绝缘层309及栅电极层311，形成一个nMOS晶体管310。
用于砷离子注入的上述条件，加速电压可在从5到50kev的范围，剂量可在从1×1013到5×1014/cm2的范围，意指并不只限于上述确定的条件。
参照图54，用CVD法，在表面上，整个地淀积上氧化硅膜、氮化硅之类的绝缘层，然后，用RIE法，对整个表面，进行各向异性蚀刻。其结果，形成一种侧壁绝缘层331b，覆盖着栅电极层311的侧壁。
参照图55，用CVD法，在表面上，整个地形成氧化硅膜、氮化硅膜之类的第1层间绝缘层315。借助于诸如形成厚膜之类的方法，可以制成相当平坦的这种第1层间绝缘层315的上表面，随后使之减薄而获得所希望的厚度，或在其层叠后加热该膜(即，进行回流)。
还有，通过光刻法，形成一种抗蚀剂图形(未示出)，用以形成位线接触孔。用该抗蚀剂图形作为掩模，通过RIE之类的干法蚀刻，在第1层间绝缘层315上，形成位线接触孔(未示)。随后，除去了该抗蚀刻图形。
参照图56，再在第1层间绝缘层315上，形成打算做位线的导电层317a。在此导电层317a之上，通过光刻法，形成所希望形状的抗蚀剂图形341a。利用此抗蚀剂图形作为掩模，对导电层317a施行诸如RIE的各向异性蚀刻。
参照图57，通过上述各向异性蚀刻法，形成位线互连线317。随后，或在氧(O2)气氛等离子体中灰化，或浸渍在H2SO4溶液中，隙去抗蚀剂图形341a。
参照图58，用CVD法，形成氧化硅膜、氮化硅膜之类的第2层间绝缘层319。还可以通过诸如形成厚膜的方法，使此第2层间绝缘层319的上表面作成相当平坦，然后使之减薄以获得所希望的厚度，或在成叠层后加热该膜，如同第1层间绝缘层315的情况。
参照图59，用光刻法，在第2层间绝缘层319上，形成所希望形状的抗蚀剂图形341b。用此抗蚀剂图形作为掩模，使第1和第2层间绝缘层315和319经过RIE法的各向异性干法蚀刻。随后除去该抗蚀剂图形341b。
参照图60，由上述蚀刻法，形成了一个接触孔321，它穿过互相平行延伸的位线之间，抵达n型源/漏区307表面部分和P型硅衬底301的表面部分。
形成上述接触孔321时，还除去了元件隔离氧化膜303的端部。
参照图61，以加速电压为70kev，剂量为8×1013/cm2，对整个表面进行磷离子注入。于是，自对准地注入了磷离子，形成覆盖接触孔321底面的n型杂质区313。所形成的该n型杂质区313，具有一局部地与n型源/漏区307重叠的并与元件隔离杂质区305接触的区域。
上述注入磷的条件，加速电压在20-200kev的范围，剂量在1×1013-1×1015cm2的范围，但并不限于上述条件。另外，不仅可以用磷，也可以用砷作为杂质源。
参照图62，再形成氧化硅膜、氮化硅之类的绝缘层，对接触孔321的内壁表面和第2层间绝缘层319进行覆盖。对整个该绝缘层的表面，施行RIE之类方法的各向异性干法蚀刻，直到至少露出接触孔321的底壁为止。于是就能以自对准方式，使侧壁绝缘层313，形成于接触孔321的侧壁处。
即使当由接触孔321的侧壁露出位线互连线317的侧面时，该侧壁绝缘层323的形成，也可以用该侧壁绝缘层323来盖住已露出位线互连317的侧壁。
参照图63，在整个表面上形成由掺杂多晶硅层或金属诸如Al、W、Pt(铂)、Cu(铜)、Ag(银)或其合金的导电层。再在此导电层上，用光刻法形成所希望形状的抗蚀剂图形(未示)。用此抗蚀剂图形为掩模，使该导电层经受PIE法之类的蚀刻。通过蚀刻，形成存贮节点25，它通过接触孔321与n型源/漏区307表面部分及n型杂质区313表面部分接触，它还伸向第2层间绝缘层319。随后除去抗蚀剂图形。
参照图64，所形成的电容介质膜327覆盖在存贮节点325的表面上。随后，形成了由掺杂多晶硅或诸如Al.w.Ti.Pt.Cu.Ag等或其合金的导电层。通过光刻法，在此导电层上，形成所希望形状的抗蚀剂图形。用该抗蚀剂图形为掩模，使该导电层经受RIE法之类的蚀刻。结果，如图48所示，形成与存贮节点325相对的单元板极329其间设有电容介质膜327。存贮节点325、电容介质膜327以及单元板极329一起形成电容330。
如上所述，本实施例中，这样形成n型杂质区313，使其做成为与元件隔离杂质区305接触，如图48所示。所以，形成于元件隔离氧化膜303端部下边的缺陷350就处于n型杂质区313之中。这些n型杂质区313和元件隔离杂质区305，与P型硅衬底301比较，具有较高的杂质浓度。于是，就能明显地抑制在n型杂质区313和元件隔离杂质区305的Pn结部分处的耗尽层扩展。这样一来，与图45的常规例情形比较，显著减小了并入该耗尽层中的晶体350内的缺陷数目。所以，能使因并入该耗尽层的晶体缺陷所产生的漏电流减小。
由于能使漏电流的产生减小，使电容330的电荷维持特性达到满意，结果也使由nMOS晶体管310和电容330构成的存储单元的刷新特性和抗软错误能力令人满意。
还有，在本实施例中，必须使接触孔321的开口直径，设置得大于图45所示例的直径，因为防止窄沟道效应时，n型杂质区313和元件隔离杂质区305必须做成彼此相接触。这个接触孔321还要通过彼此平行延伸的两位线317而形成。因而，把接触孔321的开口直径做得较大时，就会使位线317的侧壁从接触孔321的侧壁处露了出来。
然而，在本实施例中，设置了侧壁绝缘层323，盖住了接触孔321的侧壁。因此，即使从接触孔321的侧壁露出了位线317的侧壁时，该已露出的位线317侧壁会被侧壁绝缘层323盖住。所以，可以防止存贮节点325与位线317之间的短路出现。
(实施例6)
首先，参照图65，根据本实施例的半导体器件，不同于实施例5之处在于，n型杂质区413的浓度不同，还附有一个n型杂质区414。
详细点说，参照图65到69，n型杂质区413，按不低于1×1017cm-3且不高于1×1018cm-3的浓度含磷。另外，n型杂质区414形成于接触孔321的底壁，覆盖与存贮节点325接触的区域。该n型杂质区414按不低于1×1018cm-3且不高于1×1020cm-3的浓度含磷。就是说，这样来形成此n型杂质区414，使其与实施例5的n型杂质区313比较，具有一种较高的杂质浓度。
由于上述结构的其他部分实际上都与实施例5的那个部分相似，所以以相同的标号表示相同的构件，且不再作出有关的说明。
下面将说明根据本实施例的制造半导体器件的方法。
在根据本实施例的制造方法中，首先执行如图51到60所示的实施例5相同的工艺。随后，参照图68，用60keV的加速电压和5×1012/cm2的剂量，对表面，整个地施行磷离子注入。于是，在接触孔321的底面处，就以自对准的方式，形成了n型杂质区413。
注入这种磷的条件，加速电压在从20到200kev，剂量在从1×1012到1×1013cm-2范围，意思是不限于上述条件。还有，不仅磷而且砷也可用作杂质源。
随后，通过施行与实施例5相似的工艺，在接触孔321的侧壁，形成侧壁绝缘层323。
参照图69，按加速电压为80kev，剂量为5×1014/cm2，对表面，整个地施行磷离子注入。结果，接触孔321的底面形成了n型杂质区414，以便覆盖从侧壁绝缘层323露出来的表面。这个n型杂质区414具有一个局部与n型源/漏区307重叠的区域。
用于注入磷的上述条件范围，加速电压从20到200KeV，而剂量从1×1013到1×1015/cm2，意思是不限于上述条件。此外，不仅磷而且砷也可用作该杂质源。
随后，通过进行根据实施例5的图63和64所示的工艺，制成图65所示的半导体器件。
如上所述，在本实施例之中，n型杂质区414是以新的方式加到与存贮节点325接触的区域。此n型杂质区414，与实施例5的n型杂质区313相比较，具有较高杂质浓度。所以，比之实施例5，降低了存贮节点325与n型杂质区414间的接触电阻。
还有，由于设置了n型杂质区414，就不需要为n型杂质区413设置相当高的杂质浓度。可以把杂质浓度设定在低于实施例5的浓度。因此，能够改善n型杂质区413与元件隔离杂质区305的结部的结击穿电压。所以，改善结击穿电压同时，还可以降低与存贮节点325的接触电阻。
而且，本实施例除了上面已说明的外，还具有与实施例1相同的效果。
(实施例7)
参照图70，根据本实施例的半导体器件，与实施例5的器件不同之处在于，它还有一个蚀刻阻断绝缘层518。这种蚀刻阻断绝缘层518，形成在位线互连317上，例如由氮化硅膜构成。
本实施例还示出一种结构，其中位线互连317的侧壁转向接触孔521的侧壁，并且接触孔521抵达蚀刻阻断绝缘层518的顶面部分。在此结构中，形成于接触孔521侧壁的侧壁绝缘层523的结构。也稍稍与实施例5的侧壁绝缘层323不同。
由于该结构的其余部分基本上与实施例5的相同，就以相同的标号来表示相同的构件，便不再给予说明。
现在将说明制造依照本实施例的半导体器件的方法。
在本实施例的制造方法中，首先进行类似于图51到55所示实施例5的工艺。随后，参照图71，使导电层317a形成在第1层间绝缘层315上。再使，例如氮化硅膜518a形成在该导电层317a上。通过光刻法，在氮化硅膜518a上，形成所需形状的抗蚀剂图形341a。用此抗蚀剂图形341a为掩模，使氮化硅膜518a和导电层317a经过RIE法之类的各向异性干法蚀刻。
参照图72，通过这种蚀刻，形成位线互连317。然后，或者在氧(O2)气氛的等离子体中灰化，或者浸渍在H2SO4溶液中，除去抗蚀剂图形341a。
参照图73，用CVD法，形成氧化硅膜或氮化硅膜的第2层间绝缘层319，以覆盖位线互连317和绝缘层518。可通过诸如淀积厚膜的方法，使这个第2层间绝缘层319的顶面做成相当平坦，然后，使之减薄到所希望的厚度或在淀积之后对该膜进行加热。
参照图74，用光刻法，把抗蚀剂图形541b，形成在第2层间绝缘层319上。此时，抗蚀剂图形541b的图孔542可处于位线互连317之上。用此抗蚀剂图形541b为掩模，首先使第2层间绝缘层319，经受RIE法的各向异性干法蚀刻。
参照图75，在CHF3和CO混合气体的等离子气氛中，通过，例如磁控管RIE设备，进行这种蚀刻。这个方法示于，例如Pro-ceeding of Spring Seminar of the Japan Society of Applied Phy sics，1994，29 P-ZF-2P.537。通过该方法，当所加的CO量设定为80％时，对氧化硅膜(SiO2)/氮化硅膜(Si3N4)，可获得17至20的蚀刻选择性比。
举例说，如果从接触孔521已到达蚀刻阻断绝缘层518的顶面处到孔521到达P型硅衬底301处来计量蚀刻深度约为10μm，以及如果蚀刻选择性为17，则用于该绝缘层518的所需厚度仅约0.06到0.07μm。就是说，当蚀刻阻断绝缘层518具有这个厚度时，形成接触孔521时，由于进行蚀刻，就不会使位线317的顶面露出。
还有，如Monthly Semiconductor World 1993.10，PP.68-75所示的高密度等离子体RIE设备和C2F6的组合，对氧化硅膜/氮化硅膜，也可以具有蚀刻选择(比)20。
通过进行如上所述的蚀剂，可使接触孔521，形成在第1和第2层间绝缘层315和319之中。这个接触孔521从其侧壁，露出位线317的侧壁，且到达绝缘层518的顶面。另外，这个接触孔521的形成过程也已除去了元件隔离氧化膜303的端部。
参照图76，按加速电压为70keV，剂量为8×1013/cm2，对表面，整个进行磷离子注入。结果，以自对准方式，在接触孔521的底面，形成n型杂质区313。这个n型杂质区313具有局部与n型源/漏区307叠合的并且形成与元件隔离杂质区305相接触的区域。
参照图77，形成氧化硅膜、氮化硅膜之类的绝缘膜，再对这个绝缘膜的整个表面，用例如RIE法，施行各向异性的干法蚀刻。于是，在接触孔521的侧壁上，形成了侧壁绝缘层523。此侧壁绝缘层523覆盖住在接触孔521的侧壁处已露出的位线互连317的侧壁。
参照图78，形成包括掺杂多晶硅或金属，诸如Al.W.Ti.Pt.Cu.Ag等或其合金的导电层。在此电导层上，通过光刻法，形成所需形状的抗蚀剂图形(未示出)。用该抗蚀剂图形作为掩模，使导电层经受用RIE法之类的蚀刻。于是，形成了存贮节点325，而存贮节点325经由接触孔521与n型源/漏区307进行电连接，并且伸向第2层间绝缘层319。随后，除去该抗蚀剂图形。
参照图79，形成电容介质膜327，用以覆盖存贮节点325的表面个然后，形成包括掺杂多晶硅或金属，诸如Al.W.Ti.Pt.Cu.Ag等或其合金的导电层。在此导电层上，通过光刻法，形成具有所需形状的抗蚀剂图形(未示出)。用这个抗蚀剂图形作为掩模，使导电层经过用RIE法之类的蚀刻，就形成了如图70所示的单元板极329。
存贮节点325、电容介质膜327及单元板极329构成一个电容330。
如上所述，在本实施例中，在位线互连317上，设置蚀刻阻断绝缘层518。该蚀刻阻断绝缘层518，与第1和第2层间绝缘层315和319相比较，由具有不同蚀刻特性的材料构成。因此，当使蚀刻阻断绝缘层518经受蚀刻，用以形成在第1和第2绝缘层中的接触孔521时，该绝缘层518就难以被蚀刻去。于是，由于掩模之类叠合层，即使接触孔521形成在位线互连317上面，也可以阻止从接触孔521内露出位线互连317的顶面。因此，能够防止发生存贮节点325和位线互连317之间的短路。
在本实施例中，通过一个其中一对位线互连317和317中两者之一条侧壁转向接触孔521侧壁的例子进行说明，但是，也可以一对位线互连317、317两者的侧壁都转向接触孔521a侧壁。这样一来，就能防止两位线互连317之间的短路。
还有，在本实施例中，通过一个，其中采用氮化硅膜作为蚀刻阻断绝缘层518的例子进行说明，但是，蚀刻阻断绝缘层518可以是任何材料，只要保证对第1和第2层间绝缘膜315、319有足够大的蚀刻选择性。
此外，蚀刻阻断绝缘层518不限于单层结构，而可以具有多层的叠合结构。在此情况下，上层为一种导电材料(诸如掺杂多晶硅、TiSi，WSi，TiN之类)可以保证对第1和第2层间绝缘层315、319的蚀刻选择性。下层可以是一种类似氧化膜，能保证绝缘的材料。
而且，在实施例5到7中，通过其中nMOS晶体管10的源/漏区7不具有LDD(轻掺杂漏区)结构的构形进行说明，但也可以具有如图80所示的LDD结构。也就是，n型源/漏区307具有双层结构，包括n-杂质扩散区307a和n+杂质扩散区307b。
当应用这种LDD结构时，还要考虑到，在形成n型源/漏区307时在较高浓度下，进行离子注入的条件，用于形成构造LDD结构的杂质区，离子注入条件范围，加速电压从30到80KeV，而剂量则从5×1014到1×1016/cm2。还有，不仅砷而且磷也都可用作杂质源。
在实施例中虽通过一种用氧化硅膜，作为栅绝缘层的nMOS晶体管进行说明，但是栅绝缘层不限于氧化硅膜。栅绝缘层可用任何材料，只要是绝缘材料就行。因而，晶体管10也不限于MOS晶体管，而可以是MIS(金属-绝缘物-半导体)晶体管。
虽然已对本发明进行详细图解说明，但显然不用说，上述内容只是作为说明例而不是用来限制，本发明的精神和范围只受限于所附权利要求书的条款。

Claims (12)

1.一种半导体器件，其特征在于包括：
一块具有一主表面和第一杂质浓度的第一导电类型半导体衬底(1)；
在所说的半导体衬底的主表面所形成的一元件隔离绝缘层(303)；
在所说的半导体衬底所形成的第一导电类型的用于元件隔离的一杂质区(305)，该区与所说的元件隔离绝缘层的下侧相接触；
在所说的半导体衬底的主表面所形成的第二导电类型的第一杂质区(307)，该区与所说的用于元件隔离的杂质区之间隔有预定区域；
在所说的半导体衬底的主表面所形成的绝缘层(315、319)，该层具有一通至所说的第一杂质区和所说的预定区域的表面部的开孔(321)
具有比所说的第一杂质浓度还高的第二杂质浓度的第二导电类型的第二杂质区(313)，该区具有一个与位于开孔底表面的所说的第一杂质区和所说的预定区域重叠的区域并与用于元件隔离的杂质区相连接；
覆盖所说的开孔侧壁的一侧壁绝缘层(323)；以及
通过所说的开孔与所说的第一和第二杂质区电连接的一导电层(325)。
2.根据权利要求1的半导体器件，其特征在于还包括：
一对第二导电层(317)，其中
所说的绝缘层具有第一和第二绝缘层(315、319)，
该对所说的第二导电层相互平行地延伸在其中设有开孔(321)的所说的第一绝缘层上，以及
所说的第二绝缘层被形成在所说的第一绝缘层上，覆盖着一对所说的第二导电层。
3.根据权利要求1的半导体器件，其特征在于还包括：
在所说的半导体衬底的主表面所形成的第二导电类型的第三杂质区(414)，该区覆盖着半导体衬底与位于所说开孔(321)底表面的所说的导电层(325)相接触的区域，并与所说的第一杂质区(307)电连接，以及
所说的第三杂质区具有比所说的第二杂质浓度还高的第三杂质浓度。
4.根据权利要求2的半导体器件，其特征在于还包括：
在一对所说的第二导电层(317)上形成的腐蚀阻断绝缘层(518)，
所说的腐蚀阻断绝缘层是由不同于所说的第一和第二绝缘层(315、319)材料形成的，以及
所形成的所说的第二绝缘层覆盖着一对所说的第二导电层和腐蚀阻断绝缘层。
5.根据权利要求1的半导体器件，其特征在于包括：
具有一对源/漏区(307)的场效应晶体管(310)，
所说的第一杂质区(307)是所说的源、漏区。
6.根据权利要求2的半导体器件，其特征在于：
所说的第二导电层(317)的侧表面形成了所说的开孔(521)内侧表面的一部分。
7.根据权利要求2的半导体器件，其特征在于
所说的第二导电层(317)是一位线。
8.根据权利要求1的半导体器件，其特征在于包括：
具有相互绝缘的下电极层(325)和上电极层(329)的一电容器(330)，
所说的导电层(325)是所说的下电极层。
9.一种制造半导体器件的方法，其特征在于包括以下各步骤：
在具有第一杂质浓度的第一导电类型的半导体衬底(301)的主表面形成一元件隔离绝缘层(303)和一用于元件隔离的与所说的无件隔离绝缘层下侧相接触的第一导电类型的杂质区(305)；
在所说的半导体衬底的主表面形成第二导电类型的第一杂质区(307)，该区与所说的用于元件隔离的杂质区之间隔有预定区域；
在所说的半导体衬底的主表面上形成具有通过至所说的第一杂质区和所说的预定区表面的一部分的开孔(321)的绝缘层(315、319)；
形成一具有比所说的第一杂质浓度还高的第二杂质浓度的第二导电类型的第二杂质区(313)，使该区具有与位于所说的开孔底表面的所说的第一杂质区和所说的预定区域相重叠的并与用于元件隔离的所说的杂质区相接触的区域；
形成一覆盖所说的开孔侧壁的侧壁绝缘层(323)；以及
形成一通过所说的开孔与所说的第一和第二杂质区电连接的导电层(325)。
10.根据权利要求9的制造半导体器件的方法，其特征在于还包括：
形成一对第二导电层(317)的步骤
所说的绝缘层具有第一绝缘层(315)和第二绝缘层(319)，
所形成的一对第二导电层是互相平行地延伸在所说的第一绝缘层上，
所说的第二绝缘层是形成在所说的一对第二导电层上的，以及
所说的开孔(321)是通过所说的一对第二导电层，达到所说的第一杂质区(307)和所说的预定区的表面的一部分而形成的。
11.根据权利要求9的制造半导体器件的方法，其特征在于还包括：
在所说的半导体衬底(301)的主表面通过所说的在其侧壁形成具有侧壁绝缘层(323)的开孔(321)引入离子，形成具有比所说的第二杂质浓度还高的第三杂质浓度的，与所说的第一杂质区(307)相接触的第二导电类型的第三杂质区(414)的步骤，
所形成的所说的导电层(325)是与所说的第三杂质区相接触的。
12.根据权利要求10的制造半导体器件的方法，其特征在于还包括：
在所说的一对第二导电层(317)上形成不同于所说的第一和第二绝缘层(315、319)的材料的腐蚀阻断绝缘层(518)的步骤，
所说的第二绝缘层是形成在所说的第二导电层和所说的腐蚀阻断绝缘层上的。
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