CN1159957A - 具有多功能外围处理子系统的高性能/低成本视频游戏系统 - Google Patents

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Abstract

一种视频游戏系统，包括一游戏卡，可插入到主控制板，其有一主处理器、3D图形发生协处理器、可扩展的主存储器和玩家控制器。本发明叙述了一种外接到游戏微处理器和协处理器的多功能外围处理子系统，其执行命令以处理玩家控制器输入/输出，由此减轻图形处理子系统的负担，玩家控制器处理子系统用于控制玩家控制器输入/输出处理和在游戏进行中执行游戏证实检验。外围接口包括控制各种外围接口功能的微处理器。

Description

具有多功能外围处理子系统的高性能/ 低成本视频游戏系统
本发明涉及一种高性能低成本的视频游戏系统，尤其是，本发明涉及一种具有多功能的玩家控制器处理子系统和可随意扩展且具有低引出端数的视频游戏外存储器的视频游戏系统。
基于微处理器的家庭游戏系统，如任天堂娱乐系统和超任娱乐系统，已经相当成功，其原因部分是因为其能够交互式地产生包含大量动画的运动物体的令人激动的视频图形。
这里所述的视频游戏系统，也在同时提交的冯·霍克等人为发明人的专利申请中详述，可以玩包括三维图象的游戏，这种图象具有深度真实感，远胜于各种其他已知的视频游戏系统，在过去，用于交互式产生这种图像的计算机系统价值几万美元。
为了以对普通消费者可承受的价格提供这种高性能的视频游戏系统，视频游戏系统中许多特点被特别优化，为此，采用低引出端数但可提供高度灵活的今后可扩展性能的新型多功能元件使许多独特的特性被结合到上述系统中。
如任天堂娱乐系统和超任娱乐系统等视频游戏系统的处理器和/或图形处理单元，对来自玩家输入/游戏控制装置即，玩家控制器的信号的处理进行直接控制，这些已有的系统不包括与游戏微处理器共同作用的玩家控制器处理子系统和处理指令的图形处理单元，以处理与玩家控制器有关的输入/输出。
本发明涉及一种多功能外围处理子系统，外接到游戏微处理器和执行处理玩家控制器输入/输出的指令的协处理器，以减轻图形处理子系统的处理负担，外围处理子系统用于控制玩家控制器输入/输出处理和在游戏进行时一直执行游戏证实安全检验外围处理子系统也用于在游戏卡/视频游戏系统控制台建立初始通信协议时用存贮在其引导ROM中的指令来开始进行游戏。
外围接口由一三比特宽的串行总线连接到协处理器，在该总线上一条线接收命令，另一条线为时钟信号，各种响应则通过第三条串行线传送到协处理器，外围接口包括用于控制各个外围接口功能的一个微处理器，一个读/写随机存取存储器，一个引导ROM，一个协处理器命令通道接口，一个玩家控制器道道接口等，各部件与该微处理器交互作用以有效地处理玩家控制器命令，同时也执行其它重要功能而不需要明显的主处理器处理时间。
协处理命令通道接口响应于协处理器时钟和命令控制信号以允许访问随机存取存储器和引导ROM，以及产生控制信号以中断外围接口微处理器，也可以执行外围接口宏以开始对每一外围器件的读或写过程，并在以后将存在随机存取存储器中的过程结果传送到游戏微处理器主存储器。
按照本发明的另一方面，在实施例中以游戏卡的形式使用一种便携式存储器件，由于使用了多路地址/数据总线而有较低的输出引脚数。与存储器存取有关的定时信号传送到游戏卡中，该卡可按照检测到的地址域可编程地改变，而地址域则用来建立由视频游戏系统使用的存储器件的类型。
结合附图通过参见下面对最佳实施例的详细叙述可更好和更完整地理解本发明的这些和其它特点和优点，其中：
图1是按照本发明的一种视频游戏系统的实施例的立体视图；
图2是图1中所示视频游戏控制面板和游戏卡的方框图；
图3A是在图2中所示视频游戏控制面板中采用的与复位有关的电路的方框图；
图3B表示由图3A的电路产生的定时信号；图4A和4B是一更详细的实例，采用了图2方框图中所示视频游戏控制面板；
图5A所示为出现在外围接口系统的协处理器之间的通信信道上的信号；
图5B表示用于图示该通信信道上传送的命令的时序信号；
图6A-F表示用这里所述系统可得到的3D屏幕效果；
图7是图2中所示外围接口的方框图；
图8进一步详细表示图7所示DIF信道；
图9A是进一步详细表示图7方框图中端口之一的游戏操纵杆信道控制器的方框图；
图9B图示了从玩家控制器传送到外围接口138的数据的表示；
图10A至10C是表示图7中所示玩家控制器通道工作的收发模式的流程图；
图11表示带有存储卡的一种玩家控制器；
图12是一种卡式存储装置和有关访问电路的方框图；
图13和14是与图12所示存储器系统有关的时序控制和数据信号。
图1表示一种按照本发明的视频游戏系统50的例子。图示视频游戏系统50包括主控制器52、视频游戏存储装置64、以及手持控制器56a、b(或其他用户输入装置)。主控制器52连接到传统的家用彩色电视机58上，电视机58在其电视屏幕60上显示3D视频游戏图像，并通过其扬声器62a、b重放立体声。
在图示实施例中，视频游戏存储装置54是可更换的存储卡的形式，可插入到控制器52上表面66的槽64中。本发明可采用多种存储媒介，如CD ROM、软盘等，本例中视频存储装置包括一塑料壳68中装着的印刷电路板70。印刷电路板70边缘72形成了一组电连接端74，当视频游戏存储装置68插入到主控制器槽64中时，卡式电连接74与主控制器中的相应“边缘连接器”形成电接触。这一动作使印刷电路板存储装置72电连接到主控制器52中电路。在本例中，存储装置壳体68中印刷电路板70上至少有一块“只读存储器”芯片76。这一“只读存储器”芯片76存储特定视频游戏所具有的指令和其他信息，一个游戏卡存储装置54的只读存储器芯心76可以包含例如惊险游戏，而另一存储装置54可包含汽车比赛游戏教育游戏等的指令和信息。为了玩另一个游戏，视频游戏系统60的使用者只需把适当的存储装置54插入主控制槽64，由此把该存储装置的只读存储器芯片76(以及其可能含有的其他电路)连接到控制器52。这使控制器52中的计算机系统可访问只读存储器76中的信息，该信息控制计算机系统进行适当的视频游戏，在彩色电视机58上显示图像和重放声音，如只读存储器游戏程序信息中所控制的那样。
为安装用于玩游戏的视频游戏系统50，使用者首先在控制器52和电视机58之间插上电缆线78，使它们连在一起，控制器52产生“视频”信号和“音频”信号来控制彩色电视机58“视频”信号控制图像在电视屏幕60上显示，“音频”信号以声音形式从电视机扬声器62中重放。根据彩色电视机58的类型，可能需要在控制器52与彩色电视机58之间连接传统的“RF调制器”。该“RF调制器”(未画出)将控制器52的视频和音频直接输出转换成广播型电视信号(例如电视信道2或3)，其可由电视机的内部“调谐器”接收和处理，其他传统的彩色电视机58具有视频和音频直接输入插座，所以不需这种中间RF调制器。
然后，使用者需要把控制板52连接到电源，电源可包括传统的AC适配器(未画出)，其插入标准的家用墙上电气插座，将家用电压转换成适于对控制板52供电的低电压DC信号，然后，使用者可以接上最多4个手持控制器56a、56b到主单元前面板82上对应的连接器82n-80d。控制器56可有多种形式，在本例中，控制器56a、b包括各个功能控制按钮，如84a-c和x-y开关86a、b，用于例如指出电视机屏幕60上显示的玩家可控制角色应移动的方向(上、下、左或右)，其他可能的控制板包括游戏操纵杆、鼠标和多种其他各种传统的用户输入装置。
本系统设计成适于扩展，以便于能加入尚未规定的各种外围设备，这通过加入一可编程的外围设备输入/输出系统(下面详述)来完成，该系统允许由程序指令来指定设备类型和状态。
在使用中，用户选择含有所要的视频游戏的存储设备54，将其插入控制槽64(由此将只读存储器76和其它卡式电子元件连接到主控制电路)，随后用户操纵电源开关88来打开视频游戏系统50，操纵控制器86a、b(根据所玩的具体视频游戏，在图示控制板中最多有四个控制器可供四个人用)对控制板52产生输入，由此控制视频游戏进行。例如，按下按钮84a-c之一可开始游戏，移动方向开关86可使动画角色在电视机屏蔽60上在可控制的各个方向移动，根据存储在存储装置54中的具体游戏，控制器56上这些不同控制84、86可在不同时间执行不同功能，若用户要从头重来游戏，或对某些游戏程序使游戏复位到已知的继续点，可按下复位键90。
图2是连接到游戏卡54的控制板52的实施例的方框图，表示主处理器100、协处理器200、主存储器300，其包括扩展板302主处理器100是执行存储装置54中视频游戏程序的计算机。在本例中，主处理器100经主处理器和协处理200之间的通信通道102和经协处理器与视频游戏存储装置54之间的另一通信通道104a、b上通过，协处理器200访问视频游戏程序。或者，主处理器100可控制协处理器200从视频游戏装置54经通道106复制视频游戏程序到主存储器300中，然后主处理器100可经协处理器200和通道102、106访问主存储器300中的视频游戏程序。主处理器100在视频游戏程序执行期间接受来自游戏控制器56的输入。
主处理器100不时地产生协处理器200执行的指令列，协处理器200在本例中包括一专用高性能具有指定用途的集成电路，其内部设计经优化以迅速处理3D图形和数字音频信息，在图示实施例中，这里所述的协处理器是任天堂有限公司与硅图有限公司合资生产的产品，其进一步硬件和软件的细节超出本申请叙述范围，参见共同待批专利No.081，发明人为VanHook等，题为“用协处理器提供高速有效的3D图形和数字音频信号处理的高性能低成本视频游戏系统”，(代理人号723-425)，与本申请同时提交，这里作为参考。本发明不限于使用上述协处理器，任何支持快速3D图形和数字音频处理的兼容协处理器都可采用，响应于主处理器100经在通道102上提供的指令列表，协处理器200根据存贮于主存储器300和/或视频游戏存储装置54中的数据产生视频和音频输出，供彩色电视机58使用。
图2还表示在本例中协处理器200的音频视频输出不直接送到电视机58，而是进一步由协处理器外部电路处理，尤其是，在本例中，协处理器200以数字形式输出其音频和视频信息，但常规的家用电视机58要求模拟音频和视频信息。所以，协处理器200的数字输出必须转换成模拟形式——这一功能对音频信息是由DAC和混合放大器40完成对视频信息则由VDAC与编码器144完成。DAC 140中产生的模拟音频信息由音频放大器放大和滤波，也可以与经连接器154由EXTSOUND L/R来的控制板52外部音频信号混合。在VDAC 144中产生的模拟视频信号送到视频编码器，在这里它还可以把例如“RGB”输入转换成与市售电视机兼容的复合视频信号，ADAC和混合放大器140中的放大器放大的立体声音频输出以及视频DAC和编码器144的复合视频输出用于直接控制家用彩色电视机58。部件144中视频数模转换器产生的复合同步信号送到其视频编码器，再送到外部连接器154，用于例如可选的光笔或光枪。
图2还表示一时钟发生器136(其可被例如图4A中晶体148控制)，其产生对时间的时序信号并使另一控制板52中元件同步。不同的控制板元件要求不同的时钟频率，时钟发生器136提供合适的这种时钟频率输出(或可用于由例如分频再得到合适的时钟频率的频率)。
在图示实施例中，游戏控制器56不是直接连接到主处理器100，而是经串行外围接口138连接到控制板52，串行外围接口138使来自最多四至五个游戏控制器56(即4个来自串行I/O总线151的控制器和1个来自连接器154的控制器)的串行数据信号多路分离，并将数据以预定格式经协处理200送到主处理器100串行外围接口138是双向的，即除了从前面板连接器接收串行信息以外，它还能把主处理器100规定的串行信息发送出前面板连接器外部，串接接口138由协处理器串行接口(未画出)接收主存储器RDRAM数据、时钟信号、命令和发送数据/响应，I/O命令送到串行接口138由其内部处理器执行，如下所述，以这一方式，外围接口的处理器(图7中250)处理I/O任务，从而减少了主处理器100处理负担，如下面关于图7的详述，串行接口138也包括一个“引导ROM(只读存储器)”，其存储少量初始程序加载(IPL)码。存在外围接口引导ROM中的IPC码由主处理器100在起动和/或复位时执行，使主处理器开始执行存储装置54中的游戏程序指令108，初始游戏指令108反过来又控制主处理器100以初始化驱动程序和访问主存储器300所需的控制器。
在该示例中，串行外围接口138包括处理器(见图7)，其除了执行上述I/O任务外，也与存储器54中有关安全处理器通讯，这对处理器(一个在存储装置54中，另一在控制板52中)与主处理器120一起执行鉴别功能，确保只有被许可的存储装置可用于视频游戏控制板52中。
如图2和3A所示，外围接口128接收来自复位IC139的开机复位信号，复位IC139检测适当的阈值电压，随后产生开机复位信号，导致电路162产生一冷启动信号，该信号送到主处理器100的复位输入。为确保在适当的时刻产生冷启动信号，一延迟信号CLDCAP送到冷启动信号发生电路162，冷启动信号发生器162包括一史密特(Schmidt)触发器电路(其从复位IC139接收复位IC信号)，其输出送到一个AND门的输入，史密特触发器的输出也送到一缓冲反相器，其输出和CLDCAP信号送到AND门的第二输入，AND门的输出作为冷启动复位信号，送到图3A所示微处理250、主处理器100和微处理器152，冷启动信号发生器产生的冷启动信号经二极管(未画出)送回到发生器162的输入，冷启动信号也送到外围接口138中处理器250的复位输入端，以及连接到安全处理器152复位输入的连接口154的复位端。图3B表示复位IC(RESIC)、冷启动(CLDRES)和CLDCAP信号，尽管图3B、4A、4B等所示信号在说明书(以及图2和3A)中作为参考，而不管其是否被反相(以便于参考)，图3B、4A和4B以及本文中的每个时序图，均用在信号(或引线)标记上加划线来表示信号的反相性，如通常那样。
图2还表示视频游戏控制板52中的连接器154，在图示实施例中，连接器154使用时连接到存储装置印刷电路板70边缘72的接触端74，这样，连接器154使协处理器200电连接到存储装置ROM 76。此外，连接器154使存储装置安全处理器152连接到主单元串行外围接口138。尽管图2中具体实施例中连接器主要用于从不可写的只读存储器76读取数据和指令，系统52设计成连接器为双向的，即除了可读取信息，主单元还能发送信息到存储装置54以存入随机存取存储器77。
主存储器300以CPU指令108的形式存储视频游戏程序。对主存储器300的所有访问通过通道106的协处理器200。这些CPU指令一般是从存在存储装置54中的游戏/数据108中复制，加载到RDRAM300。这种结构同样也方便地适用于CDROM等其它高容量媒体装置。尽管CPU100能够直接执行由存储装置ROM76送出的指令，但从ROM访问每一指令的所需时间比从主存储器300访问指令所需时间多得多。所以，主存储器100通常从ROM76按需成批复制游戏/数据108到主存储器300中，并访问主存储器300以实际执行指令，存储器RD RAM300最好是快速存取动态RAM，能获得500 Mbytes/second存取速度，如RAMBUS公司的DRAM。存储器300经标准的9位宽总线106连接到协处理200，其控制由协处理器200决定。存储器300是可扩展的，例如，只要经控制板存储器扩展端口(未画出)将一8Mbyte存储卡插入控制板52。
如Van Hook等人的共同待批申请中所述，主处理器100最好包括一个内部高速缓冲存储器(未画出)，用于进一步减少指令访问时间，存储器54也存储用于产生特定视频游戏的图像和声音所需的图像和声音数据112。主存储器100通常从存储装置54按需读取图形和声音数据112，并以纹理数据声音数据和图像数据的形式存入主存储器300。在本例中，协处理器200包括一有着内部纹理存储器的显示处理器，需要时将纹理数据被复制到该纹理存储器中供显示处理器使用。
如Van Hook等人的申请中所述，存储装置54也存储协处理微码156。在本例中，协处理器200中的一个信号处理器执行计算机程序以进行其各种图形和音频功能，该计算机程序称为“微码”，由存储装置54提供。通常，主处理器100在系统启动时将微码156复制到主存储器300，然后控制信号处理器按需要复制部分微码到信号处理器中的指令存储器以便执行，因为微码156由存储器54提供，不同的存储装置可提供不同的微码——由此在软件控制下形成由协处理器200提供的特定功能因为微码156通常太大，无法一次装入信号处理器的内部指令存储器，则在需要时把微码的各页或各部分从主存储器300装入信号处理器的指令存储器。例如，一部分微码156可装入信号处理器400以进行图形处理，另一部分微码可装入用于音频处理，进一步细节请见上述有关申请中关于信号处理器，以及协处理器中的显示处理器和RD RAM300中保持的各种数据库。
尽管图2中未画出，如Van Hook等人的共同待批申请中所述，协处理器200还包括一CPU接口，一串行接口，一并行外围接口，一音频接口，一视频接口，一主存储器DRAM控制器/接口，一主内部总线和定时控制电路，协处理器主总线允许协处理器200中每一主要部件互相通讯，CPU接口是主处理器100和协处理器200之间的关口。主处理器100从协处理器CPU接口经CPU-协处理器总线读和写数据，协处理器串行接口提供串行外围接口138与协处理器200之间的接口，而协处理器并行外围接口206与存储装置54或其它连接到连接器154的并行器件相接。
协处理器音频接口从主存储器300中的音频缓冲器读数据，并将其输出到音频DAC140，同样，协处理器视频接口从RDRAM帧缓冲器读信息，并输出到视频DAC144，协处理器DRAM控制器/接口是协处理器200访问主存储器300的通道，协处理器定时电路从时钟发生器136接收同样中信号，并分配(在必要的分频后)到协处理器200内的其他电路。
本例中主处理器120为MIPS R4300 RISC微处理器，由MIPS技术公司设计，该公司信号加州的Monntion View。关于主处理器100的进一步信息，见例如Heinrich，MIPS微处理R4000用户手册(MIPS技术公司，1884，第二版)。
如Van Hook等人的共同待批专利中所述，传统的R4300主处理器100支持六个硬件中断，一个内部(时钟)中断，两个软件中断，一个非屏蔽中断(NMI)。在本例中，六个硬件中断输入中的三个(INTO、TNTI和INT2)和非屏蔽中断(NMI)输入允许系统50的其他部分去中断主处理器，具体说来，主处理器INTO允许协处理器200中断主处理器，主处理器中断INT1允许存储装置54或其他外部设备中断主处理器，主处理器中断INT2和NMI允许串行外围接口138中断主处理器，任何时候处理器被中断时，其检查内部中断寄存器以确定中断原因，随后以合适方式回答(例如读状态寄存器或进行其它合适的动作)，来自串行外围接口138的除NMI以外所有中断都是可屏蔽的(即主处理器100可由软件控制有选择地允许或禁止它们)。
当按下视频游戏复位开关90时，非屏蔽中断信号由外围接口电路138产生，送到图2所示主处理100，但是，NMI信号产生一不可屏蔽的立即的分枝转移，跳转到预定的初始状态。为了可以响应于复位开关90的动作，转移到例如当前进行的最高级别游戏，采用图3A所示电路，当复位开关90按下时，I/O端口164接收复位开关输入信号，其设定一逻辑电路，并直接将INT2信号送到处理器100，INT2是一NMI预警信号，用于例如触发游戏处理器100以把游戏状态保存在预定寄存器中，I/O端口164中的逻辑电路可以是一时间延迟电路，确保NMI信号在INT2后0.5秒出现，可从图3B中时序信号看见，图3B中左侧部分表示当按下复位开关短于半秒钟时的信号生成，图3B的右半部分表示按下复位开关大于半秒钟时的时序，这样，各个游戏程序能对按下复位开关90指定所需响应，这靠通过在NMI出现前对INT2信号响应而执行一组预定的指令而实现。CPU100也响应于预NMI警告信号INT2，初始在有关音频和视频系统的关断处理，准备高速缓冲内存和其他电路以关闭，这样可返回所需的已知状态，而不只是返回到游戏的开头，NMI信号也送到外围接口微处理器250。
此外，如Van Hook等人的共同待批申请中所述，主处理器100从游戏控制器56接收输入，并执行存储装置54的视频游戏程序，以提供游戏处理、动画和汇编图形及声音命令，由主处理器100产生的图形和声音命令由协处理器200处理，在本例中，协处理器执行3D几何变换和光照处理以产生图形显示命令，然后协处理器用这些命令“画出”多边形供显示用。如上所述，协处理器200包括信号处理器和显示处理器。3D几何变换和光照在本例中由信号处理器进行，多边形光栅和纹理形成由显示处理器500进行，显示处理器将其输出写到主存储器300中的帧缓冲器。该帧缓冲器存储要显示在电视屏幕60上的图像的数字表示。进而，协处理器200中的电路读帧缓冲器中的信息，并输出到电视机58供显示，同时，信号处理器也用数字音频信号处理技术处理从主处理器100收到的声音命令，信号处理器将数字音频输出写入主存储器300，同时主存储器暂时“缓存”(即存储)声音输出，协处理器200中其它电路从主存储器300读出这一缓存的声音数据，转换成电声信号(立体声、左和右)用于由电视机58再现。
更具体地说，主处理器100读出存在主存储器300中的视频游戏程序108。响应于执行视频游戏程序108，主处理器100为协处理器产生一命令列表，这命令列表，通常包括两种命令：图形命令和声音命令，图形命令控制协处理器200在电视机58上产生的图像，声音命令规定协处理器200要由电视机扬声器62重放的声音，这图形命令列表可称为“显示列”，因为其控制协处理器200在电视屏幕60上显示的图形。声音命令列表可称为“播放列”，因为其控制在扬声器62上重放的声音，通常，主处理器100对彩色电视机58视频的每一“帧”规定显示列表和播放列表。
在本例中，主处理器100通过将显示/播放列表110复制到主存储器300来将其提供给协处理器200，主处理器100也安排主存储器300包括图形和音频数据库，其含有协处理器200产生显示/播收列110所要求的图形和音频所需全部数据。例如，主处理器100可从存储装置只读存储器76复制适当的图形和音频数据到主存储器300中的图形和音频数据库，主处理器100告诉协处理器200到何处去找其写入主存储器300的显示/播放列表110，并且显示/播放列表110可指定协处理器200应使用图形和音频数据库112的哪一部分。
协处理器的信号处理器从主存储器100读显示/播放列表110，并处理该列表(在需要时访问图形和音频数据库中附加数据)。信号处理器产生两种主要输出，图形显示命令，以进一步由显示处理器处理；以及音频输出数据供暂时存储在主存储器300中，一旦信号处理器400将音频输出数据写入主存储器300，协处理器200的另一部分称为“音频接口”(未画出)读出该音频数据，并输出由电视机扬声器62再现。
信号处理器可在协处理器200的内部通道口直接对显示处理器提供图形显示命令，或者可以把图形显示命令写入主存储器300供显示处理器从主存储器中检索，这些图形显示命令指示显示处理器在电视机屏幕60上画出(“描绘”)规定的几何图形。例如，显示处理器能根据这些图形显示命令画线条、三角形和矩形，并以特定纹理填满这些三角形和矩形(如树叶子或砖块图形，如图6A至F的例所示)，这些内容存在主存储器300中——都由图形显示指令规定，主处理器100也可能把图形显示命令写入主存储器300，以直接指令显示处理器，协处理器显示处理器产生要出现在电视屏幕60上的图形的数字化表示作为输出。
这种数字化的图形，有时称为“位图”，存贮(与“深度或Z”信息一起)于主存储器300中由彩色电视机58显示的每一视频帧的帧缓冲器中，协处理器200的另一部分称为“视频接口”(未画出)读帧缓冲器，并将其内容转换成视频信号以加到彩色电视机58上。
图6A—6F都用一种三维“世界”的模式产生，表示山顶上的一座城堡，该模式由几何形状(即线条、三角形、矩形)和“纹理”(数字化存储的图形)组成，这些内容映射到由几何形状构成的表面上。系统50适当边改变这些几何形状的大小，旋转和移动它们，产生“投影”，并将其合在一起形成从任意角度看去真实的三维世界图形、系统50能够在实时地响应人们对游戏控制器86的操纵时交互地实现这些。
图6A—图6C和6F表示从四个不同方向由空中来看该城堡的视图，注意每一视图均为透视图。系统50可交互地产生这些图(和其间的图)，几乎没有延迟，这样视频游戏玩家可看上去象真的在城堡上空飞行。
图6D和6E表示在地面上靠近城堡主门看上去的图，系统50能实时地响应游戏控制器输入，指令观察点“落到”城堡前交互地产生这些图，并指令“虚拟观察者”(即想象中的人，在3-D世界中移动，屏幕显示为经其眼所见景物)朝向各个方向，图6D表示“纹理映射”的例子，其中砖墙纹理(图形)映射到城堡墙上以产生极其真实的图像。
图4A和4B包括一个更详细地实施图2方框图的例子。图4A和4B中与图2中相同元件用同样标号表示。图4A和4B中许多部件已在图2中叙述过，不必进一步叙述。
图4A和4B比图2更详细地表示了系统部件与器件插脚上收到的具体信号之间的界面，对图4A和4B中指出的电平来说，VDD表示+33伏，VCC表示+5伏。
首先来看图4B中外围接口138，如CLDRES、NMI、RESIC、CLDCAP和RSWIN等信号前面已在图2、3A、3B中解释过，这里不再重复。三个协处理器200/外围接口138通讯信号表示为PCHCLK、PCHCMD和PCHRSP。这些信号在图2、4A和4B所示的了比特宽的外围接口通道总上传送，时钟信号PCH-CLK用于定时目的，用于对外围接口数据和命令触发取样，时钟信号从协处理器200传送到外围接口138。
协处理器200和CPU100根据存贮于存储装置54中的视频游戏程序，提供命令使外围接口138在PCHCMD控制线上执行，该命令包括一起动比特字段，一命令码段和数据或其他信息。
外围接口电路(下面将进一步叙述)对命令解码，若数据已准备好响应命令，则发出一PCHRSP响应信号，该信号包括确认信号“ACK”并后跟响应数据。在外围接口138产生确认信号ACK后约两个时钟脉冲，开始数据传输从外围接口138收到的数据可以是存储在引导ROM中的信息/指令，或控制状态或控制数据等。
图5A表示在PCHCLK、PCHCMD和PCHRSP线上传送的信号。图5A中表示出时钟信号和PCHCMD线的外围接口取样之间关系以及时钟信号与外围接口响应输出之间的关系。此外，时钟信号与协处理器200(CRCP)输出一PCHCMD和协处理对PCHRSP取样之间的关系在图5A中表示，如图5A中所表示的，时钟信号的高低电平可有不同脉冲宽度，取决于系统采用NTSC或PAC制，图5B所示为出现在外围接口通道上的信号例子表示了四个示例命令，用于读入存储器4字节，写入存储器4字节，执行外围接口宏指令或将64字节写入外围接口缓冲存储器，下面将进一步详细解释外围接口设备及其命令。
回到图4B外围接口138，SECCLK、SECTRC和SECTRD是三个与安全有关的信号，连接在两个安全处理器之间，分别位于外围接口138和游戏卡中，SECCLK是一时钟信号，用于外围接口和游戏卡中安全处理器操作的时钟，SECTRC是从外围接口138送到游戏卡的信号，它确定了一数据传送时钟信号窗口位于该窗口内的数据为有效数据。SECTRD是一数据传输总线信号，在此信号期间来自外围接口138的数据和来自游戏卡安全处理器的数据在由SEC-TRD传输时钟脉冲规定的时刻交换，最后，外围接口138包括了一个插脚RSWIW，其为复位开关输入端。
下面表看连接口154，如前所述，系统50包括了一个可扩充端能用于增加另一控制器56，来自这种控制器的数据应经过连接器154EXTJOY I/O端传输。上述三个与安全有关的信号在游戏卡安全处理器和外围接口处理器之间传送，端脚为SECTRD、SECTRC和SECCLK。
游戏卡连接器另外还与游戏卡安全处理器的冷启动信号CRESET相连，使之具有开机复位功能。此外，若在处理器证实校验时，例如，若外围接口处理器接收的数据不与预期的相符，则游戏卡处理器可由CRESET控制端复位。
NMI输入是用于将NMI中断信号送到游戏卡的控制端，控制线CARTINT用于允许从游戏卡向CPU100产生中断信号，以便例如，若该装置连接到游戏卡时请求CPU的服务，仅举例来说，大容量存储器例如CDROM是一种请求CPU中断的可能的器件。
如图4B所示，系统总线连接到游戏卡连接器154以允许访问程序指令和来自游戏卡ROM和/或大容量存储装置如CD ROM等的数据。与已有的视频游戏系统如任天堂NES和SNES等相反，地址和数据信号不是在不同总线上送到游戏卡的，而是在地址/数据16宽总线上多路复用，读和写控制信号和地址锁存能形成高和低电平信号，即ALEH和ALEL，也分别送到游戏卡。ALEH和ALEL信号的状态确定了在16位总线上传送的信息的意义。读信号RD是一读控制信号，允许数据从游戏卡中屏蔽ROM或RAM中读出，写信号WR是一写控制信号，允许从协处理器200向游戏卡静态RAM或大容量存储装置写入数据，多路复用16位地址/数据总线在结合图12-14叙述外围存储器访问时将进一步详细叙述。
声音可以从游戏卡和/或位连接器154输出到音频混合器142通道1和通道2的输入，分别为CH1EXT和CH2EXT。来自SOUNDL和SOUNDR的外部声音输入将同协处理器经音频DAC140和CH1IN、CH2IN来的声音输出混合，随后将混合后的声音信号经音频混合器输出到CH1OUT、CH2OUT，它们依次又连接到音频视频输出连接器149的AUDIOL和AUDIOR输入，其后送到电视机扬声器62a、b。
连接器154也接收复合同步信号CSYNC，其为视频DAC144的输出，也同样连接到音频视频输出连接器149，复合同步信号CSYNC，如前所述，用作同步信号，以用于例如同步一光笔或光枪。
游戏卡连接器也包括如图4B所示电源端和信号接地端，+3.3伏驱动例如16位AD总线以及其他卡式器件，12伏电源连接用于驱动大容量介质装置。
现在来看图4A的协处理器200，协处理器200接收或传送的许多信号已被叙述，这里不再重复。协处理器200输出一音频信号，表示音频数据是左或右声道的，即AUDLRCLK，串行音频数据在AUDDATA端输出，串行传送的数据的时序在AUDCLK端提供，协处理器200输出七个音频信号SRGB0至SRGB7，同步的RGB数字信号送到视频DAC144以转换成模拟信号，协处理器200产生一定时信号SYNC控制SRGB数据的定时，该数据送到视频DAC144的TSYNC输入。协处理器200从时钟发生器136经UCLK输入端接收一视频时钟输入，以控制SRGB信号时序，协处理器200和CPU100用PVALID SIG-NAL指出协处理器100正驱动一有效的命令或数据标识符或系统总线上有效的地址/数据而EVALID信号用来表明协处理器200正驱动一有效的命令或数据标识符或系统总线上有效的地址/数据，协处理器200向CPU100提供主时钟脉冲以供CPU100的定时操作，协处理器200和CPU100另外还用EOK信号来表示协处理200能接受协处理器100的命令。
再看主存储器RDRAM300、302，如图4A所示，表示两个RDRAM芯片300a、300b，以及一个扩展RDRAM模板302，如前所述，可由将一存储器模块插到视频控制板的存储插展槽中来扩展主存储器RDRAM，每一RDRAM模块300a、300b302以同样等式连接到连接到协处理器200，一旦接通电源，RDRAM1(300a)首先初始化，然后RDRAM2(200B)和RD RAM3(302)初始化，RDRAM1由协处理器200确认，因其SIN输入连到VDD，如图4A所示，当RD1在软件控制下初始化时，SOUT将是高电平，SOUT高电平信号送到RDRAM2(300b)的SIN，使RDRAM2初始化，SOUT随后将成为高电平，使RD RAM3(302)初始化(若系统中有的话)。
每一RD RAM模块从协处理器200接收总线控制信号和总线使能信号，协处理器200在要从RD RAM1至3之一输出数据时输出TXCLK信号，并在要从RD RAM之一读出数据时输出时钟信号RXCLX。串行输入(SIN)端和串行输出(SOUT)端在初始化时使用，如前所述，RD RAM从时钟发生器136输出端FSO接收时钟信号。
时钟发生器136是三频率时钟信号发生器举例来说，时钟发生器136内的振荡器可以是锁相环振荡器，产生约250MHz的FSO信号，振荡器也输出FSO信号的分频，即FSO/5，约为50MH2，用于与协处理器200和视频DAC114有关的定时操作，如图4A和4B所述，FSC信号用于视频编码器载波信号的定时，时钟发生器136也包括频率选择输入，其中可根据本实施例采用的是NTSC或PAL制式来选择频率，尽管FSEL选择信号打算用于为NTSC或PAL配置振荡器，如图4A所示，该输入在开机复位时也使振荡器复位，当连接到开机复位时，振荡器复位在到达预定阈值时释放。
图7是图2中外围接口138的方框图，图7中未画出前面结合图3A和3B叙述过的外围接口138部分，外围接口138用于I/O处理，例如，控制游戏控制器56输入/输出处理，并用于在游戏期间不断进行游戏安全证实检验。此外，在游戏卡/协处理器200通信协议采用存储在引导ROM262中指令建立开始游戏期间，要用到外围接口138外围接口138包括CPU250，其可以例如是夏普公司制造的4位微处理器，CPU250执行出自程序ROM252的安全程序，如前所述，外围接口处理器250与游戏卡中安全处理器152利用SECTRC、SECTRD和SECCLK信号通信外围接口端口254包括两个1比特寄存器以临时存储SEC-TRC和SECTRD信号。
证实游戏软件的整个系统安全受主处理器100、外围接口处理器250、引导ROM262和游戏卡安全处理器152的交互作用控制，引导ROM262存储了一组由处理器100在开机后(以及如要的话，在按下复位开关90后)马上执行的指令，引导ROM程序包括用于使CPU100和协处理器200经一组初始程序加载指令(IPL)初始化的指令，证实计算随后由主处理器100进行，结果返回到外围接口138中的CPU250以供核实。若被核实，在被初始化和进一步证实检验后游戏程序便被送到RDRAM，一旦核实了一个可靠的游戏程序，控制就转移到RDRAM中以使游戏程序得以执行，在游戏期间的继续证实运算由外围接口138中的证实处理器和安全处理器152进行，后者是例如美国专利4,799,635和有关的美国专利5,426,762中叙述的那种，这里作为参考。
回到图7，频率例如为约15MHz的PCHCLK时钟信号输入到时钟发生器256，其继而对CPU250提供约1MHz的时钟信号，并且约1HMz的时钟信号沿SECCLK线传输到游戏卡安全处理器152，PIF通道接口260响应于PCHCLK和PCHCMD控制信号以允许访问引导ROM262和RAM264，并在适当时产生信号控制CPU250的中断。
图8是图7中所示PIF通道接口260的方框图，如图8所示，命令在时钟脉冲PCHCLK控制下串行地加到线PCHCMD上的移位寄存器282。移位寄存器282用作串行到并行的转换器和并行到串行转换器，如下所述，控制器284对从移位寄存器282并行输出的命令解码，以便例如产生用于访问来自RAM264的信息的读写控制信号，从引导ROM262读出指令或产生与CPU250通讯的中断控制信号，和/或产生所需的其它常规控制信号(CTL)，从RAM264得到的信息和从引导ROM262得到指令经内部总线285并行地加到移位寄存器282，然后串行地从移位寄存器282定时输出到响应线PCHRSP上，若加到移位寄存器282上的命令是一写入RAM264的命令，则控制器284将对命令解码，产生一写控制信号并输出与该命令有关的数据，并行地从移位寄存器送到RAM264，这样，控制器284进行DMA控制，控制访问RAM264和引导ROM262数据，并把这些数据加载到移位寄存器282，并控制数据从移位寄存器282传送到RAM264，PIF通道接口260也包括一缓冲控制/状态寄存器283，以存储通道状态和/或控制比特可由控制器284或CPU250对它们访问，该寄存器存储的信息用以表示当前缓冲器264的存取大小和缓冲器264的读/写状态。
如图5A所示，PCHCLK信号是基本时钟信号，其可以是例如15.2MHz信号，用于对协处理器200和外围接口138之间通讯定时操作，图5A也表明由协处理器200对外围接口138发出的PCHCMD命令的时序，该命令用于从和向RAM264读和写以及用于从引导ROM262读取，外围接口138依次提供PCHRSP响应，其包括存取数据和一确认信号，图5A中下面的三个时序信号是来自外围接口(PIF)的信号，而上面三个时序信号是来自协处理器。
在本实施例中，有四条指令，包括读4字节存储器命令，以RAM264和引导ROM262读出，写4字节存储器命令，写入RAM264，PIF宏命令，从缓冲器264读64字节和从玩家控制器(这里为游戏通道)，访问控制/数据。CPU250由PIF宏指令触发以而发送或接收游戏通道数据，主处理器100可产生PIF宏命令，初始化CPU250的I/O处理操作，以减轻主处理器100的处理负担，主处理器100也可以发出一写64字节缓冲器指令，将64字节写入RAM264。
回到图7，外围接口138也包括一总线仲裁器258，其分配CPU250和PIF通道接口260之间对RAM264的访问，RAM264作为CPU250的工作RAM，并存储与游戏卡证实有关的运算，RAM264还存储状态数据例如，指出复位开关是否按下过，RAM264也存储与控制器有关的信息到例如RAM264内的一个64字节缓冲器中，图5B表示示例的命令格式，用于对该64字节缓冲器读和写。
缓冲器262和引导ROM262都在主处理器100的地址空间内，外围接口138的CPU250也能访问在其地址空间内的缓冲器264，存储器保护技术用于防止对RAM264用于证实运算部分的不适当存取。
如图7中所示，图3A和3B中的与复位和中断有关的信号如CLDRES、CLDCAP和RESIC如上所述被产生和/或处理，一旦按下复位开关90，信号RSWIN送到端口268，如上所述，NMI和NMI预警信号，INT2，如前面对图38所述那样产生。
端口268包括复位控制寄存器，存储着用来表明是否要产生NMI或INT2信号的各比特，复位控制寄存器中第三位表示复位开关90是否按下。
如前所述，外围接口138除了其它作用外，还用于对两个或更多玩家控制器实现输入/输出处理，如图1所示，本发明的实施例包括四个插座80a-d以接纳最多四个外围设备，此外，本发明提供了包括一个或多个附加的外围设备，见连接器154和引线端EXTJOY I/O，64字节主处理器100不直接控制外围设备，如游戏棒或基于纵横开关的控制器。相反，主处理器100间接控制玩家控制器，经协处理器200发送命令到外围接口138，为主处理器100控制I/O处理，如图7所示，外围接口138也从例如五个控制器通道经通道选择器280、解调器278、游戏操纵杆通道控制器272和端口266接收输入，游戏通道数据可经端口266到游戏操纵杆通道控制器272、调制器274和通道选择器276传送到外围装置。
关于游戏通道通讯协议，有一个命令协议和一个响应协议，在命令帧后，产生一完成信号，响应帧总是在命令帧后面到来，在响应帧后，响应完成后有一完成信号产生，数据也从外围接口138传送到游戏杆通道控制器，外围接口的CPU250控制这种通信。
接到玩家控制器的每一通道是一串行双向总线，其可在四位CPU250控制下经通道选择器276选择将信息送到外围装置之一。若主处理器100要对玩家控制器或其它外围装置读或写数据，其必须访问RAM264，有几种访问图5B所示RAM264的模式。64位CPU100可执行对外围接口RAM264的32位字读写指令，或者，CPU可执行写64字节DMA指令。该指令的执行是首先把DMA启动地址写入主RAM地址寄存器，其后，缓冲器RAM264地址码写入到预定的寄存器以触发64字节DMA写操作，从主RAM地址寄存器传送数据到RAM264中固定目的地址。
PIF宏也可以执行，一个PIF宏包括在外围接口RAM264与外围装置之间交换数据和由DMA读64字节，由采用PIF宏，可确定任何外围装置的状态，宏的初始化是首先设置外围接口138，用一写64字节DMA操作或一写4字节操作指定每一外围装置(若以前已完成或无需改变指定则可跳过)。
其后，DMA目的地址写入到主RAM地址寄存器，预定的RAM264地址码写入到PIF宏寄存器，该寄存器位于触发PIF宏的协处理器中PIF宏包括两个状态，首先，外围接口138在每一指定模式下开始与每一外围装置进行交互读或写，这导致更新信息存入外围接口RAM264，其后，执行读64字节DMA操作，将64字节从RAM264固定的DMA起始地址传送到主RAM300中的主RAM地址寄存器可编程DMA目的地址。见图5B中PIF宏时序信号。
下表举列说明64位主处理器100用其存储器地址空间通过寻址RAM64与游戏通道交换信息的通讯方式。
    格式
     ----》通道6，第N接收数据
  通道5，第N接收数据   通道6发送区M字节   通道6接收区N字节   通道6第一接收数据
                  通道3，通道4，通道5
  通道1，第N接收数据 通道2接收数据M字节   通道2接收区N字节   通道2第1发送数据
 ---》通道1第M发送数据   通道1第1接收数据《---
  通道1发送区M字节   通道1接收区M字节 通道1第1接收数据《---
Oxlfc007FCOXlfc007F8----》----》OxlFc007C4OxlFC007C0
                               地址÷0               地址÷1              地址÷2           地址÷3
在本例中有六个游戏通道可用，第一通道的发送数据和接收数据字节大小都能由设定大小参数独立地指定。在本实施例中，所有六个通道的大小参数都需设置，不论其是否被使用。如上所述，RAM264用于每一通道的TxData/Rx Da-ta指定。TxData/RxData指定在主处理100用Wr64B或Wr4B设定一格式标志(ox1FC007FCb0)时有效。
在实施例中，若处理器100写入“x00”、“OxFD”，“OxFE”或“OxFF”作为TxData大小，该数据不被看作TxData大小，而有着下面所指的特殊作用，当处理器100用Wr64B或Wr4B设置格式位(Ox1FC007FCb0)时这些数据成为有效。
“Ox00”二通道跳越
若Ox00作为TxData大小写入，相应的游戏通道交互操作不执行。
“OxFD”二通道复位
若“OxFD作为TxData大小写入，PIF输出复位信号到相应的游戏通道。
“OxFE”二格式结束
    若OxFE写作为TxData大小，TxData/RxData指定在“OxFE”处结束。换
句话说，TxData大小或RxData大小在“OxFE”后被忽略。
“OxFF”＝空数据
TxData大小的OxFF用作空数据，用于数据区的文字对齐。
每一通道有四个标志，其中两个具有从处理器100到游戏杆通道的信息，其
余为从游戏杆通道到处理器100的信息。
Skip＝通道跳越
若处理器100设该标志为“1”，则不执行对应的游戏通道交互操作，该标志
在无正式标志时为有效。
Res＝通道复位
若64位CPU设该标志为“1”，则PIF输出复位信号到相应的游戏通道，该
标志在无格式标志时有效。
NR＝对游戏通道不响应
当每一游戏通道的外围装置不响应时，对应的NR位设为“1”，这是检测当
前连接的外围装置数量的方法。
Err＝游戏通道出错
当在PIF和外围装置之间产生通讯出错时，出错标志置为“1”。
若64位CPU100要改变游戏通道的Tx/RxData指定，使用32位格式标志，此时一定的位规定了所需的格式，例如，当该标志为“1”时，发出Wr64B或Wr4B信号，PIF根据每一通道的Tx/Rx大小执行每一游戏通道的Tx/Rx数据指定，换句话说，除非该标志按Wr64B或Wr4B设为“1”，Tx/RxData区指定不变，在Tx/RxData指定后，该标志自动复位到“0”。
图9是图7中游戏杆通道控制器272和端口266的方框图，如图9A所示，总线287连接到CPU250，将要经端口寄存器290送到游戏通道的数据送到FI-FO缓冲器312中，在控制器310控制下，四位数据并行地加到移位寄存器324，并串行地按时钟节拍输出到调制器274，进入由通道选择器276根据常驻在地址寄存器RA299中地址所选择的指定游戏通道，从游戏通道接收的数据经通道选择器280输入到解调器278，并串行地加到移位寄存器324，串行数据由移位寄存器转换成并行的，加到FIFO312，然后经寄存器292送到CPU250，控制器310产生常规的控制信号(CTL)，用于控制这里所述数据交换。
各个端口266寄存器的功能总结如下，寄存器RO(290)是游戏通道输出寄存器，用于接收要经调制器274和通道选择器276输出的数据。游戏杆通道控制器272用游戏通道地址寄存器RA来控制通道选择，为数据输入输出指明具体的游戏通道。寄存器R1292是四位游戏通道输入数据寄存器，寄存器CR294是游戏通道控制寄存器，其例如表明数据是否被接收或发送，寄存器SR296是游戏通道状态寄存器，其例如其中有一位表示游戏总线寄存器已准备好而还有一位则表示已检测到游戏总线错误，寄存器ER298是游戏总线错误寄存器，表示是否有一冲突错误、帧错误、溢出错误或不响应错误，对于不响应信号，即使控制器未连接而不能给出响应，缺少响应也作为本发明实施例中的一种错误信号。
如图9A所示，控制器310向状态寄存器和错误寄存器并行地提供状态和与上述状态一致的错误信息，并从控制寄存器294接收控制信号，以控制缓冲器312和移位寄存器314按照当前工作模式作出响应。
对视频游戏系统编程，例如，如下设置RD RAM300可允许一至四个玩家同时玩：P                                                              PItRAM格式标志出现
    Ox01
    通道5     通道6
    OxOO通道跳跃     OxOO通道跳跃
    OxFF     Ox01     Ox04     Ox01
    OxFF     Ox01     Ox04     Ox01
    OxFF     Ox01     Ox04     0x01
    OxFF     Ox01     Ox04     Ox01
地址＋60(通道4)(通道3)地址＋8(通道2)地址-4DMA开始地址(通道1)址＋0                地址＋1                  地址＋2                地址＋3
                 通道1-4发送 通道1-4发送 通道1-4读控制
                 数据大小1字节数据大小4字节器数据命令
其后，DMA起始地址写入RDRAM协处理器200地址寄存器，RAM264的地址码随之写入协处理器200中的写64字节寄存器，写DMA的目的地址被写入协处理器中RDRAM地址寄存器内。其后，64字节RAM264中的地址被写入协处理器的PIF宏寄存器中。
控制器响应返回到RD RAM，若只有两个控制器连接到通道1和通道2，在执行PIF宏后产生的DMA目的RAM区最好如下所示，但是若控制器连接到通道3或4，通道RAM区改变成与通道1或2时的相同。
                                     PItRAM格式标志复位为“0”
外围装置通道用于接受今后会用到的各种类型的外围装置，本实施例中，采用了可扩展的命令，应命令由外围设备包括今后的外围设备所解释，命令占据RAM264中TxData区的第一字节，许多位和命令留作今后扩展，与外围装置有关的命令例子如下所示，还提供了对存储卡读写数据的命令，游戏的备份数据可存入存储卡中，照此方式，在游戏进行时对该存储器无需用备份电池，因其插入了控制器中，这些命令中的一些准备用于插入到玩家控制器56中的扩展存储卡模块313，如图11所示，对可用于系统50的控制器和这种控制器与外围接口138之间的通讯协议(及有关处理)可参见日本专利申请No.00534，1995年10月9日提交，发明人为Nishiumi等。该申请结合在这里作考虑。举例的控制器命令如下所示。
命令O：询问每一外围装置的类型和状态标志。
TxSize：1字节RxSize：3字节
该命令用于询问外围装置的类型和状态标志，其回答应回送到RX数据区。
B7  b6  b5  b4  b3  b2  b1  bO
发送数据 1字节     ←---命令O---→
接收数据 1字节 ←---类型L---→
2字节      ←---类型H---→
3字节      ←---状态标志---→
外围装置类型该类型由连接的外围装置提供，有关其功能和特点，如下所示：
   b7         b6          b5           b4           b3          b2           b1           b0
HL 保留 保留 保留 保留 保留 保留 保留     保留
保留 保留 保留 保留 保留 有游戏端口 保留 游戏杆ABC计数标准
LbO：在标准控制器情形下，它们会发出一“1”响应，表示控制器具有计数器，并将游戏杆数据以绝对值发送。
Lb2：在标准控制器情形下，其会发出一“1”响应，表示控制器有游戏端口连接到可更换的存储卡，如图11所示。
状态标志
这些状态标志是来自连接的外围装置关于其状态的响应，在标准控制器情形下，这些标志用于存储卡。
  b7    b6          b5         b4         b3           b2                   b1                    b0
保留 保留 保留 保留 保留 地址CRC报告   换卡Xchg   卡插上
b0：若存储卡连接到控制器，该标志置为“1”，否则置为“0"。
b1：在控制器插入后，若存储卡拔出，该标志设定为“1”，应控制器杆上并接通电源时，或发生命令0或255(控制器软件复位命令)而存储卡又接上时该标志复位为“0”。若控制器插入且接通电源但没有存储卡，该标志不确定。
b2：AddCRC(循环冗余码)报告从与游戏端口通讯的控制器送出，该标志状态“1”表示Address H/L未正确传送到控制器，当外围装置杆上并接通电源或发出命令0或255时该标志复位为“0”。
命令1：读控制数据
TxSize：1字节  RxSize：4字节
命令1用于得到控制器按钮状态和游戏杆状态，游戏杆计数器复位到“0xOO”是在控制器插入和通电时，发出命令0或255时，游戏通道发出复位时或L、R、START按钮同时按下，JRRes位表示L、R，START按蔚同时按下。
  B7  b6  b5   b4   b3    b2  b1  b0
发送数据 1字节                    ←---命令O---→
接收数据 1字节 B A G 开始 1 ! - -
2字节 JSRes O L  R E D C F
3字节               ←---游戏杆X轴计数读数---→
4字节               ←---游戏杆Y轴计数读数---→
现在看图7，游戏通道不要求对时钟和数据信号分别有两条单独的线，相反，游戏通道传送表示1′s和0′s的数据，如图9B所示，按此方式，只需图9B所示电源线、地线和数据传输。这样，如图9B所示，脉冲占空比调制用来代表1′s和0′s。由在时钟信号中间时刻对数据的取样确定数据是表示1还是0。
图10A至10C的流程图表示在图9A所示端口266与图7所示游戏通道之间收发数据所包含的操作序列，表示了一个收发数据的程序，其中通道模式被设置了(315)，发送计数器设为所需值(317)。随后进行校验，如框图319所示，以确定发送计数是否为零。
若发送计数器为零，则端口设为接收方式(321)。随后，接收计数器设为(323)，随后进行检验以确定是否接收计数器为零(325)，若接收计数器为零，则端口设为发送方式(327)，然后返回到CPU250执行的调用程序。
若在框319处，确定为发送计数器不为零，则程序转移到发送一字节数据小程序(331)，如图10B中指出，按照发送一字节数据的程序，进行检验以确定端口就绪标志是否准备好(338)，若端口就诸标志未准备好，则程序一直循环到端口就绪标志出现，当端口就绪标志出现时，则从存储器间端口(339)送去一字节数据，流程转到图10A中方框331的调用程序，在发送一字节数据后，发送计数器递减(333)，程序转回到框319，一旦发送计数器为零，则进入如前所述接收方式。
若方框315处的检验表明接收计数器不为零，则程序转向图10C中接收一字节数据子程序(335)。按照接收一字节数据子程序(335)，进行检验以确定端口就诸标志是否出现(341)。若端口就绪标志未出现，则程序一直循环至端口就绪标志出现，其后，一字节数据从该端口送到存储器(342)，程序转到框335处的调用程序(343)，在收到一字节数据后，接收计数器递减(337)，程序转到框325。
图12框图详细地表示了地址/数据16位总线如何被用来从游戏卡ROM读取信息和对游戏卡RAM读写信息，协处理器200产生一地址锁存允许高信号，输入到图12中ALEH端。图13表示用于读写信息的示意性时序信号，协处理器200类似地产生地址锁存允许流信号(如图13所示)，其送到ALEL端，随后允许地址端0到15的信息加到输入缓冲器352，来自输入缓冲器352的位7、8、11和12依次送到地址解码器356。在本发明的示例中，位7、8和11、12由地址解码器解码，确保该4位表示了屏蔽ROM368的地址空间的正确地址，这样，屏蔽ROM368在AD16总线存储器图中有指定的位置，解码器356确保屏蔽ROM地址信号对应于该存储器图中正确的屏蔽ROM地址，一旦检测到这种对应关系，解码器356输出一信号到一位芯片选择寄存器360。回到图13，当ALEH转换从高到低时，如图12所示，从输入缓冲器352输出的0到6位锁存到7位地址寄存器362中，同时，来自地址解码器356的数据存入芯片选择寄存器360，寄存器358也被允许，如图12所示。
当协处理器200在AD16总线上输出低位地址位时，地址信号输入到输入缓冲器352，这些位在多个方向传送，如图12所示，1至8位送到8位地址可预置计数器366中。9至15位送到7位地址寄存器364，在ALEL(图13中所示)控制的时刻，当寄存器358和360被设置和寄存器362、364和366加载时，数据读出准备好初始化，如图13所示，在ALEL信号从高转变到低，后要输出数据需要时间TL。在产生ALEL信号后，读脉冲RD加到图12左上方所示端口，读信号输入到门374，其余输入连接到门372，当寄存器358、360的输出和信号ALEL和ALEH为低时，输出372将为低。当RD和输出372为低时，输出374产生时钟信号，由此使计数器366定时和开始计数，并允许输出缓冲器354。8位地址可预置计数器确定存储单元阵列的列选择，而地址寄存器362和地址寄存器364的输出组合确定了存储单元行的选择，输出数据暂存在寄存器370中，然后送到输出缓冲器354。其后，数据经同一16AD的0到15线回送到协处理器200。
由于采用了多路复用AD0到15总线，有利地减少了游戏卡输出端。
图12的电路，尽管用于访问屏蔽ROM，但也易于用于将信息写入例如采用图14所示时序信号的RAM，在静态RAM实施例中，ALEH和ALEL信号的处理与前面所述将信息载入寄存器358、360、362、364和366中情况相同。如图14所示的写信号并送到374，而不是图12中读信号，数据从协处理器200输出以写入到静态RAM存储器368，数据加载到缓冲器352中，时钟脉冲由门374输出产生，使地址可预置计数器开始计数，数据写入到存储器368，而不是如前所述读出，表1至3下面表示图12中所用信号，并说明用在图13和14所示读写时序图中的时序符号，表2和表3中提出的时刻仅为说明目的。
                      表1信号说明
    端口  I/O       说    明
    ALEH  O     锁存高位地址定时时钟
    ALEL  O     锁存低位地址定时时钟
    RD  O     读选通
    WR  O     写选通
 AD〔0：15〕  I/O     地址或数据输入/输出
                       表2写地址域1
符号     参    数 最小 类型 最大 单位
 tALES   ALEL建立时间     70     ns
 tALED   ALEL延迟时间     70     ns
  tAS     地址建立时间     30     ns
  tAH   地址保持时间     0     ns
 tWCYC     写循环时间    依tP1和tR1可变     ns
  tDS     数据建立时间       依tP1可变     ns
  tWD   写数据延迟时间    15     ns
  tDH   数据保持时间     0     ns
  tWRC     写恢复时间     20     ns
  tWSD     起始延迟时间     0     ns
                           表3读地址域1
   符号     参    数   最小   类型   最大   单位
   tALES   ALEL建立时间     70     ns
   tALED   ALEL延迟时间     70     ns
    tAS   地址建立时间     30     ns
    tAH   地址保持时间     0     ns
   tRCYC   读循环时间   依tP1和tR1可变     ns
    tRD   读访问时间     读访问时间     ns
    tRS   读建立时间    15     ns
    toH   输出保持时间     0     ns
    tDF   输出禁止时间     40     ns
    tRRC   读恢复时间     0     ns
    tRSD   起始延迟时间     0     ns
可编程参数(地址域1)
  符号     参数     范    围   单位
   tL1     潜伏时间     16ns x1-16ns x256     ns
   tP1     脉冲宽度     16ns x1-16ns x256     ns
   tR1     释放时间     16ns x1-16ns x4     ns
如图2所示，AD16总线可用于除ROM以外的地址设备，例如，图2表示视频游戏系统50可经连接器154访问读/写RAM，仅举例来说，ROM可占据处理器100存储空间中地址域1，按照本发明，具有不同地址域的存储装置可以有不同的定时参数，根据检测到的地址域，例1或2，AD16总线将不同定时特性的信号送到连接器154。通过检测例如地址域1或2是否被访问，协处理器200可选择两组定时信号之一以送到连着的154和AG16总线系统。以此方式，游戏程序可对视频游戏系统50配置以产生定时信号，使之特别适合于游戏程序设计所用的存储介质，表3也表示在给定的地址空间，例地址域1中，一组可编程参数的例子。前面引为参考的同时提交的共同待批申请进一步表明关于协处理器寄存器的细节，其包括在按照上述地址域的对A16的编程中。
尽管已参照目前认为是最实际的最佳的实施例叙述了本发明，应理解本发明不限于所揭示的例子，相反，其应包括在权利要书实质和范围内的各种变化和等效安排。

Claims (36)

1.一种便携式存储装置，用于一种视频游戏系统控制板，后者具有一游戏程序执行处理系统，包括游戏微处理器和协处理器，连接到所述游戏微处理器，与所述游戏微处理器共同作用以执行所述视频游戏程序，至少一个玩家控制器，可由玩家操作以产生视频游戏控制信号，以及一个玩家控制器处理子系统，连接到所述协处理器；该便携式存储装置控制所述视频游戏系统控制板的工作，包括：
存储介质，用于存储视频游戏指令、图形和声音数据；
用于将从所述存储介质取出的所述视频游戏指令和所述图形和声音数据送到所述视频游戏系统控制板的装置；
所述视频游戏指令包括至少一个玩家控制器指令使所述游戏程序执行处理系统对所述玩家控制器处理子系统发出命令，以执行所述命令使与所述视频游戏控制信号有关的操作初始化。
2.如权利要求1的便携式存储装置，其中所述命令是多字节读命令。
3.如权利要求1的便携式存储装置，其中所述命令是多字节写命令。
4.如权利要求2的便携式存储装置，其中所述玩家控制器外围处理系统包括一随机存取存储器，以存储与玩家控制器有关的数据，以及，所述多字节读命令用于从所述随机存取中读出。
5.如权利要求2的便携式存储装置，其中所述外围处理系统包括一引导ROM，以及，所述多字节读命令用于从所述引导ROM中读出。
6.一种便携式存储装置，用于视频游戏系统控制板，后者具有一游戏程序执行处理系统，包括游戏微处理器和协处理器，连接到所述游戏微处理器，与所述游戏微处理器共同作用以执行所述视频游戏程序，至少一个玩家控制器，可由玩家操作以产生视频游戏控制信号，以及一个玩家控制器处理器子系统，连接到所述协处理器，该便携式存储装置控制所述视频游戏系统控制板的工作，包括：
存储介质，用于存储视频游戏指令，图形和声音数据；用于将从所述存储介质取出的所述视频游戏指令和所述图形和声音数据送到所述视频游戏系统控制板的装置；所述视频游戏指令包括至少一个玩家控制器指令使所述游戏程序执行处理系统对所述玩家控制器处理子系统发出命令，使玩家控制器处理器子系统1)使玩家控制器处理器子系统和至少一个玩家控制器之间的数据处理初始化，2)将与视频游戏有关的控制信号送到所述协处理器。
7.一种外围子系统，用于视频游戏系统，后者具有一外部存储器以存储视频游戏程序，一游戏程序执行处理系统，包括游戏微处理器和协处理器，连接到所述游戏微处理器，与所述游戏微处理器共同作用以执行所述视频游戏程序，至少一个玩家控制器，可由玩家操作以产生视频游戏控制信号，所述游戏程序执行处理系统可被操作以产生至少一个与玩家控制器有关的命令，请求执行由所述至少一个玩家控制器产生的与所述视频游戏控制信号有关的操作；该外围处理子系统包括：
第一接口电路，连接到所述协处理器，可被操作以接收和处理与所述玩家控制器有关的命令；
一个读写存储器，以及
第二接口，用于从所述至少一个玩家控制器接收视频游戏控制数据和将所述视频游戏控制数据装入所述读/写存储器。
8.如权利要求7的外围处理子系统，其中所述第一接口电路包括，一移位寄存器，用于接收与玩家控制器有关的命令；处理电路用于对所述与玩家控制器有关的命令解码并确定所述视频游戏控制信号要执行的与控制器有关的操作，以及控制所述与控制器有关的操作的性能；以及，用于将对所述玩家控制器命令的响应送到所述协处理器的装置；并且，所述第二接口电路包括至少一个寄存器，一个连接到所述寄存器的缓冲存储装置，和一个串行到并行转换器，连接到所述缓冲存储装置，以从至少一个玩家控制器接收数据。
9.一种外围子系统，用于视频游戏系统，后者具有一外部存储器以存储视频游戏程序，一游戏程序执行处理系统，包括游戏微处理器和协处理器，连接到所述游戏微处理器，与所述游戏微处理器共同作用以执行所述视频游戏程序，至少一个玩家控制器，可由玩家操作以产生与玩家控制器有关的数据，所述游戏程序执行处理系统可被操作以产生至少一个与玩家控制器有关的命令，请求执行与所述玩家控制器有关的由所述至少一个玩家控制器产生的数据有关的操作；该外围子系统包括：
移位寄存器，连接到所述协处理器，接收与玩家控制器有关的命令；
处理电路，对所述玩家控制器命令解码，指出要用所述与玩家控制器有关的数据执行的与控制器有关的操作，以及控制所述与控制器有关的命令的表现；以及
将对所述玩家控制器命令的响应送到所述协处理器的装置。
10.如权利要求9的外围子系统，进一步包括用于存储与玩家控制器有关的数据的随机存取存储器。
11.如权利要求9的外围子系统，其中所述处理电路包括一微处理器和一接口控制器。
12.如权利要求11的外围子系统，进一步包括一随机存取存储器，用于存储与玩家控制器有关的来自所述至少一个玩家控制器的数据，其中所述接口控制器控制与玩家控制器有关的数据对所述随机存取存储器的读写。
13.如权利要求9的外围子系统，进一步包括一个引导ROM用于存储对存贮在所述外部存储器中的指令执行之前先要执行的指令，并且一旦译出一条读取所述引导ROM的指令时，所述处理电路可被操作以存取引导ROM指令和将所述指令送到所述协处理器。
14.如权利要求13的外围子系统，其中所述引导ROM指令从所述引导ROM中存取，并送到所述移位寄存器。
15.如权利要求9的外围子系统，进一步包括一串行总线，连接到所述移位寄存器，将所述玩家控制器命令串行地送到所述移位寄存器，一连接到所述移位寄存器的定时总线，用于提供将所述玩家控制器命令定时送到所述移位寄存器的定时信号。
16.如权利要求9的外围子系统，其中所述移位寄存器可作为串行到并行转换器工作。
17.一种外围子系统，用于视频游戏系统，后者具有一外部存储器以存储视频游戏程序，一游戏程序执行处理系统，包括游戏微处理器和协处理器，连接到所述游戏微处理器，与所述游戏微处理器共同作用以执行所述视频游戏程序，至少一个玩家控制器，可由玩家操作以产生与玩家控制器有关的数据，所述游戏程序执行处理系统可被操作以产生至少一个与玩家控制器有关的命令，请求执行与所述玩家控制器有关的由所述至少一个玩家控制器产生的数据有关的操作；该外围子系统包括：
一寄存器，连接到所述协处理器，从所述协处理器接收命令；
一随机存取存储器，存储从所述至少一个玩家控制器收到的与玩家控制器有关的数据；
引导ROM，存储在执行存在所述外部存储器中的指令前先要执行的指令；
处理电路，对所述命令解码，指出要执行的操作，控制所述操作的表现，以及
响应于对所述命令的解码，对所述随机存取存储器和所述引导ROM之一存取信息的装置。
18.如权利要求17的外围子系统，进一步包括一玩家控制器输入接口控制器，从所述玩家控制器接收玩家控制器数据，并将所述玩家控制器数据送到所述随机存取存储器。
19.如权利要求18的外围子系统，进一步包括至少一个寄存器，一个连接到所述寄存器的缓冲存储装置和连接到所述缓冲存储装置的串行到并行转换器。
20.一种玩家控制器处理子系统，用于视频游戏系统控制板，后者包括游戏微处理器，执行存在外部存储器中的视频游戏程序，一协处理器连接到所述游戏微处理器以执行所述视频游戏程序，至少一个玩家控制器可由玩家操作以产生与玩家控制器有关的数据，该玩家控制处理子系统包括：
第一接口电路，从所述协处理器接收与玩家控制器有关的命令。
随机存取存储器，存储与玩家控制器有关的数据；以及
处理电路，响应于预定的与玩家控制器有关的命令，1)从玩家控制器取出数据并将这种玩家控制器数据装入所述随机存取存储器，2)从所述随机存取存储器读出这种取出的数据并将所述数据送到所述第一接口电路以传送到所述协处理器。
21.如权利要求20的外围子系统，进一步包括第二接口电路，以暂存从所述玩家控制器收到的玩家控制器数据，以及将所述暂存的数据在所述处理电路控制下送到所述随机存取存储器。
22.一种外围处理子系统，用于视频游戏系统，后者具有一外部存储器以存储视频游戏程序，一游戏微处理器执行所述视频游戏程序，至少一个玩家控制器，可由玩家操作以产生视频戏控制信号，一个协处理器，连接到所述游戏微处理器，与所述游戏微处理器共用作用以执行所述视频游戏程序，所述协处理器可被操作以产生至少一个与玩家控制器有关的命令，请求执行与所述视频游戏控制信号有关的由所述至少一个玩家控制器产生的数据有关的操作；该外围处理子系统包括：
至少一个存储装置，存储第一组指令，用于控制与所述视频游戏控制信号有关的所述操作的性能，该控制信号由所述与玩家控制器有关的命令指出，以及，存储第二组用于证实所述外部存储器的指令；以及
用于执行所述第一和第二组指令的微处理器。
23.一种视频游戏系统，包括：
存储视频游戏程序的外部存储器；
执行所述视频游戏程序的游戏微处理器；
可由玩家程序以产生视频游戏控制信号的至少一个玩家控制器；
连接到所述游戏微处理器的协处理器，用于同所述游戏微处理器共同作用以执行所述视频游戏程序，所述协处理器可被操作以与至少一个与玩家控制器有关的命令通讯，请求执行与所述视频游戏控制信号有关的由所述至少一个玩家控制器产生的操作；以及
外围处理子系统，连接到所述协处理器，可接收所述与玩家控制器有关的命令和轩执行所述命令，由此执行所述与所述视频游戏控制信号有关的操作。
24.一种用于控制视频游戏系统控制板的操作的便携式存储装置，用于视频游戏系统控制板，后者具有执行视频游戏程序的游戏微处理器，一连接到所述游戏微处理器的协处理器，与所述游戏微处理器共同作用以执行所述视频游戏程序，至少一个玩家控制器，可由玩家操作以产生视频游戏控制信号，以及一个连接到所述协处理器的玩家控制器处理子系统；该便携式存储装置包括：
用于存储视频游戏指令、图形和声音数据的存储介质；
一多路复用总线，连接到所述协处理器，将地址信号并行传送到所述存储介质，并从所述存储介质接收取出的信息；
寻址逻辑电路，对从所述总线收到的地址信号进行逻辑控制和对所述存储介质寻址；
读出电路，将从所述存储介质读出的信息送到所述多路复用总线。
25.如权利要求24的便携式存储装置，其中在所述多路复用总线上传输的信号具有多个定时参数，其中至少有部分参数是可编程的。
26.如权利要求24的便携式存储装置，其中所述存储介质合据所述游戏微处理器地址空间的第一地址域，并且，在所述多路复用总线上传送的信号具有多个定时参数，至少一部分定时参数可根据位于所述第一地址域而不是第二地址域的所述介质而编程。
27.如权利要求24的便携式存储装置，其中所述多路复用总线进一步包括至少一条地址锁存允许控制线。
28.如权利要求27的便携式存储装置，进一步包括至少一个寄存器，响应于在所述至少一条地址锁存允许控制线上传送的控制信号，接收在所述多路复用总线上传送的地址信息。
29.如权利要求25的便携式存储装置，其中所述视频游戏控制板包括一视频数模转换器，其产生复合同步信号，以及，所述便携式存储装置包括用于接收所述复合同步信号的输入终端。
30.如权利要求24的便携式存储装置，其中所述便携式存储装置包括至少一个与中断有关的终端。
31.一种控制视频游戏系统控制板工作的便携式存储装置，用于视频游戏系统控制板，后者具有执行视频游戏程序的游戏微处理器，以及连接到所述游戏微处理器的协处理器，其与所述游戏微处理器共同工作以执行所述视频游戏程序，该便携式存储装置包括：
存储视频游戏指令、图形和声音数据的存储介质；
多路复用总线，连接到所述协处理器，将地址信号并行地传送到所述存储介质，和从所述存储介质接收取出的信息；
寻址逻辑电路，对从所述总线收到的地址信号进行逻辑控制以对所述存储介质寻址；
解码电路，接收预定的一组所述地址信号，若所述存储介质被确定为在所述游戏微处理器的地址空间的预定部分中时，产生与存储介质读出允许有关的信号；以及
读出电路，响应于所述与存储介质允许有关的信号，读出由所述地址信号指出的存储介质位置的信息，并将从所述存储介质读出的信息送到所述多路复用总线。
32.一种控制视频游戏系统控制板工作的便携式存储装置，用于视频游戏系统控制板，后者具有用于执行视频游戏程序的游戏微处理器，以及连接到所述游戏微处理器的协处理器，后者与所述游戏微处理器共同工作以执行所述视频游戏程序，该便携式存储装置，包括：
存储视频游戏指令、图形和声音数据的存储介质，
多路复用总线，连接到所述协处理器，将地址信号并行地传送到所述存储介质，以及从所述存储介质接收取出的信息；
寻址逻辑电路，对从所述总线收到的地址信号进行逻辑控制和对所述存储介质寻址；
读出电路，将从所述存储介质读出的信息送到所述多路复用总线；以及
存储介质证实处理器，对所述视频游戏系统控制板收发信息。
33.一种视频游戏系统，包括：
存储视频游戏程序的外部存储器；
用于执行所述视频游戏程序的游戏微处理器，所述游戏微处理器响应于预定的中断信号转移到预定的初始化状态；
用于产生一复位信号以允许用户中断游戏的复位开关；以及
逻辑电路，接收所述复位信号，实际上立即将一警告信号送到所述游戏处理器，指出将出现所述预定的中断信号，以及，其后在预定时间延迟后将所述预定的中断送到所述游戏微处理器。
34.如权利要求33的视频游戏系统，其中所述游戏微处理器响应于所述警告信号保存游戏状态，这样游戏可以从某一预定点而不是开始处继续。
35.一种游戏复位电路，用于一种视频游戏系统，后者具有存储视频游戏程序的外部存储器，一个游戏微处理器执行所述视频游戏程序，所述游戏微处理器响应于预定的中断信号转移到预定的初始化状态，该复位电路包括：
一复位开关，产生允许用户中断游戏的复位信号，以及
逻辑电路，接收所述复位信号，实质上立即将一提醒信号送到所述游戏处理器，指出所述预定的中断信号将出现，以及，其后在一预定的时间延迟后将所述预定的中断信号送到所述游戏微处理器。
36.如权利要求35的复位电路，其中所述游戏微处理器响应于所述警告信号保存游戏状态，这样游戏可从预定点而不是开始处继续。
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