CN1160634C - 串行/并行转换电路、数据传送控制装置和电子设备 - Google Patents
串行/并行转换电路、数据传送控制装置和电子设备 Download PDFInfo
- Publication number
- CN1160634C CN1160634C CNB011302488A CN01130248A CN1160634C CN 1160634 C CN1160634 C CN 1160634C CN B011302488 A CNB011302488 A CN B011302488A CN 01130248 A CN01130248 A CN 01130248A CN 1160634 C CN1160634 C CN 1160634C
- Authority
- CN
- China
- Prior art keywords
- data
- clock
- serial
- hold
- control device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005540 biological transmission Effects 0.000 claims description 54
- 238000012545 processing Methods 0.000 claims description 43
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 22
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 22
- 238000012546 transfer Methods 0.000 abstract description 9
- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 19
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 19
- 230000009471 action Effects 0.000 description 16
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 10
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 10
- 230000006870 function Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 7
- 238000013519 translation Methods 0.000 description 7
- 230000008676 import Effects 0.000 description 6
- 238000003754 machining Methods 0.000 description 6
- 238000011176 pooling Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000006731 degradation reaction Methods 0.000 description 4
- 230000033001 locomotion Effects 0.000 description 4
- 230000003534 oscillatory effect Effects 0.000 description 4
- 102100034193 Aspartate aminotransferase, mitochondrial Human genes 0.000 description 3
- 101000799549 Homo sapiens Aspartate aminotransferase, mitochondrial Proteins 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000012423 maintenance Methods 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- 238000007639 printing Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 102100036608 Aspartate aminotransferase, cytoplasmic Human genes 0.000 description 2
- 101000929698 Homo sapiens Aspartate aminotransferase, cytoplasmic Proteins 0.000 description 2
- 101000904228 Homo sapiens Vesicle transport protein GOT1A Proteins 0.000 description 2
- 101000904204 Homo sapiens Vesicle transport protein GOT1B Proteins 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 101150061638 dfa3 gene Proteins 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 101000955967 Deinagkistrodon acutus Thrombin-like enzyme acutin Proteins 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 101150014330 dfa2 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000003278 mimic effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
Abstract
一种同时具有串行/并行转换功能和吸收时钟频率差等的缓冲功能的串行/并行转换电路、数据传送控制装置、电子设备。串行/并行转换电路包括数据保持寄存器(50)、判断电路(60)、和寄存器(66)。在CLK2的下一个时钟周期中将开始位的数据被判断为有效的数据单元看成有效的。在每一个CLK2的时钟周期判断数据单元是否有效，判断为无效的数据单元的数据输出仅等待1个时钟周期。生成写入脉冲信号，使数据保持寄存器(50)、数据状态寄存器(52)动作。
Description
技术领域
本发明涉及串行/并行转换电路、数据传送控制装置和电子设备。
背景技术
近年来，作为连接个人计算机和外围设备(广义上指电子设备)的接口标准的USB(Universal Serial Bus)受到人们的注意。在该USB中，其优点在于，在可由相同标准的连接器连接以前由不同标准的连接器连接的鼠标、键盘或打印机等外围设备的同时，还可实现插入及播放或热插入。
另一方面，该USB中存在以下问题：与作为相同串行总线接口标准的引人注目的IEEE1394相比，传送速度慢。
制定的引人注目的USB2.0标准具有对现有USB1.1标准的下位互换性，与USB1.1相比，可在规格上实现高速的480Mbps(HS模式)的数据传送速度。另外，也制定了定义USB2.0的物理层电路和逻辑层电路的接口状态的UTM I(USB2.0 Transceiver Macrocell Interface)。
在该USB2.0中，HS(High Speed)模式下以480Mbps进行数据传送，所以具有可用作要求高速传送速度的硬盘驱动器或光盘驱动器等存储设备的接口的优点。
但是，另一方面，连接于USB总线上的数据传送控制装置(物理层电路、逻辑层电路)必须处理480Mbps的传送数据，所以有必要有可在480MHz时钟频率下动作的高速电路部分。若使用可精细加工的最新半导体工序，则虽可实现这种480MHz的电路动作，但在不使用最新的半导体工序时，则很难实现这种高速电路的动作。
另外，作为在不使用最新的半导体工序时实现480MHz的高速电路动作的一个方法如下：通过手工作业来配置、布线电路，使时钟相位差最小化，保证同步动作。
但是，与利用HDL(Hardware Description Language)的电路合成或自动配置布线的高效电路设计方法相比，这种手工作业的电路配置、布线在导致设计周期长且装置成本高的同时，还妨碍了数据传送控制装置(物理层电路、逻辑层电路)的微单元化。
发明概述
鉴于上述技术问题，本发明的目的在于提供一种适用于通过高速总线传送的数据的串行/并行转换的串行/并行转换电路和使用该电路的数据传送控制装置、电子设备。
本发明的另一目的是提供一种同时具有串行/并行转换功能和吸收时钟频率差等的缓冲功能的串行/并行转换电路和使用该电路的数据传送控制装置、电子设备。
为了解决上述问题，本发明涉及一种串行/并行转换电路，可将串行数据转换成并行数据，包括：接收并保持以第1时钟输入的串行数据的数据保持装置、通过由多个位构成的数据单元单位来判断保持在所述数据保持装置中的数据是否有效的判断装置、和以比第1时钟的频率低的第2时钟从所述数据保持装置中输出判断为有效的数据单元的数据的装置。
根据本发明，当以频率快的第1时钟输入串行数据时，将其保持在数据保持装置中。并由数据单元单位判断数据是否有效，由比第1时钟频率低的第2时钟来输出判断为有效的数据单元。
根据本发明，因为输入的串行数据以数据单元单位的并行数据输出，所以可实现数据的串行/并行转换功能。并且，通过数据保持装置保持输入的串行数据，从数据保持装置中仅输出判断为有效的数据单元，所以还可实现吸收(补偿)时钟频率差、相位差等的缓冲功能。
根据本发明，可实现不仅同时具有串行/并行转换功能和吸收时钟频率差等缓冲功能类型的串行/并行转换电路。根据本发明，因为判断装置可以频率低的第2时钟动作，所以还可时间充裕地进行实现这些串行/并行转换功能或缓冲功能的各种处理，提供最适于数据传送控制装置等的串行/并行转换电路。
本发明的所述判断装置将所述第2时钟的第K个时钟周期中判断所给予的位数据为有效的数据单元判断为所述第2时钟的第K+1的时钟周期以后的时钟周期中的有效数据单元。
如上所述，通过仅判断数据单元中的所给予位(例如开始位)的数据的有效、无效，可判断数据单元的有效、无效，所以可实现判断装置的构成或处理的简化。
另外，本发明的所述判断装置在每个所述第2时钟的时钟周期判断数据单元是否有效，当判断数据单元为无效时，该数据单元数据输出至少等待1个时钟周期。
进行等待控制时，可仅在后期可输出适当的数据。另外，数据保持装置变为下溢状态时，有效地防止处理中产生故障。另外，判断装置可利用频率低的第2时钟的时钟周期期间进行等待控制，所以可实现智能的等待控制。
本发明包括保持在所述数据保持装置中保持的数据的状态的数据状态保持装置，所述判断装置根据来自所述数据状态保持装置中的数据状态来判断各数据单元是否有效。
由此，若将数据保持装置与数据状态保持装置分别设计，则可简化数据保持装置的结构，可实现串行数据读取处理可靠性的提高等。
本发明包括保持在所述数据保持装置中保持的数据状态的数据状态保持装置，所述判断装置根据来自所述数据状态保持装置的数据状态，判断是否等待各数据单元的数据输出。
因此，通过仅监视数据状态保持装置的数据状态就可实现等待控制。另外，通过实现等待控制，可在后期仅输出适当数据的同时，防止下溢时在处理中产生故障。
本发明包括保持在所述数据保持装置中保持的数据状态的数据状态保持装置，所述判断装置以数据单元单位来清除所述数据状态保持装置中保持的数据状态。
因此，因为可清除完成输出的数据单元中的数据状态，所以可将该数据状态再次利用为其它数据单元的数据状态。因此，即使在例如将数据保持装置构成环形缓冲区的情况下，也能在数据状态保持装置中保持适当的数据状态。
本发明包括保持所述数据保持装置中保持的数据状态的数据状态保持装置、在所述第1时钟的N个时钟周期中的每一个中周期地将脉冲变为有效的同时、生成脉冲变为有效的期间相互错开一个时钟周期的第1-第N写入脉冲信号的写入脉冲生成装置，其中，N为数据保持装置和数据状态保持装置的位数，所述数据保持装置根据所述第1-第N的各写入脉冲信号保持数据，所述数据状态保持装置根据所述第1-第N的各写入脉冲信号来保持数据的状态。
本发明涉及一种将串行数据转换为并行数据的串行/并行转换电路，包括：接收并保持以第1时钟输入的串行数据的数据保持装置、以比第1时钟的频率低的第2时钟输出来自所述数据保持装置的数据的装置、保持所述数据保持装置中保持的数据状态的数据状态保持装置、和在所述第1时钟的N个时钟周期中的每一个中周期地将脉冲变为有效的同时、生成脉冲变为有效的期间相互错开一个时钟周期的第1-第N写入脉冲信号的写入脉冲生成装置，其中，N为数据保持装置和数据状态保持装置的位数，所述数据保持装置根据所述第1-第N的各写入脉冲信号保持数据，所述数据状态保持装置根据所述第1-第N的各写入脉冲信号来保持数据的状态。。
根据本发明，生成该脉冲在第1时钟的N(N为例如数据保持装置或数据状态保持装置的位数)时钟周期的每一个中周期地变为有效的写入脉冲信号。另外，数据保持装置或数据状态保持装置根据该写入脉冲信号来进行动作。因此，可能时间充裕地动作数据保持装置包含的保持装置(保持各位的数据的装置)和数据状态保持装置包含的保持装置(保持各位的数据状态的装置)，提高这些保持装置的动作可靠性。另外，利用N时钟周期的期间，可实现上溢控制等各种处理。另外，数据状态保持装置没必要保持数据的全部位的状态，只要以数据单元单位保持数据的状态即可。在仅保持数据一部分的位的状态的情况下，仅使用第1-第N写入脉冲信号的一部分。
本发明是用于通过总线传送数据的数据传送控制装置，包括上述任一串行/并行转换电路和接收来自所述串行/并行转换电路的数据进行数据传送用的处理的电路。
根据本发明，使用同时具有串行/并行转换功能和吸收时钟频率差等缓冲功能的串行/并行转换电路，可实现通过总线传送的数据的串行/并行转换处理。另外，在数据传送控制装置内部的时钟和连接于总线上的外部装置的时钟中具有频率差和相位差的情况下，可吸收该频率差和相位差，实现可靠性较高的数据传送处理。
根据本发明，在依照USB标准进行数据传送的情况下，根据比由所述USB标准定义的所述第1时钟频率高的频率的第3时钟来生成所述第2时钟。
因此，在连接于总线上的外部装置不遵守时钟频率的标准时，也可弹性地实现与之相对的数据传送控制装置。
本发明进行依照USB(Universal Serial Bus)标准的数据传送。
因此，可适当实现例如以USB2.0标准化的在HS模式下的数据传送等。
根据本发明的电子装置包括上述任一数据传送控制装置和通过所述数据传送控制装置和所述总线进行传送的数据的输出处理或读入处理或存储处理的装置。
根据本发明，实现用于电子设备的数据传送控制装置的低成本化，提高可靠性，还可降低电子设备的成本，提高可靠性。另外，根据本发明，可以高速传送模式进行数据传送，实现电子设备的处理高速化。
附图的简要说明
图1是表示本实施例的数据传送控制装置的结构例的图。
图2是说明比较的图。
图3A、图3B和图3C是说明比较例的图。
图4是表示本实施例的串行/并行转换电路的结构例的图。
图5是本实施例的串行/并行转换电路的动作原理图。
图6是表示数据保持寄存器的详细电路结构例的图。
图7是表示数据状态寄存器的详细电路结构例的图。
图8是表示写入脉冲生成电路的详细电路结构例的图。
图9是说明本实施例的动作的定时波形图。
图10是说明本实施例的动作的定时波形图。
图11A、图11B和图11C是说明判断数据单元的开始位的数据是否有效、并判断该数据单元有效、无效的方法的图。
图12A、图12B是说明以数据单元单位清除数据状态的方法的图。
图13是说明本实施例的等待控制的图。
图14是说明写入脉冲信号的定时波形图。
图15是说明时钟频率的设定方法的图。
图16A、图16B和图16C是各利电子设备的内部框图的例子。
图17A、图17B和图17C是各种电子设备的外观图的例子。
详细说明
下面参照附图来详细说明本发明的最佳实施例。
1.结构和动作
1.1数据传送控制装置
图1表示本实施例的数据传送控制装置的结构例。
本实施例的数据传送控制装置包括数据处理电路400、HS(高速)电路410、FS(全速)电路420、模拟前端电路430、时钟生成电路440和时钟控制电路450。本发明的数据传送控制装置没必要包括图1所示电路图的全部，也可以省略其一部分来构成。
数据处理电路400(广义上指进行数据传送所给予的电路)进行基于USB等的数据传送的各种处理。具体而言，当发送时，进行向发送数据中附加SYNC(同步)、SOP(包的始端)、EOP(包的终端)的处理和位填充处理等。另一方面，当接收时，进行检测/去除接收数据的SYNC、SOP、EOP的处理和位去填充处理等。另外，还进行生成控制数据发送接收的各种定时信号的处理。
接收数据从数据处理电路400输出到作为后段电路的SIE(串行接口机)，发送数据从SIE输入数据处理电路400。
HS电路410是进行数据传送速度为480Mbps的HS(高速)数据发送接收用的逻辑电路，FS电路420是进行数据传送速度为12Mbps的FS(全速)数据发送接收用的逻辑电路。
这里，HS模式是由USB2.0新定义的传送模式。另一方面，FS模式是现有USB1.1已定义的传送模式。
在USB2.0中，因为准备了这种HS模式，所以不仅可实现打印机、音频、照相机等中的数据传送，还可实现硬盘驱动器或光盘驱动器(CDROM、DVD)等存储器中的数据传送。
HS电路410包括HSDLL(高速显示线PLL)电路10、弹性缓冲器(elasticitybuffer)12。
这里，HSDLL电路10是根据接收数据和来自时钟生成电路440(PLL)的时钟生成数据读取时钟的电路。
弹性缓冲器12是吸收内部装置(数据传送控制装置)和外部装置(连接于总线的外部装置)的时钟频率差(时钟偏差)等的电路。
模拟前端电路430是包含以FS或HS进行发送接收的驱动器或接收机的模拟电路。在USB中，通过使用DP(数据+)和DM(数据-)的差动信号来发送接收数据。
时钟生成电路440生成装置内部使用的480MHz的时钟，和装置内部及SIE中使用的60MHz的时钟。
时钟生成电路440包括振荡电路20、HSPLL22、FSPLL24。
振荡电路20通过与例如外部振荡器的结合来生成基准时钟。
HSPLL(HS锁相环)22根据振荡电路20生成的基准时钟，生成HS模式所必需的480MHz的时钟和FS模式、装置内部及SIE所必需的60MHz的时钟。在HS模式下发送接收时，有必要由该HSPLL22有效地生成时钟。
FSPLL(FS锁相环)24根据振荡电路20生成的基准时钟，生成FS模式、装置内部及SIE所必需的60MHz的时钟。在由该HSPLL22有效地生成时钟时，不可能以HS模式发送接收。
时钟控制电路450接收来自SIE的各种控制信号，进行控制时钟生成电路440的处理等。由时钟生成电路440生成的60MHz的系统时钟通过时钟控制电路450输出到SIE。
1.2串行/并行转换电路
在定义USB2.0的物理层电路和逻辑层电路的接口规格的UTMI中，推荐设置作为吸收内部装置(数据传送控制装置)和外部装置(连接于总线上的外部装置)的时钟频率差等的缓冲器的弹性缓冲器。
图2中表示作为比较例的弹性缓冲器的实施例。
图2所示的弹性缓冲器600为24位的深度串行缓冲器(FIFO)，利用CLK1(是从HSDLL中输出的读取时钟，与外部480MHz同步的时钟)来顺序读取串行数据DIN。按开始输入的顺序，与CLK3(与外部480MHz同步的时钟)同步地输出读取的DIN，作为串行数据DSO。串行/并行转换电路610将该串行数据DSO转换成8位的并行数据，与CLK2(内部60MHz同步)同步输出，作为DOUT。
如图3A所示，弹性缓冲器600即使数据仅存储了12位，也开始与CLK3同步的输出数据DSO。
如图3B所示，弹性缓冲器600内的数据超过24位而变满时，输出上溢错误。
另一方面，如图3C所示，弹性缓冲器600内的数据变为空时，输出下溢错误。
例如，在USB2.0(UTM1)中，HS模式下的时钟误差被定义为480MHz+/-500ppm。另外，外部装置和内部装置两者如果都遵守480MHz+/-500ppm的规格，则在1包的传送中可产生最大的+/-12位的偏移。因此，将弹性缓冲器600的深度设定在24位以上，同时将数据输出开始的阈值设定为图3A所示的中点(12位)处，则可防止上溢或下溢的发生。
图2所示比较例的弹性缓冲器600使用480MHz的CLK3串行输出串行输入的数据。因此，有必要以480MHz的时钟来使弹性缓冲器600的全部电路部分动作。即，必须由以480MHz动作的电路实现FIFO中的数据输入点(输入地址)或输出点(输出地址)的设定处理、作为图3所示的数据输出开始阈值的中点(12位)的设定处理、图3B、图3C所示的上溢或下溢的检测处理(满信号或空信号的生成处理)。
此时，如果采用可精细加工的最新半导体工序，则可能实现这种以480MHz动作的高速电路。
但是，在微单元化数据传送控制装置(UTMI传送)以用于ASIC(特定用途集成电路)等的情况下，考虑到成本，期望采用通常的半导体加工，而不是这种最新的半导体加工。
对于弹性缓冲器的电路图案，如果手工作业布图以使布线电容最佳，则使用通常的半导体加工也能实现480MHz的高速动作。
但是，这种手工作业的布图会导致设计的非效率化、开发期间的长期化、装置的高成本化等问题。
在本实施例中，通过制造出同时具有串行/并行转换功能和吸收时钟频度差(补偿)的缓冲功能的串行/并行转换电路，可解决上述问题。
图4表示本实施例的串行/并行转换电路(弹性缓冲器)的结构例。
图4的串行/并行转换电路包括弹性缓冲器12、判断电路60、缓冲器64、选择器66。弹性缓冲器12是包含于图1的HS电路410中的电路，判断电路60、缓冲器64、选择器66是包含于图1的例如数据处理电路400中的电路。
弹性缓冲器12包括数据保持寄存器50(数据保持装置)、数据状态寄存器52(数据状态保持装置)、写入脉冲生成电路54(写入脉冲生成装置)。
数据保持(hold)寄存器50是接收将480MHz的CLK1(第1时钟)作为读取时钟输入的串行数据DIN、并对其进行保持的32位宽度的寄存器。该CLKl、DIN从图1的HSDLL电路10输入。
数据状态寄存器52是保持数据保持寄存器50的各位的数据状态的32位宽度的寄存器。
写入脉冲生成电路54是生成32位宽度的写入脉冲信号WP[31：0]、并向数据保持寄存器50、数据状态寄存器52输出的电路。
这里，写入脉冲信号WP[31：0]是指各脉冲在CLK1的32个时钟周期的每一个(广义上指N个时钟周期的每一个)周期地变为有效的同时、各脉冲变为有效的期间相互错移一个时钟周期的信号。数据保持寄存器50根据该写入脉冲信号WP[31：0]，保持各位的数据。同样地，数据状态寄存器52也根据该写入脉冲信号WP[31：0]，保持各位的数据状态。
判断电路60(判断装置)是通过多位(例如8位)构成的数据单元单位来判断数据保持寄存器50中保持的数据是否有效(Valid)的电路，根据内置的状态机62来进行动作。
具体而言，判断电路60从数据状态寄存器52中接收表示数据保持寄存器50的各数据单元是否有效的4位宽度的信号VALID[3：0]、和数据保持寄存器50的上溢时变为有效的信号OVFLOW。
判断电路60判断各数据单元是否有效，向选择器66输出选择有效数据单元用的4位宽度的信号SEL[3：0]。例如，SEL[3]为[1]时，DBUF[31：24]作为DOUT[7：0]而被选择输出。同样地，SEL[2]、SEL[1]、SEL[0]为[1]时，各DBUF[23：16]、DBUF[15：8]、DBUF[7：0]作为DOUT[7：0]而被选择输出。
判断电路60向后段电路输出表示从选择器66输出的数据DOUT[7：0]是否有效的选通信号DSTRB。该DSTRB是与时钟CLK2同步变化的信号，在DOUT[7：0]有效时变为有效。
判断电路60向数据状态寄存器52输出以数据单元单位清除数据状态寄存器52中保持的数据状态的4位宽度的信号STRB[3：0]。另外，向弹性缓冲器12输出在HS模式下的包接收结束时变为有效的信号TERM或在HS模式下的接收动作使能的信号HSENB。
如果在选择器66、判断电路60、数据状态寄存器52中设置解码电路，则能够不以4位宽度而以2位宽度来操作信号SEL、VALID、STRB。
缓冲器64接收来自数据保持寄存器50的32位宽度的并行数据DPA[31：0]，向选择器66输出由60MHz的时钟CLK2同步缓冲的数据DBUF[31：0]。
选择器66(输出装置)根据来自判断电路60的信号SEL[3：0]，从来自缓冲器64的数据DBUF[31：0]中选择有效的数据单元的数据，作为8位宽度的数据DOUT[7：0]输出。
图5表示本实施例的串行/并行转换电路的动作原理图。
在本实施例中，例如图5的A1-A5所示，将以480MHz的CLK1(第1时钟)输入的串行数据DIN顺序保持在数据保持寄存器50中。
如图5的B1-B5所示，由例如8位(广义上为多位)构成的数据单元单位来判断保持在数据保持寄存器50中的数据是否有效(可输出的数据是否一致)。由此来实现例如图4的判断电路60根据来自数据状态寄存器52的信号VALID[3：0]来进行判断。
如图5的C1-C5所示，以比CLK1频率低的60MHz的CLK2(第2时钟)从本实施例的串行/并行转换电路中输出判断为有效的数据单元。由此来实现例如图4的选择器66根据来自判断电路60的信号SEL[3：0]从DBUF[31：0]中选择有效的数据单元的数据。
如图5的C6所示，本实施例的数据保持寄存器50(弹性缓冲器)可以是环形缓冲器结构。
如图5所示，根据本实施例，以数据单元单位(多个位单位)来判断数据的有效、无效，以数据单元单位从本实施例的串行/并行转换电路中输出数据。因此，根据频率低的60MHz的CLK2可实现数据的有效、无效判断和上溢错误的判断等。因此，与必须以480MHz的CLK3进行这种判断处理的图2的比较例不同，不用使用可精细加工的最新半导体加工，就可实现UTMI定义的弹性缓冲器的功能。
因为无须手工作业的布图，可由门阵列等自动配置布线来生成电路图案，实现开发期间的缩短、装置的低成本化。
如果以所谓的60MHz的低速时钟频率操作判断电路60等，则可提高对于时钟偏差或偏移的耐性，大幅度提高数据传送的可靠性。
在图2的比较例中，虽然有必要在CLK1、CLK3之间进行同步定时调整、在CLK3、CLK2之间进行同步定时调整的两阶段调整，但在本实施例中，在CLK1、CLK2之间的1阶段定时调整中完成。因此，在定时设计容易的同时，还可提高电路动作的可靠性。
在图2的比较例中，从数据仅存储12位开始，有必要开始数据的输出处理等，虽然到开始处理时产生时滞，但根据图4的本实施例，则可消除这种时滞。
1.3详细的电路结构
图6表示图4的数据保持寄存器50的详细电路结构例。为了简化说明，图6中只表示数据保持寄存器50的主要部分。
如图6所示，数据保持寄存器50具有D触发器(广义上指保持装置)DFA31-DFA0。
向这些DFA31-0的数据输入端子输入串行数据DIN。
向DFA31-0的各时钟端子输入来自图4的写入脉冲生成电路54的各写入脉冲信号WP[31：0]。
向DFA31-0的复位端子输入来自控制电路60的信号TERM。
DFA31-0的输出信号作为DPA[31：0]输出到图4的缓冲器64。
根据图6的结构，串行数据DIN的各位通过写入脉冲信号WP[31：0]顺序保持在DFA31-0中。即，DIN所给予的位保持在DFA0中时，下一个位保持在DFA1中，再下一个位保持在DFA2中。如此顺序保持DIN的各位，当DIN所给予的位保持在DFA3中时，下一个位保持在DFA0中，可实现环形缓冲器。
当复位信号RES变为有效时，DFA31-0全部复位，DPA[31：0]全部变为[0](逻辑电平)。
根据图4的信号TERM等生成信号RES。
如图6所示，DFA7-0(输出DPA[7：0])、DFA15-8(DPA[15：8])、DFA23-16(DPA[23：16])、DFA31-24(DPA[31：24])构成各数据单元。
图7表示图4的数据状态寄存器52的详细电路结构例。为了简化说明，图7中只表示数据状态寄存器52的主要部分。
如图7所示，数据状态寄存器52具有D触发器DFB31-DFB0。
将这些DFB31-0的数据输入端子连接电源电压VDD，设定为[1](逻辑电平)。
向DFB31-0的各时钟端子输入来自写入脉冲生成电路54的各写入脉冲信号[31：0]。
向DFB31-24、DFB23-16、DFB15-8、DFB7-0的复位端子输入各逻辑和电路OR3、OR2、OR1、OR0的输出。向OR3-OR0一者的输入端子输入信号PSTRB[3：0]，向其它的输入端子输入信号RES。
信号PSTRB[3：0]是图4中从判断电路60输入的选通信号STRB[3：0]的上升沿变为所给予的时间有效的脉冲信号。
向图4的判断电路60输出作为表示数据单元有效、无效的信号VALID[3：0]的相当于各数据单元开始位的DFB24、DFB16、DFB8、DFB0的输出信号。
根据图7的结构，每次在写入脉冲信号WP[31：0]的各脉冲变为有效时每个DFB31-0中设为[1]。例如，当在图6的数据保持寄存器50的各位(DFA31-0)中保持数据时，在对应的数据状态寄存器52的各位(DFB31-0)中也设为[1]。即，在数据状态寄存器52的各位中保持数据保持寄存器50的各位的数据状态(为[1]时表示数据有效、为[0]时表示无效的状态)。
在图7中，PSTRB[3]、PSTRB[2]、PSTRB[1]、PSTRB[0]变为有效时，各DFB31-24、DFB23-16、DFB15-8、DFB7-0复位为[0]。保持在DFB31-24、DFB23-16、DFB15-8、DFB7-0中的数据状态为作为图6中所示数据单元的DFA3 1-24、DFA23-16、DFA15-8、DFA7-0的状态。因此，通过将PSTRB[3：0]的每一个变为有效，可以数据单元单位清除数据状态寄存器52的数据状态。
在图7中，为了输出信号VALID[3：0]，在D触发器DFB31-0中只要设置DFB24、DFB16、DFB8、DFB0就够了(只要设置保持数据单元单位的状态的保持装置就够了)，可省略其它的D触发器DFB31-25、DFB23-17、DFB15-9、DFB7-1。
但是，当单独取消这些DFB31-25、DFB23-17、DFB15-9、DFB7-1时，寄生于WP[31：0]中的负荷电容彼此不同。例如，相对于WP[24]连接于DFA24和DFB24两者的时钟端子上，WP[31]仅连接在DFA31的时钟端子上，寄生于WP[24]中的负荷电容一方比WP[31]大。由此，寄生于WP[31：0]中的负荷电容彼此不同时，在WP[31：0]中产生信号延迟差，可能产生电路动作不稳定的问题。
为了解决上述问题，代替不要的D触发器DFB31-25、DFB23-17、DFB15-9、DFB7-1，设置与这些D触发器的时钟端子具有同等负荷电容的伪元件。作为这种伪元件，期望使用比D触发器晶体管数量少的元件(例如反相电路)。
例如，将D触发器的晶体管数量设为NDF，将伪元件的晶体管数量设为NDM、将去除的D触发器的数量设为NOM。当设定时，通过使用这种伪元件，晶体管数量能够仅减少NTR＝(NDF-NDM)*NOM的数量，实现电路的小型化。
图8表示图4的写入脉冲生成电路54的详细电路结构例。为了简化说明，图8中只表示写入脉冲生成电路54的主要部分。
如图8所示，写入脉冲生成电路54具有D触发器DFC31-DFC0。
向这些D触发器DFC31-0的各数据输入端子输入前段各D触发器的输出。例如，向DFC0的数据输入端子输入DFC3 1的输出，向DFC1的数据输入端子输入DFC0的输出，向DFC2的数据输入端子输入DFC1的输出。
向DFC31-0的各时钟端子输入来自HSDLL电路10的480MHz的时钟CLK1。
向DFC31的设置端子和DFC30-0复位端子输入信号RES。
将DFC31-0的输出信号作为写入脉冲信号WP[31：0]，输出到数据保持寄存器50、数据状态寄存器52。
根据图8的结构，当信号RES变为有效时，DFC31设为[1]，DFC30-0复位为[0]。
当在该状态下输入CLK1时，在DFC31-DFC0中按从DFC0到DFC31的方向依次偏移[1]的脉冲，生成对数据保持寄存器50、数据状态寄存器52的写入脉冲信号WP[31：0]。
1.4动作的详细说明下面参照图9、图10的定时波形图来详细说明本发明的动作。
如图9所示，在开始输入串行数据DIN之后，从HSDLL电路10输入DIN的读取时钟CLK1。
此时，如图9的D2所示，写入脉冲生成电路54根据该CLK1生成写入脉冲信号WP[31：0]。该WP[31：0]是在CLK1的32个时钟周期(N个时钟周期)中的每一个中脉冲变为有效的同时、例如D3、D4所示脉冲变为有效的期间彼此错位一个时钟周期的信号。
如图9的D5所示，数据保持寄存器50根据该WP[31：0]保持DIN的各位，输出DPA[31：0]。同样地，数据状态寄存器52也根据该WP[31：0]保持各位的数据状态(DSTATUS[31：0])。
VALID[3：0]在保持各数据单元开始的1位时变为[1](逻辑电平)，当PSTRB[3：0]变为有效时变为[0](逻辑电平)。PSTRB[3：0]是STRB[3：0]的上升沿变为有效的脉冲信号。
例如，当数据保持在作为数据单元的开始位的数据保持寄存器50的DFA0(参照图6)时，在数据状态寄存器52的DFB0(参照图7)中设定[1]，VALID[0]如图9的D7所示变为[1]。
另一方面，如图9的D8所示，当通过STRB[0]的上升沿在PSTRB[0]的脉冲变为有效时，复位数据状态寄存器的DFB7-DFB0(参照图7)，VALID[0]如图9的D9所示返回[0]。
VALID[1]在变为下一个数据单元的开始位的数据保持寄存器50的DFA8(参照图6)中保持数据时，如图9的D10所示变为[1]，在PSTRB[1]变为有效时返回[0]。
同样地，VALID[2]、VALID[3]也在数据保持寄存器50的DFA16、24(参照图6)中保持数据时变为[1]，在PSTRB[2]、PSTRB[3]变为有效时返回[0]。
下面说明图10的定时波形图。在图10中，例如[0x？？？0]和[0x？A？？]的[？]表示无效的1字节或无论有效/无效的1字节，[0]、[A]等数字或αβ表示有效的1字节。另外，[0b？？？0]和[0b？？？1]的[？]表示无效的1位或无论有效/无效的1位，[0]、[1]表示有效的1位。RSTATE表示状态机62(参照图4)的状态，DSTRB是DOUT[7：0]变为有效时变为[1]的信号。
判断电路60根据来自数据状态寄存器52的VALID[3：0]来判断数据单元的开始位(广义上指所给予的位)的数据是否有效，控制在CLK2的下一个时钟周期中输出判断为有效的数据单元。
例如在图10的T0中，第0字节(第1)数据单元的开始位为有效时，根据VALID[3：0](由CLK2同步VALID[3：0]的信号SVALID[3：0])来进行判断。此时，在作为下一时钟周期的T1时，状态机62(参照图4)的状态RSTATE从[IDLE]变为[GOT0]。根据来自判断电路60的信号SEL[3：0]，选择器66选择第0字节的数据单元的数据，作为DOUT[7：0]输出。
此时，判断电路60使STRB[0]从[0]变为[1]。由此，清除输出的第0位的数据单元中的数据状态。
在图10的T1中，当第1字节(第2)数据单元的开始位为有效时，根据VALID[3：0]进行判断。此时，在作为下一时钟周期的T2中，状态机62的状态RSTATE变为[GOT1]。通过选择器66选择第1字节的数据单元的数据，作为DOUT[7：0]输出。
此时，判断电路60使STRB[1]从[0]变为[1]。由此，清除输出的第1字节的数据单元中的数据状态。
在图10的T2中，当第2字节(第3)数据单元的开始位为有效时，根据VALID[3：0]进行判断。此时，在作为下一时钟周期的T3中，状态机62的状态RSTATE变为[GOT2]。通过选择器66选择第2字节的数据单元的数据，作为DOUT[7：0]输出。
此时，判断电路60使STRB[2]从[0]变为[1]。由此，清除输出的第2字节的数据单元中的数据状态。
在图10的T3中，当第3字节(第4)数据单元的开始位为无效(INVALID)时，根据VALID[3：0]进行判断。此时，在作为下一时钟周期的T4中，状态机62的状态变为表示等待的[W3]。使DOUT[7：0]的输出仅等待1个时钟周期期间。
在图10的T4中，因为上一个状态为[GOT2]，所以变为具有第3字节的数据单元的状态[W3]，当在下一个T5中第3字节的数据单元变为有效时，状态变化为[GOT3]。例如，假设上一个状态为[GOT1]的时候，变化为等待第2字节的数据单元的状态[W2]，当在下一个时钟周期中第2字节的数据单元变为有效时，状态变为[GOT2]。
在上述实施例中，通过数据单元单位来判断数据的有效、无效，串行数据DIN变换为8位的并行数据DOUT[7：0]，与CLK2同步后输出。因此，可实现同时具有串行/并行转换功能和吸收时钟频率差的缓冲器功能的串行/并行转换电路。
2.本实施例的特征
2.1数据单元的有效、无效判断
在本实施例中，通过监视数据单元的开始位(广义上指所给予的位)的数据来判断数据单元是否有效。对于判断为开始位有效的数据单元，将其视为CLK2的下一个时钟周期(广义上指下一个时钟周期以后)中有效的数据单元。
例如，图11A所示，在数据保持寄存器50中的数据单元DC0的开始位(图6的DFA0)中保持数据，将对应于该DC0的数据状态的开始位(图7的DFB0)设为[1]时，信号VALID[0]变为[1](图9的D7)。
此时，接收该VALID[0](由CLK2同步VALID[0]的SVALID[0])的判断电路60如图11B、图11C所示，通过CLK2下一个时钟周期将该DC0判断为有效的数据单元时，作为DOUT[7：0]输出。
同样地，当数据单元DC1、DC2、DC3的开始位变为有效时，VALID[1]、[2]、[3]变为[1]，接收其的判断电路60通过CLK2下一个时钟周期将DC1、DC2、DC3判断为有效的数据单元。
在本实施例中，因为不监视数据单元的全部位而仅监视开始位(广义上指所给予的位)的数据的有效、无效来判断数据单元的有效、无效，可减少信号VALID的位宽度，简化判断电路60的结构和处理。还可将数据保持寄存器50的位数(深度)变为较少的位数。
判断电路60不是通过480MHz的快频率CLK1的时钟周期、而是通过60MHz的慢频率CLK2的时钟周期来判断数据单元的有效、无效。因此，在判断处理上具有充裕的时间，即使不使用最新的半导体加工，也能实现吸收与外部装置的时钟频率差的弹性缓冲器的功能。
在本实施例中，将数据保持寄存器50与数据状态寄存器52分开设置，根据来自该数据状态寄存器52的信号VALID[3：0]来判断数据单元的有效、无效。因此，可将数据保持寄存器50的结构简单构成为图6所示的结构，并可实现串行数据DIN的准确读取处理。
虽然非常期望由开始位来判断数据单元是否有效，但也可通过开始位以外的位来判断。
在本实施例中，虽然在下一第K+1时钟周期将例如在CLK2的第K时钟周期中判断开始位为有效的数据单元视为有效，但在第K+2时钟周期以后也可视为有效。例如，当串行数据DIN不是8位、而是变换为与60MHz同步的16位并行数据的情况下，数据单元的位宽度为16位。不是第K+1、而是第K+2的时钟周期中将第K时钟周期中开始位判断为有效的数据单元视为有效。或者，观察16位宽度的数据单元的第9位，判断数据单元是否有效。
在本实施例中，以数据单元单位来清除保持在数据状态寄存器52中的数据状态。
例如，如图12A所示，当输出数据单元DC0时(DC0的处理完成时)，清除对应于该数据单元DC0的数据状态。如图12B所示，当输出数据单元DC1时，清除对应于该数据单元DC1的数据状态。同样地，如图12C所示，当输出数据单元DC2、DC3时，清除对应于数据单元DC2、DC3的数据状态。
因此，在例如数据保持寄存器50为环形缓冲器的结构时，也能保持与数据状态寄存器52适当的数据状态。
2.2等待控制
在本实施例中，在CLK2的每一个时钟周期中都判断数据单元是否有效，在判断数据单元无效时，该数据单元的数据输出至少等待一个时钟周期。
例如，在图13的E1中，因为判断第0字节的数据单元无效，所以对应于该数据单元的DOUT[7：0]的输出如E2所示例如等待1个时钟周期(也可等待两个时钟周期以上)。
通过进行这种等待控制，可仅向后段电路输出作为DOUT[7：0]的适当数据。即，后段的电路在信号DSTRB为[1]时读取DOUT[7：0]，在DSTRB为[0]时等待数据的读取。进行这种等待控制，在弹性缓冲器12(数据保持寄存器)变为下溢状态时，可防止处理中产生故障。
例如，在图2的比较例中，必须以480MHz的快频率CLK1来使全部电路动作，难以进行图13所示的等待控制。另外，在图2的比较例中，因为必须以480MHz的CLK3顺序输出输入的串行数据DIN，所以在弹性缓冲器600变为下溢状态时，在处理中可能产生故障。
对此，在本实施例中，可以60MHz的慢频率CLK2来使进行等待控制的判断电路60动作。因此，与图2的比较例不同，在处理中可具有充裕的时间，并可实现使用状态机62的智能等待控制。因此，即使在弹性缓冲器12变为下溢状态时，也能等待至消除下溢状态，有效防止在处理中产生故障。
2.3写入脉冲信号的利用
在本实施例中，使用图14所示的写入脉冲信号WP[31：0]，保持数据保持寄存器50的各位的数据和数据状态寄存器52的各位的数据状态。
写入脉冲信号WP[31：0]如图14的F1、F2所示，是脉冲在CLK1的32个时钟周期(广义上指N个时钟周期)的每一个中周期地变为有效的信号。另外，例如图14的F1、F3、F4所示，各脉冲变为有效的期间彼此错开CLK1的一个时钟周期。
因此，根据频率快的CLK1生成这种写入脉冲信号WP[31：0]，根据该WP[31：0]来动作数据保持寄存器50、数据状态寄存器52时，可以充裕的时间来动作数据保持寄存器50、数据状态寄存器52。即，如图14所示，因为各写入脉冲信号WP[31：0]变为有效的周期TP变长，所以在数据保持寄存器50、数据状态寄存器52包含的D触发器的准备时间和保持时间上是充裕的。另外，因为周期TP长，所以利用该周期TP的期间可进行上溢控制处理等各种处理。
另外，如图14所示，使用周期地变为有效的写入脉冲信号WP[31：0]来操作图6所示的数据保持寄存器50时，可由简单结构来实现环形缓冲器。
2.4时钟频率的设定
如图15所示，在USB2.0规格(广义上指所给予的规格)中，在HS模式中的最大时钟误差被定义为480MHz+/-500PPm。当外部装置和内部装置两者都遵守480MHz+/-500PPm规格时，通过将弹性缓冲器12设定为适当的深度(例如在本实施例中为32位深度)，可防止上溢错误和下溢错误的发生。
但是，连接于总线的外部装置在遵守这种最大时钟误差的规格时或产生任何不相符时，即使将弹性缓冲器12设定为适当的深度，也会发生上溢错误或下溢错误。
为了解决上述问题，根据比USB2.0的HS模式定义的CLK1的频率高的频率CLK3(第3时钟)，可生成使弹性缓冲器12的后段电路动作的60MHz的CLK2(第2时钟)。例如，在CLK1的频率规格为480MHz+/-500PPm时，将CLK3的频率设为上限值为480MHz+500PPm以上。通过分频该CLK3，生成60MHz的CLK2。
此时，因为可将内部装置的时钟频率(≥480MHz+500PPm)设定在外部装置的时钟频率(480MHz+/-500PPm)以上，所以虽然容易发生下溢错误，但基本不可能产生上溢错误。
在本实施例中，通过进行图13中说明的等待控制，可适当处理下溢错误。因此，如果设定为图15所示的时钟频率，则即使外部装置不遵守时钟频率的规格，也可实现对其进行弹性处理的数据传送控制装置。
3.电子设备
下面说明包含本实施例的数据传送控制装置的电子设备。
例如图16A表示作为电子设备之一的打印机的内部框图，图17A表示其外观。CPU(微型计算机)510进行系统整体的控制等。操作部511是用户用来操作打印机用的。在ROM516中存储控制程序、字体等，RAM517用作CPU510的工作区。DMAC518不是通过CPU510进行数据传送的DMA控制器。显示面板519是用户用来了解打印机的动作状态的。
通过USB从个人计算机等其它装置送来的串行打印数据由数据传送控制装置500变换为并行打印数据。变换后的并行打印数据通过CPU510或DMAC518送到打印处理部(打印机)512。在打印处理部512中对并行打印数据施加所给予的处理，通过由打印头等构成的打印部(进行数据输出处理的装置)514在纸上打印输出。
图16B表示作为电子设备之一的扫描仪的内部框图，图17B表示其外观。CPU520进行系统整体的控制等。操作部521是用户用来操作扫描仪用的。在ROM526中存储控制程序等，RAM527用作CPU520的工作区。DMAC528是DMA控制器。
通过由光源、光电转换器构成的图案读取部(进行数据读取处理的装置)522读取原稿的图像，读取的图像数据由图案处理部(扫描仪)524处理。处理后的图案数据通过CPU520或DMAC528送到数据传送控制装置500。数据传送控制装置500将该并行图案数据转换为串行数据，通过USB发送到个人计算机等其它装置。
图16C表示作为电子设备之一的CD-RW驱动器的内部框图，图17C表示其外观。CPU530进行系统整体的控制等。操作部531是用户用来操作CD-RW用的。在ROM536中存储控制程序等，RAM537用作CPU530的工作区。DMAC538是DMA控制器。
通过由激光、电机、光学系统等构成的读取&写入部(进行数据读取处理的装置或进行数据存储处理的装置)533从CD-RW532中读取的数据输入到信号处理部534，进行错误修正处理等的信号处理。进行信号处理后的数据通过CPU530或DMAC538送到数据传送控制装置500。数据传送控制装置500将该并行图案数据转换为串行数据，通过USB发送到个人计算机等其它装置。
另一方面，通过USB从其它装置送来的串行数据由数据传送控制装置500转换成并行数据。该数据通过CPU530或DMAC538送到信号处理部534。在信号处理部534中对该并行数据进行信号处理，由读取及写入部533存储在CD-RW532中。
在图16A、图16B、图16C中，除CPU510、520、530外，还可设置用来在数据传送控制装置500中进行数据传送控制的CPU。
将本实施例的数据传送控制装置用于电子设备，可以USB2.0中的HS模式进行数据传送。因此，在用户通过个人计算机等进行打印指示时，以很少的时滞就可完成打印。另外，在对扫描仪进行图像读取指示后，用户可以用很少的时滞就可见到读取的图像。另外，可高速地进行来自CD-RW的数据读取和对CD-RW进行数据写入。
将本实施例的数据传送控制装置用于电子设备时，可由制造成本低的通常的半导体加工来制造数据传送控制装置的IC。因此，实现数据传送控制装置的低成本化，还可实现电子设备的低成本化。因为数据传送控制中以高速动作的部分少，所以可提高数据传送的可靠性，提高电子设备的可靠性。
作为可适用本实施例的数据传送控制装置的电子设备，除上述以外，可考虑例如各种光盘驱动器(CD-ROM、DVD)、磁光盘驱动器(MO)、硬盘驱动器、TV、VTR、视频相机、音频机、电话、投影仪、个人计算机、电子笔记本、文字处理器等各种装置。
本发明不限于本实施例，在本发明的精神范围内可进行各种变形。
例如，本发明的数据传送控制装置的结构不限于图1所示的结构。
虽然非常期望串行/并行转换电路为图4的结构，但也可能是不限于此的各种变形。
数据保持装置(数据保持寄存器)、数据状态保持装置(数据状态寄存器)、写入脉冲生成装置(写入脉冲生成电路)的结构也不限于图6、图7、图8所示结构。
数据单元的位数、第1、第2、第3时钟的频率、数据保持寄存器、数据状态保持装置或写入脉冲生成装置的位数等在本实施例中仅表示其一个例子，并不限于此。
虽然非常期望本发明适用于USB2.0的数据传送，但并不限于此。例如在基于与USB2.0相同构思的规格或发展USB2.0后的规格中的数据传送中也可适用本发明。
Claims (15)
1.一种将串行数据转换成并行数据的串行/并行转换电路，其特征在于：
包括：
接收并保持以第1时钟输入的串行数据的数据保持装置，
通过由多个位构成的数据单元单位来判断保持在所述数据保持装置中的数据是否有效的判断装置，和
以比第1时钟的频率低的第2时钟从所述数据保持装置中输出判断为有效的数据单元的数据的装置。
2.根据权利要求1所述的串行/并行转换电路，其特征在于：
所述判断装置将所述第2时钟的第K个时钟周期中判断所给予的位数据为有效的数据单元判断为所述第2时钟的第K+1的时钟周期以后的时钟周期中有效的数据单元。
3.根据权利要求1所述的串行/并行转换电路，其特征在于：
所述判断装置在每个所述第2时钟的时钟周期中都判断数据单元是否有效，当判断数据单元为无效时，该数据单元数据输出至少等待1个时钟周期。
4.根据权利要求1所述的串行/并行转换电路，其特征在于：
包括保持在所述数据保持装置中保持的数据的状态的数据状态保持装置，
所述判断装置根据来自所述数据状态保持装置中的数据状态来判断各数据单元是否有效。
5.根据权利要求1所述的串行/并行转换电路，其特征在于：
包括保持在所述数据保持装置中保持的数据状态的数据状态保持装置，
所述判断装置根据来自所述数据状态保持装置的数据状态，判断是否等待各数据单元的数据输出。
6.根据权利要求1所述的串行/并行转换电路，其特征在于：
包括保持在所述数据保持装置中保持的数据状态的数据状态保持装置，
所述判断装置以数据单元单位来清除所述数据状态保持装置中保持的数据状态。
7.根据权利要求1所述的串行/并行转换电路，其特征在于：
包括：
保持所述数据保持装置中保持的数据状态的数据状态保持装置、
在所述第1时钟的N个时钟周期中的每一个中周期地将脉冲变为有效的同时、生成脉冲变为有效的期间相互错开一个时钟周期的第1-第N写入脉冲信号的写入脉冲生成装置，其中，N为数据保持装置和数据状态保持装置的位数，
所述数据保持装置限据所述第1-第N的各写入脉冲信号保持数据，
所述数据状态保持装置根据所述第1-第N的各写入脉冲信号来保持数据的状态。
8.一种将串行数据转换为并行数据的串行/并行转换电路，其特征在于：
包括：
接收并保持以第1时钟输入的串行数据的数据保持装置、
以比第1时钟的频率低的第2时钟输出来自所述数据保持装置的数据的装置、
保持所述数据保持装置中保持的数据状态的数据状态保持装置、和
在所述第1时钟的N个时钟周期中的每一个中周期地将脉冲变为有效的同时、生成脉冲变为有效的期间相互错开一个时钟周期的第1-第N写入脉冲信号的写入脉冲生成装置，其中，N为数据保持装置和数据状态保持装置的位数，
所述数据保持装置根据所述第1-第N的各写入脉冲信号保持数据，
所述数据状态保持装置根据所述第1-第N的各写入脉冲信号来保持数据的状态。
9.一种通过总线传送数据的数据传送控制装置，其特征在于：
包括：
权利要求1的串行/并行转换电路，和
接收来自所述串行/并行转换电路的数据进行数据传送用的处理的电路。
10.一种通过总线传送数据的数据传送控制装置，其特征在于：
包括：
权利要求8的串行/并行转换电路，和
接收来自所述串行/并行转换电路的数据进行数据传送用的处理的电路。
11.根据权利要求9的数据传送控制装置，其特征在于：
在依照USB标准进行数据传送的情况下，根据比由所述USB标准定义的所述第1时钟频率高的频率的第3时钟来生成所述第2时钟。
12.根据权利要求10的数据传送控制装置，其特征在于：
在依照USB标准进行数据传送的情况下，根据比由所述USB标准定义的所述第1时钟频率高的频率的第3时钟来生成所述第2时钟。
13.根据权利要求9的数据传送控制装置，其特征在于：
进行依照USB标准的数据传送。
14.根据权利要求10的数据传送控制装置，其特征在于：
进行依照USB标准的数据传送。
15.一种电子设备，其特征在于：
包括：
权利要求9至14中任一项的数据传送控制装置，和
通过所述数据传送控制装置和所述总线进行传送的数据的输出处理或读入处理或存储处理的装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP325341/2000 | 2000-10-25 | ||
| JP325341/00 | 2000-10-25 | ||
| JP2000325341A JP3580242B2 (ja) | 2000-10-25 | 2000-10-25 | シリアル／パラレル変換回路、データ転送制御装置及び電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1354425A CN1354425A (zh) | 2002-06-19 |
| CN1160634C true CN1160634C (zh) | 2004-08-04 |
Family
ID=18802723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB011302488A Expired - Fee Related CN1160634C (zh) | 2000-10-25 | 2001-10-25 | 串行/并行转换电路、数据传送控制装置和电子设备 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6732205B2 (zh) |
| EP (1) | EP1202163A3 (zh) |
| JP (1) | JP3580242B2 (zh) |
| KR (1) | KR100434833B1 (zh) |
| CN (1) | CN1160634C (zh) |
| TW (1) | TW550462B (zh) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ITVA20010035A1 (it) * | 2001-10-16 | 2003-04-16 | St Microelectronics Srl | Dispositivo di memoria non volatile con doppia interfaccia di comunicazione seriale/parallela |
| US8751384B2 (en) | 2002-05-08 | 2014-06-10 | Metavante Corporation | Integrated bill presentment and payment system and method of operating the same |
| JP4204290B2 (ja) * | 2002-09-25 | 2009-01-07 | アルプス電気株式会社 | 通信制御装置 |
| TW589831B (en) | 2002-12-05 | 2004-06-01 | Via Tech Inc | Multi-port network interface circuit and related method for triggering transmission signals of multiple ports with clocks of different phases |
| JP3614161B2 (ja) * | 2003-05-20 | 2005-01-26 | セイコーエプソン株式会社 | データ転送制御装置、電子機器及びデータ転送制御方法 |
| JP3649226B2 (ja) * | 2003-05-20 | 2005-05-18 | セイコーエプソン株式会社 | データ転送制御装置、電子機器及びデータ転送制御方法 |
| JP3649227B2 (ja) | 2003-06-06 | 2005-05-18 | セイコーエプソン株式会社 | データ転送制御装置、電子機器及びデータ転送制御方法 |
| CN1321382C (zh) * | 2004-01-20 | 2007-06-13 | 宏达国际电子股份有限公司 | 串行/并行数据转换模块及相关计算机系统 |
| US20050278042A1 (en) * | 2004-05-26 | 2005-12-15 | Sung-Jung Wu | Fully digital audio output device |
| JP2006048767A (ja) * | 2004-07-30 | 2006-02-16 | Elpida Memory Inc | 半導体メモリ試験装置 |
| JP4517891B2 (ja) * | 2005-02-28 | 2010-08-04 | 日本電気株式会社 | シリアル／パラレル変換回路及びパラレル／シリアル変換回路 |
| US7526704B2 (en) * | 2005-08-23 | 2009-04-28 | Micron Technology, Inc. | Testing system and method allowing adjustment of signal transmit timing |
| JP2007172574A (ja) * | 2005-11-25 | 2007-07-05 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| US20070208980A1 (en) * | 2006-01-30 | 2007-09-06 | Peter Gregorius | Method of transmitting data between different clock domains |
| JP4796983B2 (ja) * | 2007-03-08 | 2011-10-19 | オンセミコンダクター・トレーディング・リミテッド | シリアル／パラレル変換回路、液晶表示駆動回路 |
| JP4743456B2 (ja) * | 2009-07-01 | 2011-08-10 | テクトロニクス・インターナショナル・セールス・ゲーエムベーハー | データ生成装置 |
| KR20110058575A (ko) * | 2009-11-26 | 2011-06-01 | 삼성전자주식회사 | 데이터 프로세싱 시스템에서의 대역폭 동기화 회로 및 그에 따른 대역폭 동기화 방법 |
| US8335875B1 (en) * | 2011-06-24 | 2012-12-18 | Intel Corporation | System and method for performing isochronous data buffering |
| JP5891758B2 (ja) * | 2011-12-06 | 2016-03-23 | サンケン電気株式会社 | 電子装置 |
| CN104750648B (zh) * | 2015-04-10 | 2017-07-21 | 北京拓盛电子科技有限公司 | 基于双线总线的单向通讯控制装置及方法 |
| JP6687392B2 (ja) * | 2016-01-08 | 2020-04-22 | ザインエレクトロニクス株式会社 | シリアライザ装置 |
| CN106598134B (zh) * | 2016-12-15 | 2020-02-11 | 中国人民解放军重庆通信学院 | 一种数字式相参窄脉冲发生装置 |
| US20180173666A1 (en) * | 2016-12-16 | 2018-06-21 | Intel Corporation | APPARATUSES AND METHODS TO COUPLE AN EMBEDDED UNIVERSAL SERIAL BUS (eUSB) CIRCUIT TO A UNIVERSAL SERIAL BUS (USB) TRANSCEIVER INTERFACE CIRCUIT |
| CN110601698B (zh) * | 2018-06-13 | 2022-09-20 | 瑞昱半导体股份有限公司 | 串行器/解串器实体层电路 |
| KR20210040707A (ko) * | 2019-10-04 | 2021-04-14 | 삼성전자주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
| US11562780B2 (en) | 2019-10-04 | 2023-01-24 | Samsung Electronics Co., Ltd. | Memory device and memory system including the same |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4447804A (en) * | 1981-06-22 | 1984-05-08 | The United States Of America As Represented By The Secretary Of The Navy | Serial to parallel data conversion interface circuit |
| US4901076A (en) * | 1987-10-29 | 1990-02-13 | International Business Machines Corporation | Circuit for converting between serial and parallel data streams by high speed addressing |
| US4945548A (en) * | 1988-04-28 | 1990-07-31 | Digital Equipment Corporation | Method and apparatus for detecting impending overflow and/or underrun of elasticity buffer |
| US5274647A (en) * | 1989-02-13 | 1993-12-28 | Kabushiki Kaisha Toshiba | Elastic buffer with error detection using a hamming distance circuit |
| US5058132A (en) | 1989-10-26 | 1991-10-15 | National Semiconductor Corporation | Clock distribution system and technique |
| US5323426A (en) * | 1992-02-21 | 1994-06-21 | Apple Computer, Inc. | Elasticity buffer for data/clock synchronization |
| US6081561A (en) * | 1994-02-25 | 2000-06-27 | Texas Instruments Incorporated | Method and apparatus for receiving and reconstituting a data signal employing oversampling and selection of a sampled data signal remote from transitions in the data signal |
| KR0177733B1 (ko) | 1994-08-26 | 1999-05-15 | 정장호 | 데이타 전송장치의 클럭동기 회로 |
| US6359951B1 (en) * | 1998-06-03 | 2002-03-19 | Intel Corporation | Method and apparatus for high speed signaling |
| GB2338155B (en) * | 1998-06-05 | 2003-02-12 | 3Com Technologies Ltd | Hub system with ring arbitration |
| FI982040A (fi) * | 1998-09-22 | 2000-03-23 | Nokia Multimedia Network Terminals Oy | Menetelmä ja laite datavirran synkronoimiseksi |
| JP3068593B1 (ja) * | 1999-02-22 | 2000-07-24 | 日本電気アイシーマイコンシステム株式会社 | シリアル―パラレル変換回路 |
| US6594329B1 (en) * | 1999-11-01 | 2003-07-15 | Intel Corporation | Elastic buffer |
| US6509851B1 (en) * | 2000-03-30 | 2003-01-21 | Cypress Semiconductor Corp. | Method for using a recovered data-encoded clock to convert high-frequency serial data to lower frequency parallel data |
-
2000
- 2000-10-25 JP JP2000325341A patent/JP3580242B2/ja not_active Expired - Fee Related
-
2001
- 2001-10-12 TW TW090125300A patent/TW550462B/zh not_active IP Right Cessation
- 2001-10-17 US US09/977,936 patent/US6732205B2/en not_active Expired - Lifetime
- 2001-10-23 EP EP01125159A patent/EP1202163A3/en not_active Ceased
- 2001-10-24 KR KR10-2001-0065626A patent/KR100434833B1/ko not_active IP Right Cessation
- 2001-10-25 CN CNB011302488A patent/CN1160634C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6732205B2 (en) | 2004-05-04 |
| CN1354425A (zh) | 2002-06-19 |
| JP2002135132A (ja) | 2002-05-10 |
| KR20020032350A (ko) | 2002-05-03 |
| KR100434833B1 (ko) | 2004-06-07 |
| US20020049872A1 (en) | 2002-04-25 |
| TW550462B (en) | 2003-09-01 |
| JP3580242B2 (ja) | 2004-10-20 |
| EP1202163A2 (en) | 2002-05-02 |
| EP1202163A3 (en) | 2004-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1160634C (zh) | 串行/并行转换电路、数据传送控制装置和电子设备 | |
| CN1269049C (zh) | 数据传送控制装置及电子设备 | |
| CN1172249C (zh) | 数据传送控制装置和电子设备 | |
| CN1165850C (zh) | 采样时钟生成电路、数据传送控制装置和电子设备 | |
| CN1228721C (zh) | 集成电路装置、电子装置 | |
| CN1201242C (zh) | 数据传送控制装置和电子装置 | |
| CN1655279A (zh) | 在半导体存储器装置中的片内终结上的模式转移电路 | |
| CN1269041C (zh) | 半导体集成电路和存储器测试方法 | |
| CN100336304C (zh) | 时钟控制方法及其控制电路 | |
| CN100351816C (zh) | 数据传送控制装置、电子装置和数据传送控制方法 | |
| CN1146798C (zh) | 数据传输控制装置及电子设备 | |
| CN1114267C (zh) | 由时钟信号控制的电平转换电路 | |
| CN1770329A (zh) | 寄存器电路以及包括寄存器电路的同步集成电路 | |
| CN1266904C (zh) | 数据传送装置 | |
| CN1144117C (zh) | 控制时钟信号的方法和电路 | |
| CN1664753A (zh) | 用于集成设备中功率节流的快速频率切换的方法和系统 | |
| CN1213372C (zh) | 数据传送控制装置、电子机器及数据传送控制方法 | |
| CN1190742C (zh) | 发送电路、数据传输控制装置及电子机器 | |
| CN1112057C (zh) | Atm交换器及其自选路由方法 | |
| CN1497414A (zh) | 数据转换电路和半导体装置 | |
| CN1866815A (zh) | 接收并行数据的装置及其方法 | |
| CN1146801C (zh) | 数据传送控制装置和电子装置 | |
| CN1729400A (zh) | 半导体试验装置 | |
| CN100351733C (zh) | 以低功率动作的时钟控制的时序电路及其电路变更方法 | |
| CN100342355C (zh) | 一种基于串行接口的数据传输方法及装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20040804 Termination date: 20181025 |