CN1171286C - 瓶状槽的形成 - Google Patents

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Abstract

一种用于在半导体衬底10中形成瓶状槽20的方法，包括：在半导体器件中反应离子刻蚀一具有锥形顶部25的槽和当提高半导体器件温度的时候继续进行反应离子刻蚀赋予该槽以凹腔轮廓22。

Description

瓶状槽的形成
技术领域
本发明涉及一种在半导体衬底中形成瓶状槽的方法，更详细地说，采用简单的刻蚀工艺通过改变刻蚀条件在半导体衬底中形成瓶状槽的方法。
背景技术
众所周知，在半导体器件中可用刻蚀深槽的方法提供存储电容。这样例子的方法是反应离子刻蚀法。通常，反应离子刻蚀是一种首先在反应室内用射频(RF)能量电场产生等离子气体混合物。该等离子气体混合物一般将含有中性原子、原子团和离子。后者可由电场加速飞向半导体衬底的表面。原子团通过扩散到达半导体表面。直至与半导体器件的表面碰撞，加速了的离子同原子团一起从露出半导体器件的表面上除去材料。离子同原子团一起与要刻蚀的材料中的原子或分子反应，产生中间产物或挥发性副产品它可从反应室中除去。侧壁钝化膜通常由中间产物或挥发性副产物与由掩模材料或处理气体类产物之间的反应形成。这种薄膜有抑制刻蚀、收缩掩模窗口的有形尺寸的趋势，从而影响槽的形状。
为了进一步增大半导体器件的存储电容，已发展了一种瓶状槽。Ozakietal.，0.228μm2 Trench Cell Technologies with Bottle-Shaped Capacitor for 1Gbit DRAMs，Technical Digest；Vol.27.3.1，p.661(1995){Ozaki等‘用于1GbitDRAMs具有瓶状槽的0.228μm2槽单元工艺’，TechnicalDigest；Vol.27.3.1，p.661(1995)}，公开了一种用于形成瓶状槽的多步骤方法。Ozaki等人的方法形成瓶状槽是通过：(1)用常规的DT硅反应离子刻蚀形成槽；(2)用有选择的氧化在槽的上部形成环状氧化物；(3)就地把掺磷的多晶硅淀积到槽内；(4)热处理磷掺入到在槽的底部的槽侧壁上；以及(5)用化学干式刻蚀法除去多晶硅以扩大该槽底部的直径。
应该强调的是，需要提供一种更合适的和简单的方法，以便在半导体器件中形成瓶状槽，增加其存储电容量。本发明的方法可以在深槽刻蚀工艺中形成瓶状槽，而无需增加任何工艺步骤。
发明内容
本发明揭示了一种在衬底中形成瓶状槽的方法，该方法包括下列步骤：
a)在第一温度下进行刻蚀，形成具有锥形的顶部；以及
b)在第二温度下继续刻蚀，该第二温度高于该第一温度。
在另一实施例中，代替或除温度改变外，在第一压力下执行该第一刻蚀步骤和在低于该第一压力的第二压力下继续进行刻蚀。
附图说明
图1A是按照本发明的优选方法，在第一刻蚀阶段后形成的具有锥形顶部的槽的示意剖面图；和
图1B是根据本发明的优选方法，由第二刻蚀阶段形成的瓶状槽的示意剖面图。
具体实施方式
本发明涉及一种瓶状槽的形成。该槽应用于形成集成电路电路(IC)中采用的沟槽电容。这样的IC是，例如随机存取存储器(RAM)、静态随机存取存储器(DRAM)、同步DRAM(SDRAM)、以及只读存储器(ROM)。其它IC，诸如专用IC(ASIC)、合并DRAM逻辑电路(埋置式DRAM)、或任何其它逻辑电路也都可应用。
通常，以并行方式在圆片上形成许多IC。工艺完成后，将圆片进行划片分开成单个芯片的IC。然后封装IC，得到最后的产品，用于例如用户产品，诸如计算机系统、蜂窝电话、个人数字助理(PDAs)、以及其它电子产品。
根据本发明，使用简单的工艺来形成瓶状槽。在一个实施例中，槽的形成包括两个阶段的刻蚀过程。第一阶段形成槽的上部和第二阶段形成下部。其中，采用改变刻蚀参数的办法形成下部，造成凹腔或瓶状轮廓。
为制造半导体器件，通常安排一个以上连续的阶段，这些阶段包括：在衬底，如用本领域技术人员公知的技术的硅圆片上，淀积所要求的选定材料层。其它衬底，例如有：砷化镓、锗、绝缘体上硅(SOI)、或其它半导体材料都可以使用。衬底，举例说，可以是轻或重掺以预定导电率的掺杂剂，来获得所需的电特性。例如，参照图1A，在衬底上形成基底叠层。该基底叠层是用于形成深槽的典型叠层。这样的基底叠层包括，例如，在硅圆片10上淀积氮化硅层12和在层12上淀积介质(例如，TEOS)层14。总起来说，层12和14将构成用于深槽刻蚀步骤的硬掩模。该氮化物层用作后续抛光步骤的抛光阻挡层。为了减少应力和增进氮化物与衬底的粘合，故在其间设置氧化物层(未示出)。然后，可用微光刻技术在半导体器件的表面上，将光刻胶层(未示出)制成的图形。制成图形，一般包括：用光刻胶材料涂覆半导体器件的至少一部分，而后以适当的图形进行曝光。接着可按照已知的现有技术的方法使该光刻胶显影，或除去已曝光的，或未曝光的部分，这取决于用正性的还是负性的光刻胶。一旦对光刻胶显影后，于是可进行后续的工艺步骤，以便在半导体材料中局部地轰击该适当外形变化，例如，在这里将要叙述的瓶状槽的形成方法，从而产生所需要的器件结构。适于形成和把光刻胶的层制成图形的材料和方法以及显影剂混合物，都是本领域技术人员熟悉的。这种常规的材料可用于此。
该光刻胶一经显影后，就可使半导体器件经受刻蚀方法，例如，反应离子刻蚀法、等离子刻蚀法等等施行掩模开孔刻蚀，即，使光刻胶图形转变到TEOS14和氮化物层12(硬掩模)上。一旦该硬掩模被开口，就使半导体器件受到刻蚀，以形成本发明的瓶状槽。例如采用反应离子刻蚀在半导体器件中形成瓶状槽。还可以利用其它各向异性刻蚀法。在一个实施例中，以两个阶段施行反应离子刻蚀，并为每个阶段安排不同的参数。如下面所述，可变的参数包括：射频功率、反应室压力、回充压力等。
如图1A所示，这样调整反应离子刻蚀参数，以便第一阶段有助于形成具有锥状顶部25的槽和第二阶段将有助于扩展槽的下部以形成瓶状槽。锥形侧壁轮廓使得用例如多晶硅材料填充槽变得更容易而不会在槽的锥状部分有空洞和接缝。
开始第一阶段的反应离子刻蚀以形成该槽，把衬底放置到反应室(未示出)中的卡盘(未示出)上。该反应室可以是本领域技术人员已知的任何常规反应室。一旦将衬底放置到卡盘上，一般在卡盘的正面与衬底的背面就会有间隙。通常，以预定的回充压力使惰性气体，例如氦、氩等导入间隙中。气体增进了对半导体器件的冷却作用过程。在刻蚀的第一阶段中回充压力通常将在从约5torr到约15torr的范围，而最好从约7torr到约10torr。用于控制回充压力技术是在本领域人员的知识范围之内。
随着在反应室中放置衬底，将等离子气体混合物引入反应室。正如本领域技术人员容易理解的那样，在利用例如真空将等离子气体混合物引入到反应室前，反应室通常将释放所有的杂质。用于本发明的适合的等离子气体混合物包括本领域技术人员已知的任何常规等离子气体混合物。优选的等离子气体混合物包括：HBr、NF3和预先混合的He/O2或纯O2。特别是，适用的等离子气体混合物具有HBr体积百分相对浓度从约69％到约90％，NF3体积百分相对浓度从约7.2％到约20.0％和O2体积百分相对浓度从约0％到约6％。
正如本领域技术人员容易理解的那样，在掩模开孔刻蚀之后，在曝露于大气的圆片上形成新天然的氧化物。因此，可能需要使用开始时的刻蚀条件消除可能存在的任何天然的氧化物。
通常，该等离子气体混合物将接受射频(RF)能量，以产生离子和/或原子团。在深刻蚀的第一阶段期间，产生离子使用的RF能的功率通常从约400瓦特到约1000瓦特的范围，而以从约600瓦特到约900瓦特为好。在反应室内产生磁场使等离子体增浓。在第一阶段刻蚀期间使用的磁场强度要从约15高斯到约170高斯范围，而以从约100高斯到约170高斯为好。参照图1A，该离子轰击半导体器件正面上的光刻胶层16的已制成图形的区域以形成槽。轰击光刻胶层16的已制成图形的区域形成槽时，在该槽上形成圆锥顶部25。在离子轰击半导体器件期间，在该槽20中开始形成侧壁钝化膜。在侧壁上形成钝化膜的速率决定槽的锥形轮廓。在第一阶段刻蚀期间使用的反应室压力通常从约20mtorr到约175mtorr范围，而以从110mtorr到150mtorr为好。在第一阶段刻蚀期间的半导体器件的温度应该保持在从约20℃到约100℃的范围，而以从50℃到约90℃为好。用于测量和监视半导体器件温度以及用于控制各种其它参数以在上部形成所要求的槽轮廓的技术则是属本领域技术人员的学识范围。
一般，反应离子刻蚀方法的第一阶段要形成具有锥形顶部25的槽。第一阶段刻蚀通常要安排从约60秒到约180秒范围的时间周期，而以从约110秒到约125秒为好。在第一阶段刻蚀的期间，形成的槽深度通常可从约1μm到约2μm，而以从约1.25μm到约1.75μm为好。应该知道，完成第一阶段深槽刻蚀，只产生具有最好约为1.5μm深度的锥形顶部25。当然，在第一阶段刻蚀期间形成的槽的实际深度由设计参数来决定。
在完成形成槽的锥形顶部25以后，反应离子刻蚀工艺的条件就改变了。在短促转变步骤之后，选择第二阶段刻蚀条件，赋予槽20以凹腔或瓶状22(见图1B)。采用提高半导体器件的表面温度或降低反应室内的回充压力，或两者的办法，开始第二阶段刻蚀。
通过提高半导体器件的温度，除预定的垂直反应离子刻蚀外，在槽20内形成侧壁钝化膜的速率将降到足够低的水平，以允许有某一程度的横向反应离子刻蚀。通常，与第一阶段温度比，该阶段温度提高52到88度，较好的是提高温度约80℃，以致把第二阶段刻蚀安排在温度从约100℃到180℃的范围，较好为从约130℃到约150℃，而最好为从约138℃到约142℃的范围。
可以任何方式提高半导体器件的温度。在特定应用的实施例中，采用降低回充压力，或提高RF功率或者两者的办法，来提高温度。例如，回充压力从第一阶段到第二阶段降低一个数量级，如从10torr降低到1torr。如上所述，引入卡盘正面与半导体器件背面之间间隙中的气体控制半导体器件的冷却：可以通过改变He回充压力调节在圆片背面与卡盘正面之间的热传输，因而，能迅速调整圆片表面的温度。随着增大回充压力，使半导体器件的温度降低，而随着回充压力降低则使半导体器件温度升高。一般，就第二阶段刻蚀而言，与在第一阶段刻蚀用的回充压力比较，可降低回充压力约达50到100％，用于磁致增强反应离子刻蚀法(MERIE)以约75％为好，而用于偶极环磁刻蚀(DRM)以100％为好。于是，对于第二阶段刻蚀来说，对MERIE的情况下该回充压力要从约1.5torr到约2.5torr范围，优选的设置为约2torr，而对DRM的情况下则约0torr。
通过提高RF功率，离子能量将增大，在同样时间内该离子将以较快的速率，轰击在半导体器件正面上的光刻胶层的已制成图形区域。这两个因素都将提高半导体器件的温度。与第一阶段刻蚀期间所用的RF功率设置比，在第二阶段的刻蚀期间，对MERIE的情况下，可以提高RF功率约10％到约40％，优选为约37％，而对DRM的情况下则约11％。所以，在第二阶段刻蚀期间，RF功率可从约900瓦特到1500瓦特，而以从约1000瓦特到1100瓦特为好。
在另一个实施例中，特别是使用于MERIE的情况，采用使反应室内压力从第一阶段刻蚀转变到第二阶段刻蚀的降低，将改变离子角度和离子能量分布。随着减压，离子将从槽20的锥形顶部25反射出来以轰击锥形顶部25之下的槽20的侧壁。由于已经减少了槽20内形成侧壁钝化薄膜的速率，于是该离子可刻蚀槽20的侧壁材料，有助于在半导体器件中形成瓶状槽。通常可降低该反应室压力为从约15mtorr到约65mtorr范围的数量，而以从约30mtorr到约50mtorr为好。
在完成第一阶段刻蚀后，足以在半导体器件中刻蚀槽20的瓶状22的时间可从约200秒到约320秒的范围，而以从约275秒到约290秒为好。因此，这里用于上述方法的两阶段的总时间要从约260秒到约500秒。
虽然已经以其一定程度的特殊性的最佳方式描述了本发明，但显然其中许多替换和变化都是可能的。因此，应该知道，除如上述具体描述的之外，还可以实施本发明而不会脱离本发明的构思和范围。
下列各例说明本发明的方法。
                        例1
下述是说明用于磁致增强反应离子刻蚀法(MERIE)的刻蚀条件，就是可应用于形成1G瓶状槽的工艺中的刻蚀条件。
                             第一阶段                   第二阶段
                             条件(形                    条件
                             带锥形                     (形成瓶
                     穿透   顶部的槽)     转换周期    状槽)
反应室压力(mtorr)    20      110             110         110
HBr(sccm)            20      55              55          55
NF3(sccm)           5       8               8           8
He/O2(sccm)         0       16              10          7
RF功率(watt)         600     800             800         1100
磁场强度(gauss)      15      100             100         75
He回充压力(torr)     8       8               4           2
刻蚀时间(sec)        25      100             25          250
                             例2
下述是说明用于偶极环磁(DRM)的刻蚀条件，就是可应用于形成1G瓶状槽的工艺中的刻蚀条件。
                                 第一阶段                 第二阶段
                                 条件(形                  条件
                                 成带锥形                 (形成瓶
                       穿透     顶部的槽)    转换周期   状槽)
反应室压力(mtorr)      150         150         150         150
HBr(sccm)              75          150         150         150
NF3(sccm)             8           14.5        12          13
O2(sccm)              0           6           4           6
RF功率(watt)           900         900         900         1000
He回充压力(torr)       10/40       10/40       4/15        0/0
刻蚀时间(sec)          5           105         20          270

Claims (12)

1、一种用于在衬底中形成瓶状槽的方法，包括：
在第一温度下进行第一刻蚀，以在该衬底中形成具有一锥形顶部的一个槽；以及
在第二温度下进行第二刻蚀，形成一下部，该第二温度高于该第一温度。
2、根据权利要求1所述的方法，其中，第一和第二刻蚀两者都包括等离子刻蚀。
3、根据权利要求1所述的方法，其中，第一和第二刻蚀两者都包括反应离子刻蚀。
4、根据权利要求3所述的方法，其中，该第二温度由降低回充压力来规定。
5、根据权利要求4所述的方法，其中，回充压力从该第一刻蚀到该第二刻蚀降低一个数量级。
6、根据权利要求4所述的方法，其中，回充压力从在该第一刻蚀期间的10torr降低到该第二刻蚀期间的1torr。
7、根据权利要求3所述的方法，其中，在第二刻蚀期间，该第二温度由增加的RF功率来规定。
8、根据权利要求7所述的方法，其中，RF功率从该第一刻蚀到该第二刻蚀，将增加35％到45％。
9、根据权利要求3所述的方法，其中，在第二刻蚀期间，该第二温度由降低回充压力和增加的RF功率来规定。
10、根据权利要求1所述的方法，其中，在第一反应室压力下施行该第一刻蚀和在第二反应室压力下施行第二刻蚀，且该第二反应室压力低于第一反应室压力。
11、根据权利要求10所述的方法，其中，该第二反应室压力低于第一反应室压力30到50mtorr。
12、根据权利要求1所述的方法，其中，该第二温度高于第一温度52到88度。
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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174339A (ja) * 1997-08-28 1999-03-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6060388A (en) * 1997-10-29 2000-05-09 International Business Machines Corporation Conductors for microelectronic circuits and method of manufacture
US6369432B1 (en) * 1998-02-23 2002-04-09 Micron Technology, Inc. Enhanced capacitor shape
JP3252789B2 (ja) * 1998-04-03 2002-02-04 日本電気株式会社 エッチング方法
US6103585A (en) * 1998-06-09 2000-08-15 Siemens Aktiengesellschaft Method of forming deep trench capacitors
US6235638B1 (en) * 1999-02-16 2001-05-22 Micron Technology, Inc. Simplified etching technique for producing multiple undercut profiles
US6191447B1 (en) 1999-05-28 2001-02-20 Micro-Ohm Corporation Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same
DE19930188A1 (de) 1999-06-30 2001-01-04 Infineon Technologies Ag Verfahren zur Herstellung von Gräben für Speicherkondensatoren von DRAM-Halbleiterspeichern
JP4244456B2 (ja) 1999-08-04 2009-03-25 株式会社デンソー 半導体装置の製造方法、絶縁ゲート型バイポーラトランジスタの製造方法及び絶縁ゲート型バイポーラトランジスタ
US6194284B1 (en) * 1999-08-30 2001-02-27 Taiwan Semiconductor Manufacturing Company Method for forming residue free etched silicon layer
US6214686B1 (en) * 1999-09-01 2001-04-10 International Business Machines Corporation Spatially offset deep trenches for high density DRAMS
US6071823A (en) * 1999-09-21 2000-06-06 Promos Technology, Inc Deep trench bottle-shaped etch in centura mark II NG
DE19956078B4 (de) * 1999-11-22 2006-12-28 Infineon Technologies Ag Verfahren zur Herstellung eines Isolationskragens in einem Grabenkondensators
US6864532B2 (en) * 2000-01-14 2005-03-08 Denso Corporation Semiconductor device and method for manufacturing the same
ITMI20010039A1 (it) 2000-01-14 2002-07-11 Denso Corp Dispositivo a semiconduttori e metodo per la fabbricazione dello stesso
US6833079B1 (en) * 2000-02-17 2004-12-21 Applied Materials Inc. Method of etching a shaped cavity
JP4200626B2 (ja) 2000-02-28 2008-12-24 株式会社デンソー 絶縁ゲート型パワー素子の製造方法
DE10016340C1 (de) * 2000-03-31 2001-12-06 Promos Technologies Inc Verfahren zur Herstellung von flaschenförmigen Tiefgräben zur Verwendung in Halbleitervorrichtungen
US6284666B1 (en) * 2000-05-31 2001-09-04 International Business Machines Corporation Method of reducing RIE lag for deep trench silicon etching
DE10029036C1 (de) * 2000-06-13 2001-08-09 Infineon Technologies Ag Verfahren zur Erhöhung der Trenchkapazität
US6358856B1 (en) * 2000-11-21 2002-03-19 Advanced Micro Devices, Inc. Bright field image reversal for contact hole patterning
US6544838B2 (en) * 2001-03-13 2003-04-08 Infineon Technologies Ag Method of deep trench formation with improved profile control and surface area
FR2826179A1 (fr) * 2001-06-14 2002-12-20 St Microelectronics Sa Tranchee d'isolement profonde et procede de realisation
KR100475271B1 (ko) * 2002-12-06 2005-03-10 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
DE10333995B4 (de) 2003-07-25 2018-10-25 Robert Bosch Gmbh Verfahren zum Ätzen eines Halbleitermaterials
KR100487657B1 (ko) * 2003-08-13 2005-05-03 삼성전자주식회사 리세스된 게이트를 갖는 모스 트렌지스터 및 그의 제조방법
GB0401622D0 (en) * 2004-01-26 2004-02-25 Oxford Instr Plasma Technology Plasma etching process
KR100707803B1 (ko) * 2005-10-28 2007-04-17 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조방법
CN100435287C (zh) * 2006-04-03 2008-11-19 中芯国际集成电路制造(上海)有限公司 去除晶片针状缺陷的方法以及电容器的制造方法
US7410862B2 (en) * 2006-04-28 2008-08-12 International Business Machines Corporation Trench capacitor and method for fabricating the same
US7375413B2 (en) * 2006-05-26 2008-05-20 International Business Machines Corporation Trench widening without merging
US7709320B2 (en) * 2006-06-28 2010-05-04 International Business Machines Corporation Method of fabricating trench capacitors and memory cells using trench capacitors
US7560360B2 (en) * 2006-08-30 2009-07-14 International Business Machines Corporation Methods for enhancing trench capacitance and trench capacitor
JP2008108923A (ja) * 2006-10-26 2008-05-08 Elpida Memory Inc 半導体装置及びその製造方法
KR20080038503A (ko) * 2006-10-30 2008-05-07 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자의 제조 방법
KR100818654B1 (ko) * 2006-12-01 2008-04-01 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법
US7846791B2 (en) * 2007-11-08 2010-12-07 International Business Machines Corporation Structure for a trench capacitor
US7863180B2 (en) * 2008-05-06 2011-01-04 International Business Machines Corporation Through substrate via including variable sidewall profile
JP2011204808A (ja) * 2010-03-25 2011-10-13 Panasonic Corp 半導体装置および半導体装置の製造方法
JP5719579B2 (ja) * 2010-12-06 2015-05-20 株式会社アルバック プラズマエッチング方法
JP2012204395A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 半導体装置およびその製造方法
CN102386122B (zh) * 2011-11-02 2017-06-09 上海华虹宏力半导体制造有限公司 采用硬掩膜形成隔离沟槽的方法
JP6106519B2 (ja) * 2013-05-09 2017-04-05 東京エレクトロン株式会社 基板処理方法、プログラム、制御装置、成膜装置及び基板処理システム
US9666665B2 (en) 2014-04-09 2017-05-30 Infineon Technologies Ag Semiconductor device with semiconductor mesa including a constriction
CN105489482A (zh) * 2014-09-17 2016-04-13 北大方正集团有限公司 Vdmos沟槽刻蚀方法及vdmos

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855017A (en) * 1985-05-03 1989-08-08 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
US4726879A (en) * 1986-09-08 1988-02-23 International Business Machines Corporation RIE process for etching silicon isolation trenches and polycides with vertical surfaces
US5013400A (en) * 1990-01-30 1991-05-07 General Signal Corporation Dry etch process for forming champagne profiles, and dry etch apparatus
US5403435A (en) * 1992-01-23 1995-04-04 Micron Technology, Inc. Process for selectively etching integrated circuit devices having deep trenches or troughs or elevated features with re-entrant profiles
JPH0637275A (ja) * 1992-07-13 1994-02-10 Toshiba Corp 半導体記憶装置及びその製造方法
US5605600A (en) * 1995-03-13 1997-02-25 International Business Machines Corporation Etch profile shaping through wafer temperature control

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