CN1179417C - 具备静态随机存取存储器的半导体装置 - Google Patents

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Abstract

在硅衬底1上形成的存取晶体管A1的漏区是n-、n+型漏区6a、8a，源区是n-、n+型源区6b、8b。驱动晶体管的源区是n-、n++型源区6c、10，漏区是n-、n+型漏区6b、8b。将n++型源区10形成得比n+型漏区8b深。由此，可得到能抑制制造成本的上升并能谋求静态噪声容限的提高的半导体装置。

Description

具备静态随机存取存储器的半导体装置
技术领域
本发明涉及半导体装置，特别是涉及能谋求存储单元的稳定工作的半导体装置。
背景技术
作为现有的半导体装置，说明具备静态随机存取存储器(以下，记为「SRAM」。)的半导体装置。SRAM是易失性的半导体装置。在SRAM中，在配置成矩阵状的互补型数据线(位线)和字线的交叉部分处配置存储单元。在图20A、20B中示出该存储单元的等效电路。参照图20A、20B，存储单元由触发电路F和2个存取晶体管A1、A2构成。在触发电路F中，通过使由负载元件L1和驱动晶体管D1构成的1个倒相器INV1和由负载元件L2和驱动晶体管D2构成的另一个倒相器INV2的输入端子和输出端子分别交叉连接，构成2个存储节点N1、N2。
将存取晶体管A1的源区连接到存储节点N1上，将该存取晶体管A1的漏区连接到互补型位线的一条位线上。同样，将存取晶体管A2的源区连接到存储节点N2上，将该存取晶体管A2的漏区连接到互补型位线的另一条位线上。将驱动晶体管D1的漏区(共同)连接到存取晶体管A1的源区上，将源区连接到接地线VEE上。将驱动晶体管D1的栅电极连接到存取晶体管A2的源区上。
此外，将驱动晶体管D2的漏区(共同)连接到存取晶体管A2的源区上，将源区连接到接地线VEE上。将驱动晶体管D2的栅电极连接到存取晶体管A1的源区上。将负载元件L1的一端连接到存取晶体管A1的源区上，另一端连接到电源线(VCC线)上。此外，将负载元件L2的一端连接到存取晶体管A2的源区上，另一端连接到电源线(VCC线)上。
将存取晶体管A1、A2的栅电极连接到字线(WL)上。利用字线(WL)来控制存取晶体管A1、A2的导通。在存储节点N1、N2中，有下述两个稳定状态：或是在一个存储节点的电压为高电平时另一个存储节点的电压为低电平的状态，或是其相反的状态。将其称为双稳定状态。只要对存储单元施加预定的电源电压，则存储单元能继续保持该双稳定状态。
其次，说明工作情况。首先，在对特定的存储单元写入数据时，利用与该存储单元对应的字线(WL)，在使存取晶体管A1、A2导通的同时，根据所希望的逻辑值对互补型的位线对强制性地施加电压。由此，将触发电路F的2个存储节点N1、N2的电位设定为上述的双稳定状态，将数据作为电位差来保存。
而且，在读出数据时，通过使存取晶体管A1、A2导通，将存储节点N1、N2的电位传递给位线，来读出数据。
其次，使用图来说明示出上述的存储单元的工作特性的输入输出传递特性。首先，在图21中示出图20B中示出的1对倒相器中的输入输出传递特性。在图21中，纵轴是存储节点N2的电位，横轴是存储节点N1的电位。用曲线C、C1示出1对倒相器的输入输出的相对关系。为了起到作为触发器的功能，曲线C、C1必须具有2个交点、即稳定点S1、S2。特别是为了使存储单元耐受住实际的使用，必须设计成使被曲线C、C1包围的区域变得足够大。此时，如该图中所示，使用与曲线C、C1内接的圆的直径作为该指标。特别是，将该圆的直径称为静态噪声容限(SUM)。
其次，图22示出了存储单元的备用(standby)时的输入输出传递特性。在备用时，存取晶体管A1、A2没有导通。因此，存储单元的倒相器分别由驱动晶体管D1、D2和负载元件L1、L2来构成。此时，由于负载元件L1、L2的阻抗较高，故倒相器的输出的过渡部分的斜率变得陡峭。因而，在这种情况下，静态噪声容限较大，能稳定地保存数据。
其次，图23示出了在读出数据时的存储单元的输入输出传递特性。在读出数据时的存储单元中，存取晶体管A1、A2被导通，列电流流入低电平一侧的存储节点中。由此，与将较低的阻抗的负载以并联方式连接到负载元件上的情况等效。因此，与不存在高阻抗的负载元件L1、L2的情况相同。因而，倒相器作为以存取晶体管为负载的NMOS增强型倒相器来处理。此时的倒相器的输入输出的关系如曲线C、C1那样来表示，特别是如果与备用时的倒相器的输出来比较，可知倒相器的输出的过渡部分的斜率变得缓和。这一点显示了倒相器的增益比备用时的增益下降。
其次，图24示出了在写入数据时的存储单元的输入输出传递特性。在写入数据时的存储单元中，存取晶体管A1、A2被导通，通过将互补型位线的一条位线的电压下降到更接近于接地电位(将这一点称为「下拉pulldown」)，使一个存储节点的电位成为低电平。
使用图24说明这一点。假定最初存储单元稳定于S2。即，假定(N1、N2)＝(“L”、“H”)。为了改写成与该数据相反的数据、即(N1、N2)＝(“H”、“L”)，将与存取晶体管A2连接的的位线的电压下降到更接近于接地电位。由此，使存储节点N1作为输入、存储节点N2作为输出的倒相器的输入输出传递特性从曲线C1变化为曲线C2。由此，稳定点只是S1’，成为单稳定状态。其结果，对数据进行改写。如果为了结束数据的写入而终止下拉，则倒相器过渡到交点S1并稳定下来。
在现有的半导体装置中，为了使上述的SRAM的存储单元的工作稳定，采取了几种方法。例如，特开平4-61377号公报中，将驱动晶体管的阈值电压设定成比存取晶体管的阈值电压高。即，将存取晶体管的阈值电压设定得较低。
对此进行说明。特别是在读出数据时，有时高电平一侧的存储节点的电位从备用时的电源电压下降到从电源电压减去存取晶体管的阈值电压的电压，静态噪声容限暂时地显著下降。此时，如果倒相器没有足够的静态噪声容限，则会丧失双稳定状态，数据被破坏。因而，为了防止这一点，通常使存取晶体管的阈值电压较低，使倒相器的静态噪声容限提高，以确保存储单元的稳定的工作。
此外，在写入工作刚结束后，由于高电平一侧的存储节点的电位只上升到从电源电压减去存取晶体管的阈值电压的电压，故存在由于来自外部的噪声或α线等数据容易被破坏的问题。伴随电源电压的趋向低电压化，该电压越低，该问题就越严重。由这一点可知，存取晶体管的阈值电压越低，则该电压就能越高，这样就可抑制这种数据被破坏的情况，可实现存储单元的稳定工作。
再有，所谓由α线引起的软错误(soft error)，指的是下述现象：如果α线入射到存储单元内的高电平一侧的存储节点上，则沿α线的行程发生电子/空穴对，在耗尽层内电子由于电场而被吸引到存储节点上，在高电平一侧的存储节点的电位下降，由于触发器反转，故数据被破坏。
此外，作为增大倒相器的静态噪声容限的方法，有尽可能降低驱动晶体管的接地一侧(接地布线)的电阻、使接地电位变得稳定的方法。例如，在特开平2-312271号公报中记载了这样的半导体装置，其中在驱动晶体管的源区(对应于接地一侧)的表面上形成硅化钛膜、使接地一侧的电阻降低。再有，所谓使接地电位变得稳定，意味着将电流流动时的从0V算起的电位的上升抑制到最小限度。
此外，作为增大静态噪声容限用的其它方法，有增大驱动晶体管的电流驱动能力相对于存取晶体管的电流驱动能力的比(β比)的方法。通过提高该β比，可增大倒相器的增益、稳定存储单元的工作。作为增大该β比的方法，通常将驱动晶体管的栅宽设定得比存取晶体管的栅宽要宽。但是，如果将栅宽设定得宽，则难以削减存储单元区的占有面积，不能容易地谋求半导体装置的高集成化。
因此，采用通过增大驱动晶体管的电流驱动能力使β比提高的方法。作为其1个方法，有通过将驱动晶体管的源·漏区的杂质浓度设定得较高以降低寄生电阻，从而使驱动晶体管的电流驱动能力提高的方法。
此外，作为增大静态噪声容限的另一种方法，有将驱动晶体管的阈值电压设定得较高的方法。由于在备用时存取晶体管没有导通，故存储单元的倒相器分别由驱动晶体管D1、D2和负载元件L1、L2来构成。此时，在包含高电平一侧的存储节点的倒相器中，如果驱动晶体管的子阈值(sub-threshold)漏泄电流不比流过负载元件的电流小，则电流从存储节点经过该晶体管流向地一侧，这样就不能维持高电平。因而，为了降低该子阈值漏泄电流，希望驱动晶体管的阈值电压较高。
如上所述，为了增大半导体装置中的倒相器的静态噪声容限，在各晶体管的阈值电压中，希望将存取晶体管的阈值电压设定得较低，将驱动晶体管的阈值电压设定得较高，希望驱动晶体管的阈值电压比存取晶体管的阈值电压高。晶体管的阈值电压由注入到半导体衬底的预定量的杂质来控制。因此，为了得到上述的阈值电压的关系，必须将驱动晶体管的栅电极正下方的半导体衬底的区域中的杂质浓度设定得比存取晶体管的情况的杂质浓度高。
但是，在同一半导体衬底上，为了在存取晶体管和驱动晶体管的栅电极正下方的区域中分别形成杂质浓度不同的区域，在各自的栅电极正下方的区域中注入杂质时必须有注入掩模。由于使用光致抗蚀剂的图形作为注入掩模，故往往需要新的掩模，制造成本上升。
此外，随着半导体装置的微细化，在上述的光致抗蚀剂的图形刻蚀中，不能忽视对准的偏移。因此，例如存取晶体管的阈值电压上升等的各晶体管的阈值电压发生变动，得到半导体装置的稳定工作变得困难。
再者，如上所述，为了增大倒相器的静态噪声容限，作为使驱动晶体管的电流驱动能力提高的方法，例如将驱动晶体管的源区和漏区两者的杂质浓度比存取晶体管的漏区的杂质浓度设定得高，在此情况下，往往驱动晶体管中的有效的栅长变短。由此，驱动晶体管往往产生穿通(punchthrough)现象。其结果，得到半导体装置的所希望的工作变得困难。
发明内容
本发明是为了解决上述问题而进行的，其目的在于提供这样一种半导体装置，该半导体装置能抑制制造成本的上升，同时能谋求抑制穿通现象和提高静态噪声容限，从而进行稳定的工作。
本发明的一个方面的半导体装置具备：第1导电型区；第2导电型的第1杂质区；第2导电型的第2杂质区；第2导电型的第3杂质区；第2导电型的第4杂质区；第1栅电极；第2栅电极；以及第2导电型的第5杂质区。第1导电型区在半导体衬底的主表面上形成。第2导电型的第1杂质区、第2杂质区和第3杂质区在第1导电型区的主表面中分别隔开一定距离而形成，具有第1杂质浓度。第2导电型的第4杂质区在主表面中在第3杂质区内形成，它比第3杂质区深，具有比第1杂质浓度高的第2杂质浓度。在被第1杂质区和第2杂质区夹住的第1导电型区的表面上使栅绝缘膜介入而形成了第1栅电极。在被第2杂质区和第3杂质区夹住的第1导电型区的表面上使栅绝缘膜介入而形成了第2栅电极。第2导电型的第5杂质区在主表面中在第1杂质区内形成，它比第2杂质区深，具有比第2杂质浓度高的第3杂质浓度。
按照该结构，首先，构成包含第1栅电极、第1杂质区、第5杂质区和第2杂质区的一个MOS晶体管。此外，构成包含第2栅电极、第2杂质区、第3杂质区和第4杂质区的另一个MOS晶体管。该一个MOS晶体管的第5杂质区与另一个MOS晶体管的第2杂质区相比，其杂质浓度高、而且形成得较深。由此，在形成各杂质区时，利用因半导体衬底中发生的点缺陷的扩散引起的反短沟道效应，可使一个MOS晶体管的阈值电压比另一个MOS晶体管的阈值电压高。此外，由此也可防止在一个MOS晶体管中发生穿通现象。
再者，在一个MOS晶体管的第5杂质区中，由于杂质浓度是相对来说最高的第3杂质浓度，而且，形成得比第1～第4杂质区深，故降低了一个MOS晶体管的第5杂质区的电阻。由此，流过第5杂质区的电流增加，一个MOS晶体管的电流驱动能力增加。而且，由此一个MOS晶体管的电流驱动能力对另一个MOS晶体管的电流驱动能力的比(β比)提高。
此外，在另一个MOS晶体管的第2杂质区中，由于杂质浓度相对来说是最低的第1杂质浓度，而且相对来说是较浅的区域，故流过第2杂质区的电流下降。由此，另一个MOS晶体管的电流驱动能力下降，β比提高。以上所述的结果，半导体装置的静态噪声容限提高，工作稳定。
此外，由于一个MOS晶体管和另一个MOS晶体管的阈值电压由各杂质区的杂质浓度来控制，故如果与通过有选择地将预定的杂质注入到各MOS晶体管的沟道区部分来控制各MOS晶体管的阈值电压的情况相比，则不需要附加的工艺，也可抑制制造成本的上升。
较为理想的是，包含在第5杂质区的表面上形成的导电层。
在该情况下，进一步降低了第5杂质区的电阻，其电位稳定，而且，该一个MOS晶体管的电流驱动能力增加。由此，β比提高，半导体装置的静态噪声容限提高。
此外，较为理想的是，导电层是金属硅化物膜。
在该情况下，通过使金属膜与半导体衬底中的硅反应，可容易地在第5杂质区的表面上形成该导电层。
再者，较为理想的是包含第2导电型的第6杂质区，该第6杂质区在主表面中在第2杂质区内形成，具有比第1杂质浓度高比第3杂质浓度低的第4杂质浓度，它比第2杂质区深，比第5杂质区浅。
在该情况下，在维持一个MOS晶体管的阈值电压比另一个MOS晶体管的阈值电压高的状态下，可缓和第1栅电极和第2栅电极的各侧壁正下方附近的区域中的电场。
较为理想的是，具备下述的静态存储单元，该静态存储单元包括：由其栅与漏交叉地连接的1对驱动晶体管和分别连接在各驱动晶体管的漏与电源之间的负载元件构成的触发器以及分别连接在各驱动晶体管的漏与1对位线之间的、而且其栅连接到字线上的存取晶体管，存取晶体管的漏区是第3杂质区和第4杂质区，存取晶体管的源区包含第2杂质区，驱动晶体管的漏区包含第2杂质区，驱动晶体管的源区是第1杂质区和上述第5杂质区，驱动晶体管的栅是第1栅电极。
在该情况下，可将静态存储单元中的驱动晶体管的阈值电压设定得比存取晶体管的阈值电压高。此外，驱动晶体管的电流驱动能力提高。由此，β比提高，静态噪声容限提高。其结果，存储单元的工作变得稳定。
附图说明
图1是与本发明的实施例1有关的半导体装置的一个剖面图。
图2是在该实施例中在图1中示出的半导体装置的一个平面图。
图3是示出在该实施例中在图1中示出的半导体装置的制造方法的一个工序的剖面图。
图4是示出在该实施例中在图3中示出的工序后进行的工序的剖面图。
图5是示出在该实施例中在图4中示出的工序后进行的工序的剖面图。
图6是在该实施例中在图5中示出的工序的一个平面图。
图7是示出在该实施例中在图5中示出的工序中的多个存储单元的结构的一个平面图。
图8是示出在该实施例中在图5中示出的工序后进行的工序的剖面图。
图9是在该实施例中在图8中示出的工序的一个平面图。
图10是示出在该实施例中在图8中示出的工序后进行的工序的剖面图。
图11是在该实施例中在图10中示出的工序的一个平面图。
图12是示出在该实施例中在图10中示出的工序后进行的工序的剖面图。
图13是在该实施例中在图12中示出的工序的一个平面图。
图14是示出在该实施例中各晶体管的阈值电压与栅长的依存性的图。
图15是与本发明的实施例2有关的半导体装置的一个剖面图。
图16是示出在该实施例中在图15中示出的半导体装置的制造方法的一个工序的剖面图。
图17是在该实施例中在图16中示出的工序的一个平面图。
图18是与本发明的实施例3有关的半导体装置的一个剖面图。
图19是与本发明的实施例4有关的半导体装置的一个剖面图。
图20是示出现有的SRAM的存储单元的等效电路的图，图20A是示出一个存储单元的等效电路的图，图20B是示出触发电路的等效电路的图。
图21是示出SRAM的存储单元的输入输出特性的图。
图22是示出SRAM的存储单元在备用时的输入输出特性的图。
图23是示出SRAM的存储单元在读出时的输入输出特性的图。
图24是示出SRAM的存储单元在写入时的输入输出特性的图。
具体实施方式
实施例1
作为与本发明的实施例1有关的半导体装置，使用图1、图2和图20A说明具备SRAM的存储单元的半导体装置。图1和图2是示出在图20A的等效电路中示出的SRAM的一个存储单元的剖面和平面结构的一例，图1是示出沿图2的A-A的剖面结构的图。
参照图1和图2，在n型硅衬底1的表面中形成了p型阱3。在该p型阱3的表面上使栅绝缘膜4介入形成字线5a。字线(栅电极)5a具有多晶硅硅化物(policide)结构，在下层形成掺了磷的多晶硅膜，在上层形成硅化钨膜等的金属硅化钨膜。以夹住该字线5a的方式在p型阱3的表面中形成n-、n+型漏区6a、8a，n-、n+型源区6b、8b。由字线(栅电极)5a、n-、n+漏区6a、8a和n-、n+源区6b、8b构成存取晶体管A1。
此外，在p型阱3的表面上使栅绝缘膜4介入形成栅电极5b、5c。栅电极5b、5c与字线5a同样具有多晶硅硅化物(policide)结构。以夹住该栅电极5b的方式在p型阱3的表面中形成n-、n+型漏区6b、8b，n-、n++型源区6c、10。由栅电极5b、n-、n+型漏区6b、8b和n-、n++型源区6c、10构成驱动晶体管D1。如图1中所示，存取晶体管A1的n-、n+源区6b、8b与驱动晶体管D1的n-、n+型漏区6b、8b是共同的。
在n型硅衬底1上形成氧化硅膜11，以便覆盖字线(栅电极)5a和栅电极5b。在该氧化硅膜11上形成成为沟道区的掺了磷的杂质区12a、12b、12c。形成氧化硅膜13，以便覆盖杂质区12a、12b、12c。在该氧化硅膜13上形成布线15a、15b。由布线15b、氧化硅膜13和杂质区12b构成成为负载元件L1的p沟道型TFT(薄膜晶体管)。该负载元件的一端导电性地连接到驱动晶体管D1和存取晶体管A1的n-·n+型源·漏区6b、8b上。负载元件的另一端连接到电源上。
形成层间绝缘膜16，以便覆盖布线15a、15b。在该层间绝缘膜16上形成位线18a、18b。例如，位线18a通过埋入到位线接触孔17a中的导体和布线15a导电性地连接到存取晶体管A1的n-、n+漏区6a、8a上。此外，位线18b通过埋入到位线接触孔17b中的导体和布线导电性地连接到另一个存取晶体管(图中未示出)的漏区上。与本实施例有关的半导体装置如上述那样来构成。
其次，使用图说明上述的半导体装置的制造方法。首先参照图3，作为使用氧化硅膜和氮化硅膜有选择地进行热氧化的方法，例如使用LOCOS(硅的局部氧化)法，在n型硅衬底1上形成由氧化硅膜构成的膜厚约3000埃的场绝缘膜2。其后，在硅衬底1上除去为了有选择地进行热氧化而使用的氧化硅膜和氮化硅膜。其次，在n型硅衬底1的整个表面上，例如通过以注入能量200～700KeV、剂量1.0×1012～1.0×1013/cm2注入硼等p型杂质，同时以注入能量30～70KeV、剂量3.0×1012/cm2注入硼等p型杂质，形成p型阱区3。以这种方式形成的p型阱3的杂质浓度为1.0×1016～1.0×1018/cm3。
其后，利用热氧化法形成由氧化硅膜构成的膜厚约40～100埃的栅绝缘膜4。利用应用了磷化氢(PH3)等的气体的LPCVD(低压化学汽相淀积)法，在该栅绝缘膜上形成膜厚约1000埃、磷浓度约1.0×1020～8.0×1020/cm3的掺了磷的多晶硅膜(图中未示出)。在该多晶硅膜上形成硅化钨膜(图中未示出)。
其后，利用光刻法，在硅化钨膜上对预定的光致抗蚀剂(图中未示出)进行图形刻蚀。以该光致抗蚀剂为掩模，利用RIE(反应离子刻蚀)法，通过对硅化钨膜和多晶硅膜进行刻蚀，形成字线5a、栅电极5b、5c。
再有，虽然字线5a、栅电极5b、5c是由硅化钨膜和掺了磷的多晶硅膜构成的多晶硅硅化物结构，但也可以只是掺了磷的多晶硅膜的结构。
其后，在硅衬底1的整个表面上，例如，通过以注入能量30～70KeV、注入角度为45°的倾斜旋转注入、剂量1.0×1013～5.0×1013/cm2注入砷，分别在被字线5a、栅电极5b、5c掩蔽的区域外的区域中形成n-型漏区6a、n-型源·漏区6b、n-型源区6c。以这种方式形成的n-型源·漏区6a、6b、6c具有约1.0×1017～5.0×1019/cm3的浓度。
其次，参照图4，利用LPCVD法在硅衬底1上形成膜厚为500～1500埃的氧化硅膜(图中未示出)，以便覆盖字线5a、栅电极5b、5c。通过对该氧化硅膜进行RIE法的刻蚀，在字线5a和栅电极5b、5c的两侧壁面上分别形成宽度约500～1500埃的侧壁氧化膜7a～7f。
其后，在硅衬底1的整个表面上通过以注入能量30～70KeV、剂量1.0×1015～5.0×1015/cm2注入砷，分别在被字线5a、栅电极5b、5c和侧壁氧化膜7a～7f掩蔽的区域外的区域中形成n+型漏区8a、n+型源·漏区8b、n+型源区8c。以这种方式形成的n+型源·漏区8a、8b、8c的杂质浓度约为10×1020～10×1021/cm3，其深度约为0.05～0.15μm。
其次，参照图5，形成露出在图4中示出的n+型源区8c的表面的光致抗蚀剂9。通过以该光致抗蚀剂9为掩模，以注入能量50～100KeV、剂量1.0×1015～5.0×1015/cm2注入砷，形成具有比n+型源·漏区8a、8b、8c高的杂质浓度、而且比其深的n++型源区10。以这种方式形成的n++型源区10的杂质浓度约5×1020～1×1022/cm3，其深度约为0.10～0.25μm。
由此，形成LDD(轻掺杂漏)结构的存取晶体管A1和驱动晶体管D1，缓和了漏区附近的电场。其后，除去抗蚀剂9。再有，在图6中示出该工序中的SRAM的一个存储单元的平面结构，在图7中示出2×3个单元的平面结构。特别是，图5是示出沿图6的A-A的剖面结构的图。
其次，参照图8，利用LPCVD法在硅衬底1上形成膜厚为2000～10000埃的氧化硅膜11，以便覆盖字线5a、栅电极5b、5c。利用LPCVD法在该氧化硅膜11上形成膜厚为200～1000埃的多晶硅膜。对该多晶硅膜以注入能量30KeV、剂量1.0×1012～1.0×1014/cm2注入磷。
其后，在该注入了磷的多晶硅膜上，利用光刻法形成预定的光致抗蚀剂图形(图中未示出)。以该光致抗蚀剂图形为掩模，利用RIE法，通过对多晶硅膜进行刻蚀，形成成为沟道区的杂质区12a、12b、12c。在图9中示出该工序中的存储单元的平面结构。图8是示出沿图9的A-A的剖面结构的图。
其次，参照图10，利用LPCVD法在氧化硅膜11上形成膜厚为100～300埃的氧化硅膜13，以便覆盖杂质区12a、12b、12c。利用光刻法在该氧化硅膜13上形成预定的光致抗蚀剂图形(图中未示出)。以该光致抗蚀剂图形为掩模，通过对氧化硅膜13、11等进行各向异性刻蚀，分别形成露出n+型漏区8a、n+型源·漏区8b、栅电极5c的表面的接触孔14a、14b、14c。在图11中示出该工序中的存储单元的平面结构。图10是示出沿图11的A-A的剖面结构的图。
其次，参照图12，利用LPCVD法在氧化硅膜13上形成膜厚为1000～2000埃的、磷浓度为1.0×1020～8.0×1020/cm3的掺了磷的多晶硅膜(图中未示出)，以便充填接触孔14a、14b、14c。利用光刻法在该多晶硅膜上形成预定的光致抗蚀剂图形(图中未示出)。以该光致抗蚀剂图形为掩模，利用RIE法，通过对掺了磷的多晶硅膜进行刻蚀，形成布线15a、15b。杂质区12b、氧化硅膜13和布线15b分别作为沟道区、栅绝缘膜和栅电极，成为作为SRAM的存储单元的负载元件的p沟道型TFT(薄膜晶体管)。再有，在图13中示出该工序中的存储单元的平面结构。图12是示出沿图13的A-A的剖面结构的图。
其后，利用已知的方法，形成层间绝缘膜16，使其覆盖布线15a、15b，同时通过形成位线接触孔和由铝布线等构成的位线，完成图1中示出的半导体装置。
按照上述的半导体装置，驱动晶体管D1的n++型源区10与存取晶体管A1的n-、n+型漏区6a、8a、6b、8b相比，其杂质浓度高、而且形成得较深。因此，利用反短沟道效应，可使驱动晶体管D1的阈值电压比存取晶体管A1的阈值电压高。
以下说明该反短沟道效应。按照文献(C.S.Rafferty et al.：IEDMTech.Digest(1993)pp.311-314)，首先，利用形成驱动晶体管D1的n++型源区10和漏区6b、8b时的离子注入，在硅衬底1中发生点缺陷。该点缺陷从n++型源区10和漏区6b、8b向沟道方向扩散。与此相随，驱动晶体管D1的沟道区中的杂质(硼)的扩散加速。此时，驱动晶体管D1的栅长越短，n++型源区10与漏区6b、8b的距离缩小，故已扩散的点缺陷容易变得过剩，使杂质(硼)的扩散进一步加速。该点缺陷在栅电极5b正下方的栅绝缘膜4与硅衬底1的界面处消灭。因此，点缺陷本身在沟道区中具有以其界面附近作为浓度的峰值的浓度梯度。由此，作为结果在沟道区正下方的杂质(硼)发生聚积(pile-up)，驱动晶体管的阈值电压就上升。特别是已知，该现象在晶体管的栅长为0.4μm以下时显著地显现出来。
此外，在驱动晶体管D1的n++型源区10中，通过将杂质浓度设定为比n+型漏区6a、8a、6b、8b更高的浓度，而且通过形成得较深，使n++型源区10的电阻降低。由此，流过n++型源区10的电流增加。由此，驱动晶体管的电流驱动能力提高，驱动晶体管的电流驱动能力对存取晶体管的电流驱动能力的比(β比)增大，其结果，静态噪声容限变大。即，存储单元的工作的稳定性提高。
再者，在驱动晶体管D1的漏区6b、8b中，由于杂质浓度比n++型源区10的杂质浓度低，而且比n++型源区10形成得浅，故可容易地防止驱动晶体管D1中的穿通现象的发生。
其次，为了观察上述的的半导体装置中的存取晶体管A1和驱动晶体管D1的阈值电压与栅长的依存性，通过与上述的方法相同的方法，制成分别相当于存取晶体管和驱动晶体管的晶体管。即，制成源·漏区具有与n-、n+型源·漏区6b、8b、6a、8a相同的杂质浓度和深度的晶体管，同时制成源区具有与n-、n++型源区6c、10、漏区具有与n-、n+型漏区6b、8b分别相同的杂质浓度和深度的晶体管。
在图14中示出这些晶体管的阈值电压(Vth)与栅长(L)的依存性。按照图14，利用反短沟道效应，相当于驱动晶体管的晶体管的阈值电压比相当于存取晶体管的晶体管的阈值电压高。例如，在栅长L为0.25μm的情况下，相当于驱动晶体管的晶体管的阈值电压为0.83V，而相当于存取晶体管的晶体管的阈值电压为0.75V。
由以上的结果可知，通过提高SRAM的存储单元的静态噪声容限，存储单元的工作变得稳定。
此外，在上述的半导体装置中，例如，由于没有必要为了控制驱动晶体管等的阈值电压而有选择地将杂质注入到该栅电极正下方的硅衬底中，故不需要附加的工艺，可抑制生产成本的上升。
实施例2
使用图说明与本发明的实施例2有关的半导体装置。参照图15，在驱动晶体管D1的n++型源区10上形成硅化钛膜19。形成氧化硅膜20，以便覆盖字线5a、栅电极5b、5c。由于关于除此以外的结构与实施例1中已说明的图1中示出的半导体装置的结构相同，故对同一部件附以同一符号，省略其说明。
其次，使用图说明上述的半导体装置的制造方法。参照图16，到形成n+型漏区8a、n+型漏区8b和n+型源区8c(图中未示出)为止，与实施例1中已说明的图3和图4中示出的工序相同。其后，利用LPCVD法在硅衬底1上形成膜厚为300～1000埃的氧化硅膜(图中未示出)，以便覆盖字线5a、栅电极5b、5c等。其后，利用光刻法和RIE法，有选择地除去位于驱动晶体管D1的n+型源区8c上的氧化硅膜。通过这样做，形成氧化硅膜20。
其后，利用与在图5中已说明的方法相同的方法，形成驱动晶体管D1的n++型源区10。其次，利用溅射法在氧化硅膜20上形成膜厚约300埃的钛膜，以便覆盖n++型源区10。其后，例如以温度700～800℃、时间约1分进行RTA(快速热处理)处理。由此，只在驱动晶体管D1的n++型源区10上有选择地形成硅化钛膜19。其后，例如使用硫酸等除去遗留在氧化硅膜20上的钛膜。然后，以温度700～900℃、时间约1分再次进行RTA处理。
以这种方式形成的硅化钛膜10的薄层电阻约5～10Ω/cm2。再有，虽然形成硅化钛膜作为金属硅化物膜，但除此以外也可应用硅化钴膜或硅化镍膜等其它高熔点金属硅化物膜。在图17中示出该工序中的存储单元的平面结构。图16是示出沿图17的A-A的平面结构的图。其后，经过与实施例1中已说明的从图8到12中示出的工序相同的工序，完成图15中示出的半导体装置。
在上述的半导体装置中，只在驱动晶体管D1的n++型源区10上形成硅化钛膜19。如图20(a)的等效电路中所示，将该n++型源区10连接到地一侧。由此，除了实施例1中已说明的效果之外，还可得到下述效果：驱动晶体管D1的地一侧的布线的电阻进一步降低，地电位变得稳定，而且驱动晶体管D1的电流驱动能力提高，β比提高。其结果，静态噪声容限提高，存储单元的工作变得更稳定。
此外，在将驱动晶体管D1的n++型源区10连接到地一侧的同时，由于也将p型阱3固定在地一侧的电位上，故n++型源区10与p型阱3之间不产生电位差。因此，可防止在两者之间流过结漏泄电流。
再者，通过在n++型源区10上形成硅化钛膜9，如果与不形成n++型源区10、在n+型源区8c上形成硅化钛膜的情况比较，则可有效地防止砷从源区异常地扩散到硅化钛膜中、从而使硅化钛膜与源区的连接电阻上升的情况。
再有，硅化钛膜9只在n++型源区10上形成，而在例如也在存取晶体管A1的n+型漏区8a上形成的情况下，在位线成为高电平时，产生从n+型漏区8a向p型阱3发生结漏泄电流，消耗电流增加的问题。因此，希望硅化钛膜9只在n++型源区10上形成。
实施例3
使用图说明与本发明的实施例3有关的半导体装置。参照图18，驱动晶体管D1的漏区只是n-型漏区6b，存取晶体管A1的源区只是n-型源区6b(共用)。由于关于除此以外的结构与实施例1中已说明的图1中示出的半导体装置的结构相同，故对同一部件附以同一符号，省略其说明。
在该半导体装置中，除了在实施例1中已说明的图4中示出的工序中不形成n+型源·漏区8b之外，经过与实施例1中已说明的工序相同的工序，可制造该半导体装置。
按照上述的半导体装置，作为存取晶体管A1的漏区只是n-型源区6b。由此，流过存取晶体管A1的源区的电流变少，存取晶体管A1的电流驱动能力下降。由此，除了实施例1中已说明的效果之外，可得到β比进一步提高的效果。其结果，存储单元的静态噪声容限进一步提高，工作变得稳定。
实施例4
使用图说明与本发明的实施例4有关的半导体装置。参照图19，驱动晶体管D1的漏区只是n-型漏区6b，存取晶体管A1的源区只是n-型源区6b(共用)。由于关于除此以外的结构与实施例2中已说明的图15中示出的半导体装置的结构相同，故对同一部件附以同一符号，省略其说明。
在该半导体装置中，除了在实施例1中已说明的图4中示出的工序中不形成n+型源·漏区8b之外，经过与实施例1和实施例2中已说明的相同的工序，可制造该半导体装置。
按照上述的半导体装置，作为存取晶体管A1的源区只是n-型源区6b。由此，流过n-型源区6b的电流变少，存取晶体管A1的电流驱动能力下降。由此，除了实施例2中已说明的效果之外，与实施例3有关的半导体装置相同，可得到β比提高的效果。其结果，存储单元的静态噪声容限进一步提高，工作变得稳定。

Claims (4)

1.一种具备静态随机存取存储器的半导体装置，其特征在于，包括：
在半导体衬底(1)的主表面上形成的第1导电型区(3)；
第2导电型的第1杂质区(6c)、第2杂质区(6b)和第3杂质区(6a)，在上述第1导电型区(3)的主表面中分别隔开一定距离而形成并具有第1杂质浓度；
第2导电型的第4杂质区(8a)，在主表面中在上述第3杂质区(6a)内形成，它比第3杂质区(6a)深，具有比上述第1杂质浓度高的第2杂质浓度；
第1栅电极(5b)，在被上述第1杂质区(6c)和上述第2杂质区(6b)夹住的上述第1导电型区的表面上使栅氧化膜(4)介入而形成；
第2栅电极(5a)，在被上述第2杂质区(6b)和上述第3杂质区(6a)夹住的上述第1导电型区的表面上使栅绝缘膜(4)介入而形成；以及
第2导电型的第5杂质区(10)，在主表面中在上述第1杂质区(6c)内形成，它比上述第2杂质区(6b)深，具有比上述第2杂质浓度高的第3杂质浓度；
下述的静态存储单元，该静态存储单元包括：
触发器，由其栅与漏交叉地连接的1对驱动晶体管(D1、D2)和分别连接在各驱动晶体管(D1、D2)的漏与电源之间的负载元件构成；以及
存取晶体管(A1、A2)，分别连接在各驱动晶体管(D1、D2)的漏与1对位线之间、而且其栅连接到字线上，
上述存取晶体管的漏区是上述第3杂质区(6a)和上述第4杂质区(8a)，
上述存取晶体管的源区包含上述第2杂质区(6b)，
上述存取晶体管的栅是上述第2栅电极(5a)，
上述驱动晶体管的漏区包含上述第2杂质区(6b)，
上述驱动晶体管的源区是上述第1杂质区(6c)和上述第5杂质区(10)，
上述驱动晶体管的栅是上述第1栅电极(5b)。
2.如权利要求1中所述的半导体装置，其特征在于：
包含只在上述第5杂质区(10)的表面上形成的导电层(19)。
3.如权利要求2中所述的半导体装置，其特征在于：
上述导电层(19)是金属硅化物膜。
4.如权利要求1中所述的半导体装置，其特征在于：
包含第2导电型的第6杂质区(8b)，该第6杂质区(8b)在主表面中在上述第2杂质区(6b)内形成，具有比上述第1杂质浓度高且比上述第3杂质浓度低的第4杂质浓度，它比上述第2杂质区(6b)深，比上述第5杂质区(10)浅。
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