CN1184332A - 半导体器件及其制造和装配方法 - Google Patents
半导体器件及其制造和装配方法 Download PDFInfo
- Publication number
- CN1184332A CN1184332A CN97122607A CN97122607A CN1184332A CN 1184332 A CN1184332 A CN 1184332A CN 97122607 A CN97122607 A CN 97122607A CN 97122607 A CN97122607 A CN 97122607A CN 1184332 A CN1184332 A CN 1184332A
- Authority
- CN
- China
- Prior art keywords
- film portion
- semiconductor chip
- outside
- semiconductor device
- external electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Abstract
本发明提供一种包括封装薄膜的半导体器件,它包含:其上装配有半导体芯片的器件装配薄膜部分;位于器件装配薄膜部分上并形成有外部电极焊盘的外部连接薄膜部分;提供于器件装配薄膜部分端部与外部连接薄膜部分端部之间的弯曲部分;以及经弯曲部分将半导体芯片的电极焊盘与外部电极焊盘电连接起来的内部引线。
Description
本发明涉及封装(package)尺寸基本上与半导体芯片相同的半导体器件,它特别适用于多输出半导体芯片,本发明还涉及它的制造和装配方法。
通常将尺寸与半导体芯片基本相同的封装称为芯片尺寸封装、μ-BGA、芯片规模封装(CSP)等,各种类型的这类封装已经有了一定的发展。图24为具有普通模制型封装的半导体器件的分解透视图。这种半导体器件的制造步骤是:在LSI芯片241的电极焊盘上形成凸起242,随后利用尺寸与LSI基本相同的注模树脂243,通过转移模具将LSI芯片241密封起来,最后在外部电极上淀积焊球244。
图25示出了普通薄膜(薄膜载带)型半导体器件的剖面图。该半导体器件的制造步骤如下。LSI芯片251表面涂上弹性粘合剂(合成橡胶)252,表面形成内部引线253和外部连接焊盘254的聚酰亚胺255与LSI芯片251表面借助弹性粘合剂252紧固在一起,内部引线253粘结在LSI芯片251的芯片电极焊盘上,而焊球256淀积在外部连接焊盘254上。
另外,图26为普通倒装法粘结型封装的半导体器件的剖面图。该半导体器件的制造步骤为:在LSI芯片261表面形成凸起262,随后在陶瓷或有机材料构成的衬底263上面朝下粘结LSI芯片261,接着利用密封树脂264密封芯片。焊球265淀积在衬底263的反面。如果采用图24-26所示任一种封装,则可以制造出封装尺寸基本上与LSI相同的半导体器件。
但是对于图24所示的半导体器件而言,需要专用的转移模具,采用该模具不利于降低半导体器件的成本。
此外,对于图25所示的半导体器件而言,由于在LSI芯片与带子之间使用了弹性粘结剂,所以可能会沾污或损坏LSI芯片表面,导致可靠性下降。另外,当把LSI芯片与内部引线连接起来时,采用的是一次粘结一根引线的单粘结方法。因此在多输出封装中,延长了粘结时间,并且不利于降低半导体器件的成本。
此外,对于图26所示的半导体器件而言,多输出封装中的衬底是多层衬底并且价格昂贵,因此如果LSI芯片的尺寸较大,则在某些情况下,衬底与LSI芯片之间热膨胀系数的差异可能会降低可靠性。
针对上述情况,本发明的一个目标是提供一种成本低廉、可靠性高的适用于多输出LSI芯片的半导体器件及其制造和装配方法,从而克服上述现有技术存在的缺陷。
为此,根据本发明的第一方面,提供了一种包括封装薄膜的半导体器件,其特征在于它包含了:其上装配有半导体芯片的器件装配薄膜部分;位于器件装配薄膜部分上并形成有外部电极焊盘的外部连接薄膜部分;提供于器件装配薄膜部分端部与外部连接薄膜部分端部之间的弯曲部分;以及经弯曲部分将半导体芯片的电极焊盘与外部电极焊盘电学连接起来的内部引线。
按照本发明的第二方面,提供了一种包括封装薄膜的半导体器件,其特征在于它包含了:其上装配有半导体芯片的器件装配薄膜部分,器件装配薄膜部分面对半导体芯片的正面;位于半导体芯片反面并形成有外部电极焊盘的外部连接薄膜部分;提供于器件装配薄膜部分端部与外部连接薄膜部分端部之间的弯曲部分;以及经弯曲部分将半导体芯片的电极焊盘与外部电极焊盘电学连接起来的内部引线。
按照本发明的第三方面,提供了一种包括装配有半导体芯片的封装薄膜的半导体器件,半导体芯片的电极焊盘位于沿着芯片中央部分或者芯片中心线的区域内,其特征在于所述封装薄膜包含:在沿着与形成半导体芯片电极焊盘的区域相对应的中央部分或中心线的区域内形成的器件过孔;在形成器件过孔以外区域内形成的外部电极焊盘;以及将半导体芯片的电极焊盘与外部电极焊盘连接起来的内部引线。
按照本发明的第四方面,提供了一种包括装配有半导体芯片的封装薄膜的半导体器件,半导体芯片的电极焊盘位于芯片的周边部分,其特征在于所述封装薄膜包含了:在对应半导体芯片电极焊盘形成部分的周边区域内形成的器件过孔;在形成器件过孔以外区域内形成的外部电极焊盘;以及将半导体芯片的电极焊盘与外部电极焊盘连接起来的内部引线,其中封装薄膜与半导体芯片之间的空间用密封树脂固定。
按照本发明的第五方面,提供了一种包括封装薄膜的半导体器件,其特征在于它包含了:其上装配有半导体芯片的器件装配薄膜部分,芯片带有一个位于预定区域内的电极焊盘,器件装配薄膜部分面对半导体芯片的正面;位于半导体芯片反面并形成有外部电极焊盘的外部连接薄膜部分;提供于器件装配薄膜部分端部与外部连接薄膜部分端部之间的弯曲部分;以及内部引线,其中器件装配薄膜部分有一个在与形成半导体芯片电极焊盘形成部分的预定区域内形成的器件过孔和在形成器件过孔以外区域内形成的外部电极焊盘,内部引线将半导体芯片的电极焊盘与器件装配薄膜部分的外部电极焊盘电连接起来,并经弯曲部分将半导体芯片的电极焊盘与外部连接薄膜部分连接起来。
按照本发明的第六方面,提供了一种制造半导体器件的方法,其特征在于包含以下步骤:制备具有平面型结构的封装薄膜,其部分被分为形成有器件过孔的器件装配薄膜部分、外部连接薄膜部分以及位于器件装配薄膜部分与外部连接薄膜部分之间的弯曲部分,外部电极焊盘形成于封装薄膜第一表面侧的外部连接薄膜部分,内部引线从器件过孔经弯曲部分到达外部电极焊盘;通过将内部引线粘结到位于过孔形成部分的半导体芯片电极焊盘将半导体芯片装配到第一表面侧的器件装配薄膜部分上;以及将外部连接薄膜部分朝封装薄膜的第二表面侧弯曲180°并将其固定。
按照本发明的第七方面,提供了一种制造半导体器件的方法,其特征在于包含以下步骤:制备具有平面型结构的封装薄膜,其部分被分为形成有器件过孔的器件装配薄膜部分、外部连接薄膜部分以及位于器件装配薄膜部分与外部连接薄膜部分之间的弯曲部分,外部电极焊盘形成于封装薄膜第一表面侧的外部连接薄膜部分,内部引线从器件过孔经弯曲部分到达外部电极焊盘;通过将内部引线粘结到位于过孔形成部分的半导体芯片正面上的电极焊盘将半导体芯片装配到封装薄膜第二表面侧的器件装配薄膜部分上;以及将外部连接薄膜部分朝封装半导体芯片反面侧弯曲180°并将其固定在反面。
根据本发明的第八方面,提供了一种制造半导体器件的方法,其特征在于包含以下步骤:制备带有沿其中央部分或中心线部分放置的电极焊盘的半导体芯片以及封装薄膜,封装薄膜带有沿着与形成半导体芯片电极焊盘的区域相对应的中央部分或中心线的区域内形成的器件过孔,外部电极焊盘形成于器件过孔以外区域内的封装薄膜外部连接表面侧,内部引线从器件过孔引出到达外部电极;以及通过将内部引线粘结到器件过孔形成区域内的半导体芯片电极焊盘将半导体芯片装配到封装薄膜的器件装配表面侧。
根据本发明的第九方面,提供了一种制造半导体器件的方法,其特征在于包含以下步骤:制备带有沿其中央部分或中心线的部分放置的电极焊盘的半导体芯片以及封装薄膜,封装薄膜包带有沿着与形成半导体芯片电极焊盘的区域的中央部分或中心线的区域内形成的器件过孔,外部电极焊盘形成于器件过孔以外区域内的封装薄膜的外部连接表面侧,内部引线从器件过孔引出到达外部电极;以及通过将内部引线粘结到器件过孔形成区域内的半导体芯片电极焊盘,并使密封树脂流入封装薄膜与半导体芯片正面之间的间隔将半导体芯片装配到封装薄膜的器件装配表面侧。
根据本发明的第十方面,提供了一种制造半导体器件的方法,其特征在于包含以下步骤:制备电极焊盘位于预定部分的半导体芯片以及封装薄膜,封装薄膜具有平面型结构,其部分被分为在确定区域内形成有器件过孔的器件装配薄膜部分、外部连接薄膜部分以及位于器件装配薄膜部分与外部连接薄膜部分之间的弯曲部分,外部电极焊盘形成于封装薄膜第一表面侧和除在第一表面侧上的器件装配薄膜部分形成器件过孔以外的部分,内部引线从器件过孔引出到达各个外部电极焊盘;通过将内部引线粘结到位于过孔形成部分的半导体芯片正面上的电极焊盘将半导体芯片装配到封装薄膜第二表面侧的器件装配薄膜部分上;以及将外部连接薄膜部分朝半导体芯片反面侧弯曲180°并将其固定在反面。
按照本发明的第十一方面,提供了一种将半导体器件紧密装配到母板上的方法,其特征在于包括以下步骤:在母板电极焊盘上淀积焊球;以及将半导体器件放置在母板上并熔融焊球以将母板电极焊盘与半导体器件外部电极焊盘连接起来。
按照本发明的第十二方面,提供了一种将多个叠加的半导体器件装配到母板上的方法,其特征在于包括以下步骤:使形成于其中一个外部连接薄膜部分上的外部电极焊盘与第一个半导体器件的器件装配薄膜部分叠加在母板的电极焊盘上,并使形成于其中一个外部连接薄膜部分上的外部电极焊盘与第二个半导体器件的器件装配薄膜部分叠加在第一个半导体器件的另一薄膜部分的外部电极焊盘上,从而电连接叠加的电极。
通过以下结合附图对本发明的描述,可以进一步理解本发明的各种目标、特征和优点。
图1A为取自按照本发明第一实施例的半导体器件所用封装薄膜内部引线形成表面(第一表面)侧的顶视图;
图1B为沿图1A中直线A-A剖取的剖面图;
图1C为按照本发明第一实施例的半导体器件制造过程的剖面结构示意图;
图1D为按照本发明第一实施例的半导体器件制造过程的剖面结构示意图;
图1E为按照本发明第一实施例的半导体器件的剖面结构示意图;
图2A为按照本发明第二实施例的半导体器件所用封装薄膜的剖面示意图;
图2B为按照本发明第二实施例的半导体器件的剖面结构示意图;
图3A为按照本发明第三实施例的半导体器件的整体剖面示意图;
图3B为图3A所示部分E的局部放大剖面示意图;
图4A为按照本发明第四实施例的半导体器件剖面结构示意图,在第四实施例中为本发明第一实施例的半导体器件提供有盒状保护框架;
图4B为按照本发明第四实施例的半导体器件剖面结构示意图,在第四实施例中为本发明第一实施例的半导体器件提供有无底保护框架;
图5为按照本发明第五实施例的半导体器件剖面结构的示意图;
图6为按照本发明第六实施例的半导体器件剖面结构的示意图;
图7A为按照本发明第七实施例的半导体器件的剖面结构示意图;
图7B为按照本发明第七实施例的半导体器件制造过程的示意图;
图8A为按照本发明第八实施例的半导体器件的剖面结构示意图;
图8B为按照本发明第八实施例的半导体器件制造过程的示意图;
图9A为取自按照本发明第九实施例的半导体器件所用封装薄膜的内部引线形成表面(第一表面)侧的前视图;
图9B为沿图9A直线A-A’剖取的剖面示意图;
图10为按照本发明第十实施例的半导体器件的剖面结构示意图;
图11为按照本发明第十一实施例的半导体器件的剖面结构示意图;
图12A为按照本发明第十二实施例的半导体器件剖面结构示意图,在第十二实施例中为本发明第九实施例的半导体器件提供有盒状保护框架;
图12B为按照本发明第十二实施例的半导体器件剖面结构示意图,在第十二实施例中为本发明第九实施例的半导体器件提供有无底保护框架;
图13为按照本发明第十三实施例的半导体器件的剖面结构示意图;
图14为按照本发明第十四实施例的半导体器件的剖面结构示意图;
图15A为取自按照本发明第十五实施例的半导体器件所用封装薄膜的内部引线形成表面(第一表面)侧的前视图;
图15B为沿图15A直线A-A’剖取的剖面示意图;
图16A为按照本发明第十六实施例的半导体器件剖面结构示意图,在第十六实施例中为本发明第十五实施例的半导体器件提供有盒状保护框架;
图16B为按照本发明第十六实施例的半导体器件剖面结构示意图,在第十六实施例中为本发明第十五实施例的半导体器件提供有无底保护框架;
图17为按照本发明第十七实施例的半导体器件的剖面结构示意图;
图18A为取自本发明第十八实施例半导体器件所用封装薄膜外部连接表面侧的顶视图;
图18B为沿图18A中直线A-A剖取的剖面图;
图18C为按照本发明第十八实施例的半导体器件的剖面结构示意图;
图19A为取自本发明第十九实施例半导体器件所用封装薄膜外部连接表面侧的顶视图;
图19B为沿图19A中直线A-A剖取的剖面图;
图20为按照本发明第二十实施例的半导体器件的剖面结构示意图;
图21A为按照本发明第二十一实施例的半导体器件剖面结构示意图,在第二十一实施例中为本发明第十九实施例的半导体器件提供有盒状保护框架;
图21B为按照本发明第二十一实施例的半导体器件剖面结构示意图,在第二十一实施例中为本发明第十九实施例的半导体器件提供有无底保护框架;
图22为按照本发明第二十二实施例的半导体器件的剖面结构示意图;
图23为按照本发明第二十三实施例的半导体器件的剖面结构示意图;
图24为包含普通模制型封装的半导体器件的分解透视图;
图25为具有普通薄膜型封装的半导体器件剖面结构的示意图;
图26为具有普通倒装粘结型封装的半导体器件剖面结构的示意图;
图27A为按照本发明的半导体器件装配过程中所用母板基本部分的剖面示意图;
图27B为表示按照本发明的半导体器件装配的剖面结构示意图;
图28为剖面结构示意图,其中多个按照本发明的半导体器件层叠和装配在母板上。
图1A-1E为按照本发明的第一实施例的半导体器件结构及其制造过程的示意图。图1A为取自半导体器件所用封装薄膜1的内部引线形成表面(第一表面)1A侧面的顶视图。图1B为沿图1A中直线A-A’剖取的剖面图。图1C和1D为按照本发明第一实施例的半导体器件制造过程中的剖面结构图。图1E为按照本发明第一实施例的半导体器件的剖面结构示意图。
首先如图1A和1B所示制造封装薄膜1。即内部引线3形成于聚酰亚胺基体树脂2上,其中通过压力打孔在器件装配薄膜部分的预定部分形成器件过孔并在弯曲部分的预定部分形成弯曲过孔13。例如,这里内部引线的形成步骤是:将铜箔附着在基体树脂2的表面,通过光刻方法在铜箔上印制图案,随后焊接或在刻蚀的铜箔上镀锡。图中标号3a表示虚设内部引线。接着绝缘树脂4涂覆在这样制备的基体上,电极焊盘过孔4a通过光刻方法形成于绝缘树脂4上从而露出内部引线3,由此形成外部电极焊盘5。通过印刷方法选择涂覆(印制)绝缘树脂4可以形成外部电极焊盘5。此外比较好的是在弯曲部分1d内的一个或两个表面上涂覆聚酰亚胺弹性树脂6以防止内部引线3强度降低或断开。由此制造出了封装薄膜1。值得注意的是在带式自动键合(TAB)制造技术中,制造出了多个封装薄膜并且用于薄膜载带上。
接着如图1C所示,封装薄膜1的内部引线表面1A(第一表面)与LSI芯片8的表面相对,而LSI芯片的表面8装配在封装薄膜1的器件装配薄膜部分1b。即在封装薄膜1的器件装配薄膜部分1b中,利用热压将内部引线3和虚设内部引线3a一起粘结在形成有镀金凸起7的LSI芯片8的芯片电极焊盘8a上。随后使诸如环氧树脂之类的密封树脂9流入器件装配薄膜部分1b与LSI芯片8表面形成的间隔内,由此将LSI芯片8相对器件装配薄膜部分1b固定并完成装配。这里虚设内部引线3a的作用是在直到LSI芯片8固定为止的这段期间内防止内部引线3断开或者粘部分脱落。在采用TAB技术的情况下,通过在完成LSI芯片装配之后钻孔将封装薄膜1与薄膜载带1a分离。由于内部引线以上述方式一起粘结到半导体芯片的电极焊盘上,因此可以减少处理步骤数,并且降低了制造成本,从而有可能降低封装成本。
如图1D所示,封装薄膜1的外部连接薄膜部分1c在弯曲部分1d处向基体树脂表面1B(第二表面)弯曲180度,并且借助粘结剂10固定在器件装配薄膜部分1b的密封薄膜9的表面。例如,这里将弯曲点设定为距LSI芯片8的外表面侧1毫米。最后,如图1E所示,焊球11淀积在外部电极焊盘5上。
因此根据第一实施例,伸向器件装配薄膜部分1b的器件过孔12的内部引线3(以及虚设内部引线3a)一起粘结到LSI芯片8的芯片电极焊盘8a上以将LSI芯片8装配在器件装配薄膜部分1b上,外部连接薄膜部分1c在弯曲部分1d(距LSI芯片8外表面1毫米)处弯曲180°并且固定在器件装配薄膜部分1b上。因此,由于未采用专用的弹性粘结剂,可以提高可靠性。此外,由于内部引线一起粘结到LSI芯片上而不用专用的转移模具,所以降低了制造成本,从而降低了封装成本。
应该注意的是可以采用这样一种结构,在这种结构中,如图1D所示的那样,没有执行图1E所示的步骤,焊球11没有淀积在外部电极焊盘5上。当将芯片尺寸的封装装配在母板上时,通过向母板侧面提供焊球可以获得令人满意的连接。例如采用印刷技术向母板提供焊球。由于为母板侧面提供了焊球,所以可以同时装配多个封装。因此可以减少将封装装配到母板上的步骤数。此外,在制造封装的过程中,不需要将焊球淀积在外部电极焊盘上的步骤,并且可以减少处理步骤数,从而进一步降低半导体器件的成本。
图2A-2B为按照本发明的第二实施例的半导体器件结构及其制造过程的示意图。图2A为半导体器件所用封装薄膜21的剖面示意图,而图2B为按照本发明第二实施例的半导体器件的剖面结构示意图。
首先如图2A所示制造了封装薄膜1。即基体树脂2经过压力钻孔,形成了器件过孔12、弯曲过孔13和形成外部电极焊盘22用的电极焊盘过孔2a。随后与第一实施例的程序相同,在该基体树脂2上形成内部引线3和虚设内部引线3a,并在上面涂覆绝缘树脂4。此外比较好的是用弹性树脂6涂覆弯曲部分21d。由此制造出包含开孔面对基体树脂表面21B(第一表面)的外部电极焊盘22的封装薄膜21。
接着如图2B所示,LSI芯片8装配在封装薄膜21的器件装配薄膜部分21b上,基体树脂表面21B位于LSI芯片8上。即按照与第一实施例相同的方式,内部引线3和虚设内部引线3a被粘结到形成凸起7的LSI芯片8的芯片电极焊盘8a上。随后利用密封树脂将LSI芯片8固定并装配在器件装配薄膜部分21b上,而外部连接薄膜部分21c在弯曲部分21d处向内部引线形成表面21A(第二表面)弯曲180°,并利用粘结剂10固定在器件装配薄膜部分21b的密封薄膜9的表面。最后焊球11淀积在外部电极焊盘22上。
如上所述,根据第二实施例,在封装薄膜制造过程中,在压力钻器件过孔12等期间预先形成电极焊盘过孔2a,并且通过印制内部引线3在电极焊盘过孔2a内形成外部电极焊盘22。因此可以减少封装薄膜制造步骤数(绝缘树脂光刻处理步骤数)并降低材料(绝缘树脂)成本,从而可以进一步降低半导体器件的成本。
在图2B中,可以采用其中焊球11没有淀积在外部电极焊盘22上的结构。
本发明第三实施例的特征在于内部引线直接粘结在LSI芯片的电极焊盘上而不用形成凸起。图3A和3B为根据本发明第三实施例的半导体器件剖面结构的示意图,其中图3A为总体剖面图,而图3B为图3A中部分E的局部剖面图。应该指出的是除了以下阐述的结构和制造过程以外,其它部分与上述第一实施例的相同。
在图3A和3B中,通过在铜箔31a上镀金层31b并在150℃下退火30分钟形成内部引线31(对于虚设内部引线也是同样处理)。通过没有凸起的热压缩粘结,内部引线31和虚设内部引线被一起直接粘结到LSI芯片8的芯片电极焊盘8a上。
一般情况下,如果没有提供凸起,则LSI芯片的电极焊盘受损严重,并且在焊盘下面会发生开裂等。但是对于通过铜箔31a上镀金层31b形成的内部引线31来说,由于退火其硬度降低。因此利用软化的内部引线31,制成定向粘结从而减轻芯片电极焊盘的受损情况,并防止焊盘下面的开裂等。
因此根据第三实施例,由于无需在LSI芯片上形成凸起,所以可以降低制造成本,从而降低半导体器件的成本。
毫无疑问,第三实施例也可以用于上述第二实施例。此外,可以采用焊球11没有淀积在外部电极焊盘5上的结构。
本发明第四实施例的特征在于提供保护框架来保护LSI芯片的侧面和反面。图4A和4B为按照本发明第四实施例的半导体器件的剖面结构示意图。该半导体器件按排得可向根据上述第一实施例的半导体器件提供图4A所示盒状保护框架41或者图4B所示无底保护框架42。提供的保护框架41覆盖LSI芯片8的侧面和反面,而提供的保护框架42覆盖LSI芯片8的侧面。这些保护框架41和42通过形成绝缘材料或者导电材料获得,例如树脂或金属,并且借助粘结剂10b固定在封装薄膜1的器件装配薄膜部分1b上。
因此根据第四实施例,由于提供了保护框架41或42,所以可以保护LSI芯片8的侧面和反面,从而防止LSI芯片8在处理期间发生侧面和反面的断裂,并预期可以提高装配成品率。
毫无疑问,第四实施例也可以用于上述第二或第三实施例。此外,可以采用焊球11没有淀积在外部电极焊盘5上的结构。
第五实施例的特征在于提供了平板以改善外部连接薄膜部分的平坦度。图5为根据本发明第五实施例的半导体器件的剖面结构示意图。图5所示半导体器件的安排为在根据本发明第一实施例的半导体器件中,在器件装配薄膜部分1b与封装薄膜1的外部连接薄膜部分1c之间提供由绝缘材料或者导电材料(例如金属)构成的平板51。这种平板51利用粘结剂10a和10b固定在器件装配薄膜部分1b的密封树脂9表面与外部连接薄膜部分1c之间。作为粘附平板51的步骤,在完成图1B所示步骤之后,平板51利用粘结剂10a固定在器件装配薄膜部分1b的密封树脂形成部分,而外部连接薄膜部分1c随后弯曲180°并借助粘结剂10b固定在平板51上。
因此按照第五实施例,由于在器件装配薄膜部分1b与外部连接薄膜部分1c之间提供了平板51,所以可以提高外部连接薄膜部分1c与焊球11的平坦度。因此可以改善半导体器件造母板上的装配性能。此外,当采用金属板等作为平板时,可以改善半导体器件的热辐射性能。
毫无疑问,第五实施例也可以用于上述第二、第三或第四实施例。此外,可以采用焊球11没有淀积在外部电极焊盘5上的结构。
本发明第六实施例的特征在于提供基本上呈U形的平板来改善外部连接薄膜部分的平坦度并保护LSI芯片的反面。图6为按照本发明第六实施例的半导体器件的剖面结构示意图。图6所示半导体器件的安排为在根据本发明第一实施例的半导体器件中,提供由绝缘材料或者导电材料(例如金属)构成的基本上呈U形的平板61。LSI芯片8附着在基本呈U形的平板61的底部平板部分61a的内表面(因此器件装配薄膜部分1b与LSI芯片8位于底部平板61a与顶部平板61b之间),并且外部连接薄膜部分1c附着在顶部平板部分61b的外表面。作为粘附基本上呈U形的平板61的步骤,在完成图1B所示步骤之后,LSI芯片8的底面利用粘结剂10a固定在底部平板部分61a,而外部连接薄膜部分1c随后弯曲180°并借助粘结剂10b固定在顶部平板部分61b上。如果采用金属平板等作为基本上呈U形的平板61,则LSI芯片8固定在平板上,平板余下的部分弯曲180°并固定在顶部平板61b上。虽然在图6中,从平面图上看封装薄膜1的弯曲部分1d的内表面的方向(从右到左)与基本呈U形的平板的弯曲部分61c的内表面的方向(从左到右)互相相差180°,但是也可以相差90°。
因此根据第六实施例,由于利用基本上呈U形的平板61,LSI芯片8附着在底部平板部分61a的内表面,并且外部连接薄膜部分1c附着在顶部平板部分61b的外表面,所以可以提高外部连接薄膜部分1c与焊球11的平坦度并保护LSI芯片。此外如果采用金属平板作为基本上呈U形的平板,可以进一步改善封装的热辐射。
毫无疑问,第六实施例也可以用于上述第二或第三实施例。此外,可以采用焊球11没有淀积在外部电极焊盘5上的结构。
本发明第七实施例的特征在于外部连接薄膜部分形成为每层都是导电的两层结构。图7A和7B示出了本发明第七实施例的半导体器件结构和制造过程的示意图。
首先如图7A所示,在外部连接薄膜部分71c内形成包含基准电源(接地)的过孔2b的封装薄膜71。即当器件过孔与弯曲过孔形成于基体树脂2内时,通过压力钻孔还同时形成了过孔2b,并且形成了通向过孔2b的基准(接地)电源内部引线3b。接着按照与第一实施例相同的方式制造封装薄膜71。随后按照与上述第一实施例相同的方式将LSI芯片8装配到封装薄膜71上。然后按照与第五实施例相同的方式弯曲外部连接薄膜部分71c,借助粘结剂10a和10b在器件装配薄膜部分71b与外部连接薄膜部分71c之间提供导电平板72,并且去除过孔2b底部的粘结剂10b。
接着,如图7B所示,在过孔2淀积焊球11a(导电材料),此时焊球11淀积在外部电极焊盘5上。随后该芯片尺寸的封装经过热处理将焊球11a熔融,从而使基准电源内部引线3b和平板72(用作基准电源)电互连接起来。过孔2b与焊球11a的体积最好基本相等。
因此按照第七实施例,由于一方面在器件装配薄膜部分71b与外部连接薄膜部分71c之间提供了导电平板72,另一方面基准电源内部引线3b电连接从而提供了每个表面都导电的两层结构,所以改善了外部连接薄膜部分的平坦度,改善了LSI芯片的热辐射特性,并且抑制了串音噪声。因此可以提高LSI运行速度。
与第二实施例一样,外部电极焊盘可以形成于封装薄膜的基体树脂侧面。而且与第三实施例一样,内部引线可以直接粘结到芯片电极焊盘上而无需采用凸起。此外可以采用与第六实施例一样的导电的接近U形的平板而无需采用导电平板。而且可以采用焊球11没有淀积在外部电极焊盘5的结构。
本发明第八实施例的特征在于外部连接薄膜部分朝LSI芯片反面弯曲并固定在其上。图8A和8B为按照本发明第八实施例的半导体器件结构和制造过程的示意图。在图8A和8B中,与图1-7中相同的部分用相同的标号表示。
首先,如图8A所示,利用第一实施例的封装薄膜1(参见图1A和1B),LSI芯片8被装配在器件装配薄膜部分1b的基体树脂表面1B上,此时封装薄膜1的基体树脂1B(第二表面)被视为LSI芯片8侧面。即,在封装薄膜部分1的器件装配薄膜部分1b中,通过热压粘结,内部引线3和虚设内部引线3a被一起粘结到形成凸起7的LSI芯片8的芯片电极焊盘8a上。随后使密封树脂9流入器件装配薄膜部分1b与LSI芯片8表面形成的间隔内,从而将LSI芯片8相对器件装配薄膜部分1b固定和装配。
随后,如图8B所示,外部连接薄膜部分1c在弯曲部分1d处弯曲180°从而叠加在LSI芯片8的反面面8b并借助粘结剂10固定在芯片的反面8b。最后焊球11淀积在外部电极焊盘5上。
因此根据本发明,由于外部连接薄膜部分1c向LSI芯片8的反面8b弯曲并固定在其上,所以可以不用框架等就能保护LSI芯片8的反面8b和侧面。此外,可以不用平板就能使外部连接薄膜部分1c平坦。而且可以降低半导体器件的成本并提高其可靠性。
与上述第二实施例一样,外部电极焊盘可以形成于封装薄膜的基体树脂侧面。在这种情况下,外部连接薄膜部分的内部引线形成表面粘结到LSI芯片8的反面。而且与第三实施例一样,内部引线可以直接粘结到芯片焊盘8a上而无需采用凸起。而且可以采用焊球11没有淀积在外部电极焊盘5上的结构。
本发明第九实施例的特征在于采用了在器件装配薄膜部分两侧包含外部连接薄膜部分的封装薄膜,并且这些外部连接薄膜部分是分别弯曲的。图9A和9B为按照本发明第九实施例的半导体器件结构和制造方法的示意图。图9A为前视图,这是从内部引线形成面观察该半导体器件所用的封装薄膜91。图9B为沿按照第九实施例的半导体器件的图9A中直线A-A’剖取的剖面结构示意图。在图9A和9B中,与图1-8中相同的部分用相同的标号表示。
首先图9A所示的封装薄膜91的制造方式与上述第一实施例的相同。即通过在形成器件过孔12和两个粘结过孔31a和13b的基体树脂2上印制图案形成内部引线3。随后通过印制图案形成绝缘树脂,从而形成电极焊盘5。值得注意的是,虚设内部引线是不需要的。此外最好涂覆弹性树脂以避免弯曲部分91d和91f(形成弯曲过孔13a和13b的部分)的内部引线3强度变差。封装薄膜1的制造与前述方式相同。
接着,如图9B所示,LSI芯片8装配在器件装配薄膜部分91b上,此时封装薄膜91的器件装配薄膜部分91b的内部引线形成面91A(第一表面)面向LSI芯片8的表面。即在封装薄膜91的器件装配薄膜部分91b,通过热压将内部引线3一起粘结到形成凸起7的LSI芯片8的芯片电极焊盘8a上。随后使密封树脂9流入器件装配薄膜部分91b与LSI芯片8表面形成的间隔,从而将LSI芯片8相对器件装配薄膜部分91b固定和装配。接着外部连接薄膜部分91c和91e分别在弯曲部分91d和91f处弯曲180°从而叠加在器件装配薄膜部分91b的基体树脂表面91B(第二表面)上,并且借助粘结剂10a和10b固定在密封树脂9的表面。最后焊球11淀积在外部电极焊盘5上。
因此根据第九实施例,由于在器件装配薄膜部分91b的两侧上提供了外部连接薄膜部分91c和91e,所以从每个芯片电极焊盘到相应的外部电极焊盘的引线(内部引线)长度与上述第一实施例相比可以缩短,从而可以更有效地进行布线。因此可以提高LSI芯片的运行速度。
与上述第二实施例一样,外部电极焊盘可以形成于封装薄膜的基体树脂侧面。在这种情况下,在LSI芯片8固定在器件装配薄膜部分的基体树脂侧面面向LSI芯片8的表面的状态。而且可以采用焊球11没有淀积在外部电极焊盘5的结构。
本发明第十实施例的特征在于在把形成于封装薄膜两侧的外部连接薄膜部分弯曲之后,使密封树脂流入,并且把LSI芯片装配在封装薄膜上。图10为按照本发明第十实施例的半导体器件的剖面结构示意图。在图10中,与图1-9中相同的部件采用相同的标号。
首先利用按照上述第九实施例的封装薄膜91(参见图9A),封装薄膜91的内部引线形成表面91A(第一表面)被设定为LSI芯片侧面。在封装薄膜91的器件装配薄膜部分91b中,通过热压将内部引线3和虚设内部引线3a一起粘结到形成凸起7的LSI芯片8的芯片电极焊盘8a上。随后外部连接薄膜部分91c和91e分别在弯曲部分91d和91f处弯曲180°从而叠加在基体树脂91侧面。
接着密封树脂9被注入外部连接薄膜部分91c与91e之间的间隔91g内从而将LSI芯片8固定并装配在器件装配薄膜部分91b上,并且将弯曲的外部连接薄膜部分91c和91e固定在器件装配薄膜部分91b上。最后焊球11淀积在外部电极焊盘5上。
因此按照第十实施例,由于弯曲了外部连接薄膜部分91c和91e,并且将密封树脂9注入这些外部连接薄膜部分之间的间隔91g内以固定和装配LSI芯片8并固定外部连接薄膜部分91c和91e,所以不需要固定外部连接薄膜部分的粘结剂和固定外部连接薄膜部分的步骤。因此可以进一步降低制造成本。
外部电极焊盘可以与按照第二实施例一样形成于封装薄膜的基体树脂侧面。而且可以采用焊球11没有淀积在电极焊盘5上的结构。
本发明第十一实施例的特征在于无需凸起就可将在器件装配薄膜部分两侧包含外部连接薄膜的封装薄膜上形成的内部引线直接粘结在LSI芯片的电极焊盘上。图11为按照本发明第十一实施例的半导体器件的剖面结构示意图。在图11中,与图1-10中相同的部件采用相同的标号。
首先制造封装薄膜111。该封装薄膜111安排得使,在按照上述第九实施例的封装薄膜91(参见图9A)中,通过印制图案形成了内部引线31而非内部引线30,在内部引线31中,对第三实施例所用的铜箔进行镀金。为了降低内部引线31的硬度,与上述第三实施例一样在150℃下退火30分钟左右。利用热压将LSI芯片8的内部引线31直接粘结到芯片电极焊盘8a上而无需凸起。其它的制造步骤与第九实施例的相同。
因此,按照第十一实施例,由于无需在LSI芯片的电极焊盘上形成凸起的步骤,所以可以比第九实施例降低更多的成本,从而进一步降低半导体器件的成本。
毫无疑问,第十一实施例也可以用于上述第十实施例。此外,可以采用焊球11没有淀积在外部电极焊盘5上的结构。
本发明第十二实施例的特征在于在具有于封装薄膜两侧形成的两个外部连接薄膜部分是弯曲的结构的半导体器件上提供了保护LSI芯片侧面和反面的保护框架。图12A和12B为按照本发明第十二实施例的半导体器件的结构剖面图。在图12A和12B中,与图1-11中相同的部分采用相同的标号。
根据第十二实施例的半导体器件安排得使,在按照上述第九实施例的半导体器件中,提供了如图12A所示的盒状保护框架41或者如图12B所示的无底保护框架42。保护框架41和42与上述第四实施例中的相同,并且利用粘结剂10c固定在封装薄膜91的器件装配薄膜部分91b上。
因此按照第十二实施例,由于在具有两个外部连接薄膜部分是弯曲的结构的半导体器件上提供了保护框架41或42,所以可以保护LSI芯片8的侧面和反面,从而防止LSI芯片8在处理期间侧面和反面的断裂,预计可以提高装配成品率。
毫无疑问,第十二实施例也可以用于上述第十或第十一实施例。此外,可以采用焊球11没有淀积在外部电极焊盘5上的结构。
本发明第十三实施例的特征在于提供了平板来改善形成于封装薄膜两侧并且在装配LSI芯片时分别弯曲的外部连接薄膜部分的平坦度。图13为按照本发明第十三实施例的半导体器件的结构剖面图。在图13中,与图1-12中相同的部分采用相同的标号。
图13所示半导体器件安排得使,在按照上述第九实施例的半导体器件中,在封装薄膜91的器件与外部连接薄膜部分91c和91e之间提供由绝缘材料或者导电材料(例如金属)构成的平板51。这种平板51利用粘结剂10a、10b和10c固定在器件装配薄膜部分91b的密封树脂9表面与外部连接薄膜部分91c和91e之间。
因此按照第十三实施例,由于在器件装配薄膜部分91b与外部连接薄膜部分91c和91e之间提供了平板51,所以可以提高外部连接薄膜部分91c和91e,即焊球11的平坦度,从而可以改善半导体器件造母板上的装配性能。此外,当采用金属板等作为平板时,可以改善半导体器件的热辐射性能。
毫无疑问,第十三实施例也可以用于上述第十一或第十二实施例。此外,可以采用焊球1 1没有淀积在外部电极焊盘5上的结构。而且可以用第六实施例中所用的接近U形的平板代替这里所用的平板。
而且利用导电平板或者接近U形的平板,按照与上述第七实施例相同的方式,外部连接薄膜部分可以形成为两面导电的两层结构,其中基准电源内部引线形成于封装91上,于外部连接薄膜部分91c和91e内分别提供过孔,并且基准电源内部引线和导电的平板或者接近U形的平板经过过孔电连接起来。因此由于可以降低串音噪声,所以可以提高LSI芯片的运行速度。
本发明第十四实施例的特征在于形成于封装薄膜两侧的外部连接薄膜部分分别向LSI芯片的反面弯曲并且固定在上面。。图14为按照本发明第十四实施例的半导体器件的结构剖面图。在图14中,与图1-13中相同的部分采用相同的标号。
首先如图14所示,利用上述第九实施例中的封装薄膜(参见图9A),LSI芯片8装配在器件装配薄膜部分91b上,此时封装薄膜91的器件装配薄膜部分91b的基体树脂表面91B(第二表面)面向LSI芯片8的表面。即,在封装薄膜91的器件装配薄膜部分91b中,利用热压将内部引线3一起粘结在形成有凸起7的LSI芯片8的芯片电极焊盘8a上。随后使密封树脂9流入器件装配薄膜部分91b与LSI芯片8表面形成的间隔内,由此将LSI芯片8相对器件装配薄膜部分91b固定并完成装配。
随后,外部连接薄膜部分91c和91e在弯曲部分91d处弯曲180°从而叠加在LSI芯片8的反面侧面8b并借助粘结剂10a和10b固定在芯片的反面8b。最后焊球11淀积在外部电极焊盘5上。
因此根据第十四实施例,由于外部淀积薄膜部分91c和91e向LSI芯片8的反面8b弯曲并固定在其上,所以可以不用保护框架等就能保护LSI芯片8的反面8b和侧面。此外,可以不用平板就能使外部连接薄膜部分91c和91e平坦。
与上述第二实施例一样,外部电极焊盘可以形成于封装薄膜的基体树脂侧面。在这种情况下,外部连接薄膜部分的内部引线形成表面粘结到LSI芯片8的反面。而且与上述第三和第十一实施例一样,内部引线可以直接粘结到芯片焊盘8a上而无需采用凸起。而且可以采用焊球11没有淀积在外部电极焊盘5上的结构。
本发明第十五实施例的特征在于采用了在器件装配薄膜部分四个侧面上包含外部连接薄膜部分的封装薄膜,并且这些外部连接薄膜部分是分别弯曲的。图15A和15B为按照本发明第十五实施例的半导体器件结构和制造方法的示意图。图15A为前视图,这是从内部引线形成面观察该半导体器件所用的封装薄膜151。图15B为沿按照第十五实施例的半导体器件的图15A中直线A-A’剖取的剖面结构示意图。在图15A和15B中,与图1-14中相同的部分用相同的标号表示。
首先图15A所示的封装薄膜151的制造方式与上述第一实施例的相同。即通过在形成器件过孔12和呈框状并包围器件过孔12的弯曲过孔13c的基体树脂2上印制图案形成内部引线3。随后通过印制图案形成绝缘树脂,从而形成电极焊盘5。值得注意的是虚设内部引线是不需要的。此外,最好涂覆弹性树脂以避免弯曲部分151d、151e、151f、151j和151k(分别对应呈方框状的弯曲过孔13c的四个侧面的部分)的内部引线3强度变差。封装薄膜151的制造与前述方式相同。
接着,如图15B所示,LSI芯片8装配在器件装配薄膜部分151b上,此时封装薄膜151的器件装配薄膜部分151b的内部引线形成面151A(第一表面)面向LSI芯片8的表面。即在封装薄膜151的器件装配薄膜部分151b,通过热压将内部引线3一起粘结到形成凸起7的LSI芯片8的芯片电极焊盘8a上。随后使密封树脂9流入器件装配薄膜部分151b与LSI芯片8表面形成的间隔,从而将LSI芯片8相对器件装配薄膜部分151b固定和装配。接着外部连接薄膜部分151c、151e、151h和91i分别在弯曲部分151d、151f、151j和151k处弯曲180°从而叠加在器件装配薄膜部分1511b的基体树脂表面1511B(第二表面)上,并且借助粘结剂10a和10b固定在密封树脂9的表面。最后焊球11淀积在外部电极焊盘5上。
因此根据第十五实施例,由于在器件装配薄膜部分151b的四个侧面上分别提供了外部连接薄膜部分,所以从每个芯片电极焊盘到相应的外部电极焊盘的引线(内部引线)长度与上述第一实施例相比可以缩短,从而可以更有效地进行布线。因此可以提高LSI芯片的运行速度。
值得注意的是所提供的布局与上述第十实施例的相同,四个外部连接薄膜部分是弯曲的,并且密封树脂9流入弯曲部分的间隔。而且与上述第三和第十以实施例一样,内部引线无需凸起就可直接连接到芯片电极焊盘8a上。而且可以采用焊球11没有淀积在外部电极焊盘5上的结构。
本发明第十六实施例的特征在于具有四个弯曲的外部连接薄膜部分的结构的半导体器件提供了保护LSI芯片侧面和反面的保护框架或者为改善弯曲的外部连接薄膜部分平坦度的平板。图16A和16B为按照本发明第十六实施例的半导体器件的结构剖面图。在图16A和16B中,与图1-15中相同的部分采用相同的标号。
根据第十六实施例的半导体器件安排得使,在按照上述第十五实施例的半导体器件中,提供了如图16A所示的盒状保护框架41或者如图16B所示的无底保护框架42。保护框架41和42与上述第四实施例中的相同,并且利用粘结剂10c固定在封装薄膜151的器件装配薄膜部分151b上。
因此按照第十六实施例,由于具有四个弯曲的外部连接薄膜部分的结构的半导体器件提供了保护框架41或42,所以可以保护LSI芯片8的侧面和反面,从而防止LSI芯片8在处理期间侧面和反面的断裂,并且预计可以提高装配成品率。
值得注意的是,可以不用保护框架41或42而采用在四个外部连接薄膜部分与密封树脂9之间提供在上述第五实施例中所用的平板的安排,或者采用同时提供保护框架41或42以及上述平板的安排。而且与上述第七实施例一样,利用导电平板,外部连接薄膜部分可以形成为两面导电的两层结构,其中基准电源内部引线形成于封装薄膜151上,并且基准电源内部引线与导电平板通过这些过孔电连接起来。而且可以采用焊球11没有淀积在外部电极焊盘5上的结构。
本发明第十七实施例的特征在于外部连接薄膜部分朝LSI芯片反面弯曲并固定在其上。图17为按照本发明第十七实施例的半导体器件结构的示意图。在图17中,与图1-16中相同的部分用相同的标号表示。
首先,如图17所示,利用上述第十五实施例的封装薄膜151(参见图15A),按照与第十四实施例相同的方法,LSI芯片8被装配在器件装配薄膜部分151b上,此时封装薄膜151的基体树脂151B(第二表面)面向LSI芯片8。接着包括外部连接薄膜部分151c和151e的四个外部连接薄膜部分分别在包含弯曲部分151d和151f的四个弯曲部分弯曲180°从而叠加在LSI芯片8的反面8b,并借助粘结剂10a和10b固定在芯片的反面8b上。最后焊球11淀积在外部电极焊盘5上。
因此根据第十七实施例,由于四个外部电极薄膜部分向LSI芯片8的反面8b弯曲并固定在其上,所以可以不用框架等就能保护LSI芯片8的反面8b和侧面。此外,可以不用平板就能使外部连接薄膜部分1c平坦。
与上述第二实施例一样,外部电极焊盘可以形成于封装薄膜的基体树脂侧面。在这种情况下,外部连接薄膜部分的内部引线形成表面粘结到LSI芯片8的反面。而且与第三实施例一样,内部引线可以直接粘结到芯片焊盘8a上而无需采用凸起。而且可以采用焊球11没有淀积在外部电极焊盘5上的结构。
本发明第十八实施例的特征在于采用了在芯片表面中心线附近形成芯片电极焊盘的LSI芯片。图18A-18C为按照本发明第十八实施例的半导体器件结构和制造方法的示意图。图18A为该半导体器件中所用封装薄膜181的外部连接表面181A的平面图。图18B为沿图18A中直线A-A’剖取的剖面结构示意图。图18C为该半导体器件的剖面结构示意图。在图18A-18C中,与图1-17中相同的部分用相同的标号表示。
如图18A和18B所示,对于在芯片中心线F部分形成芯片电极焊盘182a的LSI芯片182来说,按照与上述第二实施例相同的方法,相应于形成芯片电极焊盘的LSI182部分,在沿中心线F的区域内包含器件过孔183的封装薄膜181。此时,没有形成弯曲过孔,并且封装薄膜181的尺寸设定得与LSI芯片的基本相同。
接着,如图18C所示,按照与第二实施例相同的方式,内部引线3粘结在LSI芯片182的芯片电极焊盘182a上,LSI芯片182装配在封装薄膜181上(但是没有弯曲封装薄膜的步骤),并且焊球11淀积在外部电极焊盘22上。
因此根据第十八实施例,由于沿芯片中心线形成芯片电极焊盘182a的LSI芯片182装配在封装薄膜181上(该封装薄膜包含位于对应芯片电极焊盘形成部分位置的器件过孔183并且具有接近LSI芯片182的尺寸),没有采用热膨胀系数与LSI芯片不同的特殊弹性粘结剂和衬底,所以提供了半导体器件的可靠性。此外,可以减少处理步骤数(封装薄膜弯曲步骤数)并降低材料成本,从而进一步降低半导体器件的成本。而且与上述第一实施例相比,半导体器件的体积更小,重量更轻。
值得注意的是与上述第三实施例一样,内部引线可以直接粘结到芯片电极焊盘上。而且可以采用焊球11没有淀积在外部电极焊盘5上的结构。
本发明第十九实施例的特征在于采用了在芯片表面中心线附近形成芯片电极焊盘的LSI芯片。图19A和19B为按照本发明第十九实施例的半导体器件结构和制造方法的示意图。图19A为该半导体器件中所用封装薄膜191的外部连接表面191A的平面图。图19B为沿图19A中直线A-A’剖取的剖面结构示意图。在图19A和19B中,与图1-18中相同的部分用相同的标号表示。
如图19A所示,对于在芯片中心线F部分形成芯片电极焊盘192a的LSI芯片192来说,按照与上述第一实施例相同的方法,相应于形成芯片电极焊盘的LSI192部分在沿中心线F的区域内制造包含器件过孔193的封装薄膜191。封装薄膜191的尺寸设定得与LSI芯片192的基本相同。此外器件过孔193的位置和形状设定得与LSI芯片192的芯片电极焊盘形成区域相对应。在封装薄膜191中,外部电极焊盘5形成于内部引线形成表面,并且内部引线形成表面被用作外部连接表面191。与此同时,封装薄膜191的树脂表面被用作侧面装配有LSI芯片191的器件装配表面191B。
接着,如图19C所示,按照与第一实施例相同的方式,内部引线3一起粘结在LSI芯片192的芯片电极行焊盘192a上,LSI芯片192装配在封装薄膜191的器件产装(但是没有弯曲封装薄膜的步骤),并且焊球11淀积在外部电极焊盘5上。
因此根据第十九实施例,由于形成芯片电极焊盘192a的LSI芯片192装配在封装薄膜191上(该封装薄膜包含位于对应芯片电极焊盘形成部分位置的器件过孔193并具有接近LSI芯片192的尺寸),没有采用热膨胀系数与LSI芯片不同的特殊弹性粘结剂和衬底,所以提高半导体器件的可靠性。此外,可以减少处理步骤数(封装薄膜弯曲步骤数)并降低材料成本,从而进一步降低半导体器件的成本。而且与上述第一实施例相比,半导体器件的体积更小,重量更轻。
值得注意的是与上述第三实施例一样,内部引线可以直接粘结到芯片电极焊盘上。而且可以采用焊球11没有淀积在外部电极焊盘5上的结构。
本发明第二十实施例的特征在于在第十八和第十九实施例中采用了在器件装配薄膜表面具有绝缘树脂凸起的封装薄膜。图20为按照本发明第二十实施例的半导体器件剖面结构的示意图。在图20中,与图1-19中相同的部分采用相同的标号。
图20所示半导体器件的安排是为在按照第十八实施例的半导体器件中采用在器件装配表面形成绝缘树脂凸起的封装薄膜201而非封装薄膜181。绝缘树脂凸起202提供于封装薄膜202的器件装配表面201B上。这些绝缘树脂凸起202可以通过在印制绝缘树脂的内部引线3上涂覆基体树脂并对绝缘树脂进行光刻形成。
接着按照与第十八实施例相同的方法,内部引线3粘结到LSI芯片182的芯片电极焊盘182a上,并且使密封树脂流入LSI芯片182与封装薄膜201之间的间隔,从而固定并装配LSI芯片182。此时,通过将封装薄膜201和LSI芯片182安排得使绝缘树脂凸起202的顶部202a靠近LSI芯片182的表面使密封树脂9流入。此外绝缘树脂凸起202的作用是使密封树脂9流动并且改善封装薄膜201的平坦度。
因此根据第二十实施例,由于在封装薄膜201的器件装配表面201B上提供了绝缘树脂凸起202,所以便于密封树脂9的流动,并且可以改善密封薄膜201的平坦度,从而提供封装的质量。
毫无疑问,第二十实施例也可以用于上述第十九实施例。此外,可以采用焊球11没有淀积在外部电极焊盘5上的结构。
本发明第二十一实施例的特征在于采用包含器件过孔(该孔形成于沿中心线部分或中心线上)的半导体器件提供了保护框架来保护LSI芯片的侧面和反面。图21A和21B为按照本发明第二十一实施例的半导体器件的剖面结构示意图。在图21A和21B中,与图1-20相同的部分用相同的标号表示。
第二十一实施例中的半导体器件的安排是为向根据上述第十九实施例的半导体器件提供图21A所示盒状保护框架211或者图21B所示无底保护框架212。这些保护框架211和212借助粘结剂10固定在封装薄膜191的器件装配薄膜部分191b上。
因此根据第二十一实施例,由于提供了保护框架211或212,所以可以保护LSI芯片192的侧面和反面,从而防止LSI芯片192在处理期间发生侧面和反面的断裂,并预期可以提高装配成品率。
毫无疑问,第二十一实施例也可以用于上述第十八或第十九实施例。此外,可以采用焊球11没有淀积在外部电极焊盘5上的结构。
图22为按照本发明第二十二实施例的半导体器件剖面结构示意图。在图22中,与图1-21中相同的部分采用相同的标号。
图22所示的半导体器件由上述第十九实施例的封装薄膜221和LSI芯片192组成。封装薄膜221的安排是为与上述第十五实施例中的封装薄膜151(参见图15A)一样,经包括弯曲部分221d和221i的弯曲部分,在器件装配薄膜部分221b的四个侧面提供包括外部连接薄膜部分221c和221h的四个外部连接薄膜部分。
首先制造了封装薄膜221。即按照与第一实施例相同的方法,内部引线3通过在沿中央部分形成器件过孔193的基体树脂2上印制图案而形成,该中央部分对应于LSI芯片192的芯片电极焊盘形成部分,并且在框状区域内形成弯曲过孔从而包围器件过孔193。随后通过完成印制图案形成绝缘树脂4,由此形成外部电极焊盘5。外部电极焊盘5还形成于器件装配薄膜部分221b的内部引线形成表面(第一表面)。器件装配薄膜部分221b的结构与第十九实施例封装薄膜191的相似(参见图19A),并且封装薄膜221具有在上述第十九实施例的封装薄膜191内提供四个外部连接薄膜部分的结构(但是器件装配薄膜部分221b中的器件过孔193表示为旋转45°后封装薄膜191中的器件过孔193)。最好涂覆弹性树脂以防止四个弯曲部分的内部引线3的强度变差。封装薄膜221按照上述方式制造。
接着,按照与上述第十九实施例相同的方式将LSI芯片192装配到器件装配薄膜部分221b上,此时器件装配薄膜部分221b的基体树脂表面(第二表面)面向LSI芯片192的表面。即通过热压将内部引线3一起粘结到形成凸起7的LSI芯片192的芯片电极焊盘192a。随后使密封树脂9流入器件装配薄膜部分221b与LSI芯片192表面形成的间隔内,由此将LSI芯片192固定和装配在器件装配薄膜部分221b上。
接着在四个弯曲部分(弯曲部分221d,221j等)处分别将四个外部电极连接薄膜部分(外部电极连接薄膜部分221c,221h等)弯曲180°从而叠加在LSI芯片192的反面192b上,并借助粘结剂10a,10b等固定在LSI芯片192的反面192b。最后,焊球11分别淀积在四个外部连接薄膜部分的外部电极焊盘5上。这里焊球11不淀积在器件装配薄膜部分221b的外部电极焊盘5上。
对于图22所示的半导体器件,可以叠加多个半导体器件。假定叠加的半导体器件数为N(N为等于或大于2的整数)。第一半导体器件的外部连接薄膜部分与第二半导体器件的器件装配薄膜部分221b互相面对,并且两个半导体器件层叠在一起,从而使各自的外部电极焊盘5相互叠加。接着淀积在第一半导体器件的外部电极焊盘5上的焊球11熔融以电连接叠加的外部电极。因此第二半导体器件层叠起来并固定在第一半导体器件上。同样第三到第N层半导体器件也这样层叠。可以在N个半导体器件逐个叠加完毕之后熔融焊球11。但是如果第一半导体器件的外部连接薄膜部分与第二半导体器件的器件装配薄膜部分221b互相面对,则需要在形成器件装配薄膜部分221b的外部电极焊盘5的位置上形成外部连接薄膜部分的外部电极焊盘。半导体器件可以层叠起来,使得各自半导体器件的器件装配薄膜部分221b或外部连接薄膜部分互相面对。毫无疑问,多个图22所示的半导体器件可以层叠在一起并且按照上述方式装配在母板上。
因此根据第二十二实施例,由于在器件装配薄膜部分221b上也提供了外部电极焊盘5,并且外部连接薄膜部分固定在LSI芯片的反面,所以可以减少引线长度,保护LSI芯片反面,并使外部连接薄膜部分平坦,而在母板上层叠装配(三维装配)也成为可能。因此可以减少母板的装配空间。而且可以降低半导体器件的成本并提高可靠性。
值得注意的是与上述第九实施例一样,可以在器件装配薄膜部分221b的两侧提供两个外部连接薄膜部分。此外,焊球11可以只淀积在器件装配薄膜部分上。而且焊球11可以淀积和不淀积在外部连接薄膜部分和器件装配薄膜部分上。而且内部引线可以与第三实施例一样,直接粘结到芯片电极焊盘上。此外,可以在器件装配薄膜部分221b的第二表面上提供诸如上述第二十实施例的绝缘树脂凸起。
图23示出了根据本发明第二十三实施例的半导体器件剖面结构的示意图。在图23中,与图1-22中相同的部分用相同的标号表示。
图23所示的半导体器件由封装薄膜231和在芯片表面周围部分形成芯片电极焊盘232a的LSI芯片232构成。封装薄膜231由器件装配薄膜部分231b、外部连接薄膜部分231c和居于其间的弯曲部分231d构成。
首先制造了封装薄膜231。即按照与第一实施例相同的方法,内部引线3通过在周边部分形成器件过孔233的基体树脂2上印制图案形成,(周边部分对应于LSI芯片232的芯片电极焊盘形成部分),并且形成弯曲过孔。随后通过完成印制图案形成绝缘树脂4,由此形成外部电极焊盘5。外部电极焊盘5还形成于器件装配薄膜部分231b的内部引线形成表面。虽然其间过孔233不是一般意义的孔,而在周围部分提供了凹坑。但是由于它的作用与第十八实施例中其间过孔183相同,所以被称为“过孔”。最好涂覆弹性树脂6以防止内部引线3的强度变差。封装薄膜231按照上述方式制造。
接着,按照与上述第十九实施例相同的方式将LSI芯片232装配到器件装配薄膜部分231b上,此时器件装配薄膜部分231b的基体树脂表面(第二表面)面向LSI芯片232的表面。即通过热压将内部引线3一起粘结到形成凸起7的LSI芯片232的芯片电极焊盘232a上。随后使密封树脂9流入器件装配薄膜部分231b与LSI芯片232表面形成的间隔内,由此将LSI芯片232固定和装配在器件装配薄膜部分231b上。
接着在弯曲部分221d处将外部电极连接薄膜部分221c弯曲180°从而叠加在LSI芯片232的反面232b上,并借助粘结剂10固定在LSI芯片232的反面232b。最后,焊球11淀积在外部连接薄膜部分231c的外部电极焊盘5上。这里焊球11没有淀积在器件装配薄膜部分231b的外部电极焊盘5上。
对于图23所示的半导体器件,可以按照与上述第二十二实施例的方式叠加多个半导体器件。多个图22所示的半导体器件可以层叠在一起并且装配在母板上。
因此根据第二十三实施例,由于在器件装配薄膜部分231b上也提供了外部电极焊盘5,并且外部连接薄膜部分231c固定在LSI芯片的反面,所以可以减少引线长度,保护LSI芯片反面,并使外部连接薄膜部分平坦,而在母板上层叠装配(三维装配)也成为可能。因此可以减少母板的装配空间。而且由于采用外部连接薄膜部分,所以与上面描述的第二十二实施例相比,可以提高外部电极焊盘5的位置精度。
值得注意的是焊球11可以只淀积在器件装配薄膜部分上。而且焊球11可以淀积和不淀积在外部连接薄膜部分和器件装配薄膜部分上。而且内部引线可以与第三实施例一样,直接粘结到芯片电极焊盘上。此外,可以提供多个外部连接薄膜部分。而且可以在器件装配薄膜部分231b的第二表面上提供诸如上述第二十实施例的绝缘树脂凸起。而且可以采用与第十八和第十九实施例一样的结构,不提供外部连接薄膜部分和弯曲部分。
值得注意以下描述的半导体器件在母板上的装配。参见图27A和27B,借助第一实施例的半导体器件作为实例来描述。
图27A示出了装配有按照第一实施例的半导体器件的母板的剖面示意图。首先,在装配半导体器件之前,焊球11淀积在母板300的电极焊盘302上。接着半导体器件被放置在母板300上。此时,半导体器件放置成使母板300的电极焊盘302与半导体器件的外部电极焊盘5对应。最后使焊球11熔融以将母板300与半导体器件电流连接起来。
由于焊球11淀积在母板300上,所以可以同时装配多个封装。因此有利于减少半导体器件装配到母板300上的步骤数。此外在半导体器件制造过程中无需在外部电极焊盘302上淀积焊球11的步骤,所以可以减少制造步骤数,并进一步降低封装的成本。
而且在第二十二和第二十三实施例中,如果有多个半导体器件层叠并装配到母板300上,则采用以下的程序。参见图28,以下借助第二十三的实施例的半导体器件作为实例来描述。
图28示出了半导体器件以叠加方式放置在母板300上并电连接起来的状态。为了使多个半导体器件层叠起来,首先在母板300的电极焊盘302上叠加形成于外部连接薄膜部分或者形成于第一半导体器件的器件装配薄膜部分上的外部电极焊盘,并且在形成于第一半导体器件的另一薄膜部分上的外部电极焊盘处叠加形成于外部连接薄膜部分或者形成于第二半导体器件的器件装配薄膜部分上的外部电极焊盘,从而使叠加的电极电连接起来。值得注意的是当焊球11预先淀积在母板300和叠加电极之间的半导体器件上并熔融后即建立起了电连接。
根据上述方法,可以发现本发明的优点在于,由于有多个半导体器件层叠并装配在一起,所以可以节约母板上的装配空间。
Claims (45)
1.一种包括封装薄膜的半导体器件,其特征在于包含:
其上装配有半导体芯片的器件装配薄膜部分;
位于器件装配薄膜部分上并形成有外部电极焊盘的外部连接薄膜部分;
提供于器件装配薄膜部分端部与外部连接薄膜部分端部之间的弯曲部分;以及
经弯曲部分将半导体芯片的电极焊盘与外部电极焊盘电学连接起来的内部引线。
2.如权利要求1所述的半导体器件,其特征在于进一步包括提供于所述器件装配部分与所述外部连接薄膜部分之间的平板。
3.如权利要求2所述的半导体器件,其特征在于所述外部连接薄膜部分包含过孔,所述平板是导电的,在所述封装薄膜上经所述弯曲部分形成有从所述半导体芯片的基准电源的电极焊盘引出的用于基准电源的内部引线,并且导电材料嵌入过孔以将用于基准电源的所述内部引线与所述导电平板电连接起来。
4.如权利要求1所述的半导体器件,其特征在于进一步包括:
包括底部平板部分和顶部平板部分的基本呈U形的平板;
其中所述器件装配薄膜部分附着在所述基本呈U形的平板的所述底部平板部分的内表面,而所述外部连接薄膜部分附着在所述顶部平板部分的外表面。
5.一种包括封装薄膜的半导体器件,其特征在于包含:
其上装配有半导体芯片的器件装配薄膜部分,器件装配薄膜部分面对半导体芯片的正面;
位于半导体芯片反面并形成有外部电极焊盘的外部连接薄膜部分;
提供于器件装配薄膜部分端部与外部连接薄膜部分端部之间的弯曲部分;以及
经弯曲部分将半导体芯片的电极焊盘与外部电极焊盘电连接起来的内部引线。
6.一种包括装配有半导体芯片的封装薄膜的半导体器件,半导体芯片的电极焊盘位于沿着芯片中央部分或者芯片中心线的区域内,其特征在于所述封装薄膜包含:
在沿着对应于半导体芯片电极焊盘形成部分的中央部分或中心线区域内形成的器件过孔;
在形成器件过孔以外区域内形成的外部电极焊盘;
以及将半导体芯片的电极焊盘与外部电极焊盘连接起来的内部引线。
7.一种包括装配有半导体芯片的封装薄膜的半导体器件,半导体芯片的电极焊盘位于芯片的周边部分,其特征在于所述封装薄膜包含:
在对应于半导体芯片电极焊盘形成部分的周边区域内形成的器件过孔;
在形成器件过孔以外区域内形成的外部电极焊盘;以及
将半导体芯片的电极焊盘与外部电极焊盘连接起来的内部引线,其中封装薄膜与半导体芯片之间的间隔用密封树脂固定。
8.如权利要求1、6或7中任意一项所述的半导体器件,其特征在于提供保护框架覆盖所述半导体芯片的侧面或者侧面与反面。
9.一种包括封装薄膜的半导体器件,其特征在于包含:
其上装配有半导体芯片的器件装配薄膜部分,器件装配薄膜部分面对半导体芯片的正面;
位于半导体芯片反面并形成有外部电极焊盘的外部连接薄膜部分;
提供于器件装配薄膜部分端部与外部连接薄膜部分端部之间的弯曲部分;以及
内部引线,
其中器件装配薄膜部分包含在对应于半导体芯片电极焊盘形成部分的预定区域内形成的器件过孔和在形成器件过孔以外区域内形成的外部电极焊盘,并且内部引线将半导体芯片的电极焊盘与器件装配薄膜部分的外部电极焊盘电学连接,并经弯曲部分将半导体芯片的电极焊盘与外部连接薄膜部分连接起来。
10.如权利要求9所述的半导体器件,其特征在于所述外部连接薄膜部分包括在对应于所述器件装配薄膜部分上外部电极焊盘形成位置的位置上形成的所述外部电极焊盘。
11.一种将如权利要求10所述的多个半导体器件层叠起来的半导体器件,其特征在于叠放所述半导体器件从而使第一半导体器件的一些别部分的所述外部电极焊盘叠加在第二半导体器件一些薄膜部分的所述外部电极焊盘上,由此使所述叠放的外部焊盘电极电连接起来。
12.如权利要求10所述的半导体器件,其特征在于焊球淀积在形成于所述外部连接薄膜部分的其中一个所述外部电极焊盘和形成于所述器件装配薄膜部分上的所述外部电极焊盘上。
13.如权利要求6、7或9任意一项所述的半导体器件,其特征在于所述封装薄膜包含在装配有所述半导体芯片的表面上形成的绝缘树脂凸起。
14.如权利要求1、5或9所述的半导体器件,其特征在于所述封装薄膜包含多个弯曲部分,并且包含多个所述外部连接薄膜部分,它们分别对应于所述多个弯曲部分。
15.如权利要求14所述的半导体器件,其特征在于所述封装薄膜包含两个弯曲部分和两个外部连接薄膜部分,它们分别对应于所述半导体芯片的两个相对面。
16.如权利要求14所述的半导体器件,其特征在于所述封装薄膜包含四个弯曲部分和四个外部连接薄膜部分,它们分别对应于所述半导体芯片的四个侧面。
17.如权利要求1、5、6、7或9所述的半导体器件,其特征在于所述弯曲部分具有所述内部引线上被涂覆弹性树脂的结构。
18.如权利要求1、5、6、7或9所述的半导体器件,其特征在于所述内部引线直接与所述半导体芯片的所述电极粘结在一起。
19.如权利要求18所述的半导体器件,其特征在于所述内部引线通过退火镀金铜箔而形成。
20.如权利要求1、5、6、7或9所述的半导体器件,其特征在于焊球淀积在所述外部电极焊盘上。
21.一种制造半导体器件的方法,其特征在于包含以下步骤:
制备具有平面型结构的封装薄膜,其部分被分为形成有器件过孔的器件装配薄膜部分、外部连接薄膜部分以及位于器件装配薄膜部分与外部连接薄膜部分之间的弯曲部分,外部电极焊盘形成于封装薄膜第一表面侧的外部连接薄膜部分,从器件过孔经弯曲部分到达外部电极焊盘的内部引线;
通过将内部引线粘结到位于过孔形成部分的半导体芯片电极焊盘将半导体芯片装配到第一表面侧的器件装配薄膜部分上;以及
将外部连接薄膜部分朝封装薄膜的第二表面侧弯曲180°并将其固定。
22.如权利要求21所述的半导体器件制造方法,其特征在于在所述内部引线粘结至所述半导体芯片的所述电极焊盘之后才进行装配所述半导体芯片的步骤,使得密封树脂流入所述器件装配薄膜部分与所述半导体芯片正面之间的间隔从而将所述半导体芯片固定在所述器件装配薄膜部分。
23.如权利要求21所述的半导体器件制造方法,其特征在于所述封装薄膜具有多个所述弯曲部分和多个所述外部连接薄膜部分,它们分别对应于所述多个弯曲部分,并且通过分别将位于相应的所述弯曲部分的所述多个外部连接薄膜部分朝所述第二表面侧弯曲180°并将其固定从而完成固定所述多个外部连接薄膜部分的步骤。
24.如权利要求23所述的半导体器件制造方法,其特征在于通过使密封树脂从位于每个所述外部连接薄膜部分流入每个所述外部连接薄膜部分与所述器件装配薄膜部分之间的间隔和所述器件装配薄膜部分与所述半导体芯片正面之间的间隔完成固定所述外部连接薄膜部分的步骤,从而将所述半导体芯片固定在所述器件装配薄膜部分并将所述外部连接薄膜部分固定在所述器件装配薄膜部分。
25.如权利要求23所述的半导体器件制造方法,其特征在于所述封装薄膜包括两个弯曲部分和两个外部连接薄膜部分,它们分别与所述半导体芯片的两个相对侧面对应,并且通过分别将位于对应的所述弯曲部分的所述两个外部连接薄膜部分朝所述第二表面侧弯曲180°并将其固定而完成固定所述外部连接薄膜部分的步骤。
26.如权利要求23所述的半导体器件制造方法,其特征在于所述封装薄膜包括四个弯曲部分和四个外部连接薄膜部分,它们分别与所述半导体芯片的四个侧面对应,并且通过分别将位于对应的所述弯曲部分的所述四个外部连接薄膜部分朝所述第二表面侧弯曲180°并将其固定而完成固定所述外部连接薄膜部分的步骤。
27.一种制造半导体器件的方法,其特征在于包含以下步骤:
制备具有平面型结构的封装薄膜,其部分被分为形成有器件过孔的器件装配薄膜部分、外部连接薄膜部分以及位于器件装配薄膜部分与外部连接薄膜部分之间的弯曲部分,外部电极焊盘形成于封装薄膜第一表面侧的外部连接薄膜部分,从器件过孔经弯曲部分到达外部电极焊盘的内部引线;
通过将内部引线粘结到位于过孔形成部分的半导体芯片正面上的电极焊盘将半导体芯片装配到封装薄膜第二表面侧的器件装配薄膜部分上;以及
将外部连接薄膜部分朝封装半导体芯片反面侧弯曲180°并将其固定在反面。
28.一种制造半导体器件的方法,其特征在于包含以下步骤:
制备包含沿其中央部分或中心线部分放置的电极焊盘的半导体芯片以及封装薄膜,包含沿着对应于半导体芯片电极焊盘形成部分的中央部分或中心线区域内形成的器件过孔的封装薄膜,形成于器件过孔以外区域内的封装薄膜外部连接表面侧的外部电极焊盘,从器件过孔引出到达外部电极的内部引线;以及
通过将内部引线粘结到器件过孔形成区域内的半导体芯片电极焊盘将半导体芯片装配到封装薄膜的器件装配表面侧。
29.一种制造半导体器件的方法,其特征在于包含以下步骤:
制备包含在芯片的外围区域放置的电极焊盘的半导体芯片以及封装薄膜,包含在对应于半导体芯片电极焊盘形成部分的外围区域内形成的器件过孔的封装薄膜,形成于器件过孔以外区域内的封装薄膜外部连接表面侧的外部电极焊盘,从器件过孔引出到达外部电极的内部引线;以及
通过将内部引线粘结到器件过孔形成区域内的半导体芯片电极焊盘,并使密封树脂流入封装薄膜与半导体芯片正面之间的间隔将半导体芯片装配到封装薄膜的器件装配表面侧。
30.如权利要求28或29所述的半导体器件制造方法,其特征在于所述封装薄膜包含形成于装配有所述半导体芯片的表面上的绝缘树脂凸起,并且在粘结所述内部引线,密封树脂流入所述封装薄膜与所述半导体芯片之间的间隔之后完成所述半导体芯片的装配步骤从而将半导体芯片固定在所述封装薄膜上。
31.一种制造半导体器件的方法,其特征在于包含以下步骤:
制备电极焊盘位于预定部分的半导体芯片以及封装薄膜,该封装薄膜具有平面型结构,其部分被分带有在确定区域内形成的器件过孔的器件装配薄膜部分、外部连接薄膜部分以及位于器件装配薄膜部分与外部连接薄膜部分之间的弯曲部分,外部电极焊盘形成于封装薄膜第一表面侧除形成器件过孔以外的外部连接薄膜部分,内部引线从器件过孔引出到达各个外部电极焊盘;
通过将内部引线粘结到位于过孔形成部分的半导体芯片正面上的电极焊盘将半导体芯片装配到封装薄膜第二表面侧的器件装配薄膜部分上;以及
将外部连接薄膜部分朝半导体芯片反面侧弯曲180°并将其固定在反面。
32.如权利要求31所述的半导体器件制造方法,其特征在于所述封装薄膜包含形成于装配有所述半导体芯片的表面上的绝缘树脂凸起,并且在粘结所述内部引线,密封树脂流入所述封装薄膜与所述半导体芯片之间的间隔之后完成所述半导体芯片的装配步骤从而将半导体芯片固定在所述封装薄膜上。
33.如权利要求31所述的半导体器件制造方法,其特征在于所述外部连接薄膜部分包含在对应于所述器件装配薄膜部分的外部电极焊盘形成位置上形成的所述外部电极焊盘,所述制造半导体器件的方法进一步包括:
对于每个半导体器件完成固定所述外部连接薄膜部分的步骤而制备多个半导体器件;以及
通过将第一半导体器件的一些薄膜部分的所述外部电极焊盘叠加在第二半导体器件一些薄膜部分的所述外部连接电极焊盘上以使所述叠加的外部电极焊盘互相电连接起来。
34.如权利要求33所述的半导体器件制造方法,其特征在于在叠加所述多个半导体器件的步骤中,焊球被选择性地淀积在所述半导体器件的所述外部电极焊盘上从而使所选择的所述叠加外部电极焊盘包含所述焊球,并且熔融所述焊球从而使所述叠加的外部电极焊盘电连接起来。
35.如权利要求27或31所述的半导体器件制造方法,其特征在于所述封装薄膜包括多个弯曲部分和多个外部连接薄膜部分,它们分别与所述弯曲部分对应,并且通过分别将位于对应的所述弯曲部分的所述多个外部连接薄膜部分朝所述半导体芯片的所述反表面侧弯曲180°并将其固定在所述反表面以完成固定所述外部连接薄膜部分的步骤。
36.如权利要求35所述的半导体器件制造方法,其特征在于所述封装薄膜包括两个弯曲部分和两个外部连接薄膜部分,它们分别与所述弯曲部分对应,并且通过分别将位于对应的所述弯曲部分的所述两个外部连接薄膜部分朝所述半导体芯片的所述反表面侧弯曲180°并将其固定在所述反表面完成固定所述外部连接薄膜部分的步骤。
37.如权利要求35所述的半导体器件制造方法,其特征在于所述封装薄膜包括四个弯曲部分和四个外部连接薄膜部分,它们分别与所述弯曲部分对应,并且通过分别将位于对应的所述弯曲部分的所述四个外部连接薄膜部分朝所述半导体芯片的所述反表面侧弯曲180°并将其固定在所述反表面完成固定所述外部连接薄膜部分的步骤。
38.如权利要求21、27或31中任意一项所述的半导体器件制造方法,其特征在于进一步包括以下步骤:
制备具有平面型结构的基体树脂,这个树脂区被划分为用于器件装配薄膜部分的预先确定区域、用于弯曲部分的预先确定区域用于和外部连接薄膜部分的预先确定区域;以及
通过在所述基体树脂的所述器件装配薄膜部分的所述预先确定区域内形成所述器件过孔,通过在所述弯曲部分的所述预先确定区域内形成所述弯曲过孔,通过在所述基体树脂上印制从所述器件过孔经所述弯曲过孔到达所述外部连接薄膜部分的所述预先确定区域的所述内部引线,以及通过在所述外部连接薄膜部分的所述预先确定区域内形成所述外部电极焊盘完成所述封装薄膜的制造。
39.如权利要求38所述的半导体器件制造方法,其特征在于在所述封装薄膜制造步骤中,通过涂覆所述带有印制于绝缘树脂上的所述内部引线的基体树脂并通过在所述绝缘树脂内形成过孔形成所述外部电极焊盘。
40.如权利要求38所述的半导体器件制造方法,其特征在于在所述封装薄膜制造步骤中,通过在形成所述外部电极焊盘过孔的所述基体树脂上印制到达所述外部电极焊盘的过孔的所述内部引线而形成所述外部电极焊盘。
41.如权利要求21、27、28、29或31所述的半导体器件制造方法,其特征在于在所述半导体芯片装配步骤中,将所述内部引线一起粘结在所述半导体芯片的所述电极焊盘上。
42.如权利要求21、27、28、29或31所述的半导体器件制造方法,其特征在于在所述半导体芯片装配步骤中,将所述内部引线直接粘结在所述半导体芯片的所述电极焊盘上。
43.一种将如权利要求1-19中任意一项所述的半导体器件紧密装配到母板上的方法,其特征在于包括以下步骤:
在母板电极焊盘上淀积焊球;以及
将半导体器件放置在母板上并熔融焊球以将母板电极焊盘与半导体器件外部电极焊盘连接起来。
44.一种将多个叠加的如权利要求9所述的半导体器件装配到母板上的方法,其特征在于包括以下步骤:
使形成于其中一个外部连接薄膜部分上的外部电极焊盘与第一半导体器件的器件装配薄膜部分叠加在母板的电极焊盘上,并使形成于其中一个外部连接薄膜部分上的外部电极焊盘与第二半导体器件的器件装配薄膜部分叠加在第一半导体器件另一薄膜部分的外部电极焊盘上,从而电连接叠加的电极。
45.如权利要求44所述的半导体器件装配方法,其特征在于所述焊球淀积在所述叠加电极之间,并且熔融所述焊球从而电连接所述叠加电极。
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP322847/1996 | 1996-12-03 | ||
JP32284796 | 1996-12-03 | ||
JP322847/96 | 1996-12-03 | ||
JP12993197A JP3695893B2 (ja) | 1996-12-03 | 1997-05-20 | 半導体装置とその製造方法および実装方法 |
JP129931/97 | 1997-05-20 | ||
JP129931/1997 | 1997-05-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1184332A true CN1184332A (zh) | 1998-06-10 |
CN1150616C CN1150616C (zh) | 2004-05-19 |
Family
ID=26465191
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB971226075A Expired - Lifetime CN1150616C (zh) | 1996-12-03 | 1997-11-28 | 半导体器件及其制造和装配方法 |
Country Status (7)
Country | Link |
---|---|
US (5) | US6246114B1 (zh) |
EP (2) | EP1936686A3 (zh) |
JP (1) | JP3695893B2 (zh) |
KR (1) | KR100578954B1 (zh) |
CN (1) | CN1150616C (zh) |
DE (1) | DE69738595D1 (zh) |
TW (1) | TW344873B (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1328788C (zh) * | 2003-06-09 | 2007-07-25 | 精工爱普生株式会社 | 半导体装置、半导体模块及其制法、电子设备、电子仪器 |
CN100449747C (zh) * | 2001-10-26 | 2009-01-07 | 斯塔克特克集团有限公司 | 高密度电路模块 |
CN1801486B (zh) * | 2004-11-23 | 2012-01-18 | 国际商业机器公司 | 用于电子封装的直通晶片连接的大表面积铝焊接垫 |
Families Citing this family (55)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100470144B1 (ko) * | 1997-08-12 | 2005-05-27 | 삼성전자주식회사 | 테이프회로기판및이를사용한칩크기의반도체칩패키지 |
JP2000150730A (ja) * | 1998-11-17 | 2000-05-30 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2000232182A (ja) | 1998-12-08 | 2000-08-22 | Nec Kyushu Ltd | Bga構造の半導体装置及びその製造方法 |
US6323060B1 (en) * | 1999-05-05 | 2001-11-27 | Dense-Pac Microsystems, Inc. | Stackable flex circuit IC package and method of making same |
JP2001015629A (ja) * | 1999-06-29 | 2001-01-19 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US6210992B1 (en) * | 1999-08-31 | 2001-04-03 | Micron Technology, Inc. | Controlling packaging encapsulant leakage |
KR100542664B1 (ko) * | 2000-03-15 | 2006-01-12 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조 방법 |
JP3798220B2 (ja) * | 2000-04-07 | 2006-07-19 | シャープ株式会社 | 半導体装置およびそれを用いる液晶モジュール |
US20020121693A1 (en) * | 2000-12-11 | 2002-09-05 | Milla Juan G. | Stacked die package |
US6713880B2 (en) * | 2001-02-07 | 2004-03-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for producing the same, and method for mounting semiconductor device |
WO2003005436A1 (fr) * | 2001-07-03 | 2003-01-16 | Fujitsu Limited | Materiau d'enrobage de puce semi-conductrice permettant de reguler un lecteur de disque et procede d'enrobage d'une puce semi-conductrice permettant de reguler un lecteur de disque |
JP3868777B2 (ja) | 2001-09-11 | 2007-01-17 | 株式会社東芝 | 半導体装置 |
US20060255446A1 (en) * | 2001-10-26 | 2006-11-16 | Staktek Group, L.P. | Stacked modules and method |
US7485951B2 (en) * | 2001-10-26 | 2009-02-03 | Entorian Technologies, Lp | Modularized die stacking system and method |
US7026708B2 (en) * | 2001-10-26 | 2006-04-11 | Staktek Group L.P. | Low profile chip scale stacking system and method |
US7656678B2 (en) * | 2001-10-26 | 2010-02-02 | Entorian Technologies, Lp | Stacked module systems |
US6914324B2 (en) * | 2001-10-26 | 2005-07-05 | Staktek Group L.P. | Memory expansion and chip scale stacking system and method |
DE10238581B4 (de) * | 2002-08-22 | 2008-11-27 | Qimonda Ag | Halbleiterbauelement |
US6995465B2 (en) * | 2003-06-04 | 2006-02-07 | Intel Corporation | Silicon building block architecture with flex tape |
KR100699823B1 (ko) * | 2003-08-05 | 2007-03-27 | 삼성전자주식회사 | 저가형 플랙서블 필름 패키지 모듈 및 그 제조방법 |
CN100413070C (zh) | 2004-01-30 | 2008-08-20 | 松下电器产业株式会社 | 部件内置模块、配备部件内置模块的电子设备以及部件内置模块的制造方法 |
US7258549B2 (en) | 2004-02-20 | 2007-08-21 | Matsushita Electric Industrial Co., Ltd. | Connection member and mount assembly and production method of the same |
JP4070135B2 (ja) * | 2004-05-11 | 2008-04-02 | 沖電気工業株式会社 | テープキャリア、半導体装置の製造方法および半導体装置 |
US7443023B2 (en) * | 2004-09-03 | 2008-10-28 | Entorian Technologies, Lp | High capacity thin module system |
US7579687B2 (en) * | 2004-09-03 | 2009-08-25 | Entorian Technologies, Lp | Circuit module turbulence enhancement systems and methods |
US7760513B2 (en) | 2004-09-03 | 2010-07-20 | Entorian Technologies Lp | Modified core for circuit module system and method |
US7446410B2 (en) * | 2004-09-03 | 2008-11-04 | Entorian Technologies, Lp | Circuit module with thermal casing systems |
US7423885B2 (en) | 2004-09-03 | 2008-09-09 | Entorian Technologies, Lp | Die module system |
US20060053345A1 (en) * | 2004-09-03 | 2006-03-09 | Staktek Group L.P. | Thin module system and method |
JP4251129B2 (ja) * | 2004-10-25 | 2009-04-08 | セイコーエプソン株式会社 | 実装構造体、電気光学装置及び電子機器 |
US8072058B2 (en) * | 2004-10-25 | 2011-12-06 | Amkor Technology, Inc. | Semiconductor package having a plurality input/output members |
US7701071B2 (en) * | 2005-03-24 | 2010-04-20 | Texas Instruments Incorporated | Method for fabricating flip-attached and underfilled semiconductor devices |
US7298052B2 (en) * | 2005-04-22 | 2007-11-20 | Stats Chippac Ltd. | Micro chip-scale-package system |
KR100773408B1 (ko) * | 2005-09-13 | 2007-11-05 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 |
JP2007081039A (ja) * | 2005-09-13 | 2007-03-29 | Seiko Epson Corp | 半導体装置 |
US7576995B2 (en) * | 2005-11-04 | 2009-08-18 | Entorian Technologies, Lp | Flex circuit apparatus and method for adding capacitance while conserving circuit board surface area |
US20070158821A1 (en) * | 2006-01-11 | 2007-07-12 | Leland Szewerenko | Managed memory component |
US7508058B2 (en) * | 2006-01-11 | 2009-03-24 | Entorian Technologies, Lp | Stacked integrated circuit module |
US7608920B2 (en) * | 2006-01-11 | 2009-10-27 | Entorian Technologies, Lp | Memory card and method for devising |
US20070164416A1 (en) * | 2006-01-17 | 2007-07-19 | James Douglas Wehrly | Managed memory component |
US20070262429A1 (en) * | 2006-05-15 | 2007-11-15 | Staktek Group, L.P. | Perimeter stacking system and method |
KR20090018852A (ko) * | 2006-06-06 | 2009-02-23 | 닛본 덴끼 가부시끼가이샤 | 반도체 패키지, 그 제조 방법, 반도체 장치 및 전자 기기 |
US7468553B2 (en) * | 2006-10-20 | 2008-12-23 | Entorian Technologies, Lp | Stackable micropackages and stacked modules |
JP4697118B2 (ja) * | 2006-10-23 | 2011-06-08 | 株式会社デンソー | 電子装置 |
US7417310B2 (en) | 2006-11-02 | 2008-08-26 | Entorian Technologies, Lp | Circuit module having force resistant construction |
JP2010272680A (ja) * | 2009-05-21 | 2010-12-02 | Elpida Memory Inc | 半導体装置 |
WO2012057428A1 (ko) * | 2010-10-25 | 2012-05-03 | 한국단자공업 주식회사 | 인쇄회로기판 및 이를 사용한 차량용 기판블록 |
KR101947165B1 (ko) * | 2012-10-16 | 2019-02-13 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치와 이의 제조 방법 및 회로 필름의 회전 장치 |
US9195358B1 (en) * | 2014-04-16 | 2015-11-24 | Eastman Kodak Company | Z-fold multi-element substrate structure |
CN108807316B (zh) * | 2017-08-14 | 2020-07-10 | 苏州捷芯威半导体有限公司 | 半导体封装结构及半导体器件 |
KR102152101B1 (ko) * | 2018-11-02 | 2020-09-07 | 진영글로벌 주식회사 | 차량 전장용 디바이스 |
USD938925S1 (en) | 2019-10-24 | 2021-12-21 | Nuvoton Technology Corporation Japan | Semiconductor device |
USD934820S1 (en) * | 2019-10-24 | 2021-11-02 | Nuvoton Technology Corporation Japan | Semiconductor device |
TWI762058B (zh) * | 2020-12-02 | 2022-04-21 | 恆勁科技股份有限公司 | 半導體封裝件 |
TWI815480B (zh) * | 2022-05-25 | 2023-09-11 | 泓博無線通訊技術有限公司 | 超寬頻天線模組 |
Family Cites Families (87)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3930115A (en) * | 1971-05-19 | 1975-12-30 | Philips Corp | Electric component assembly comprising insulating foil bearing conductor tracks |
JPS5826828B2 (ja) * | 1978-04-26 | 1983-06-06 | 新光電気工業株式会社 | テ−プキヤリアの製造方法 |
US4266282A (en) * | 1979-03-12 | 1981-05-05 | International Business Machines Corporation | Vertical semiconductor integrated circuit chip packaging |
US4814855A (en) | 1986-04-29 | 1989-03-21 | International Business Machines Corporation | Balltape structure for tape automated bonding, multilayer packaging, universal chip interconnection and energy beam processes for manufacturing balltape |
JPS62260343A (ja) * | 1986-05-06 | 1987-11-12 | Mitsubishi Electric Corp | 半導体装置 |
US5196268A (en) * | 1987-03-19 | 1993-03-23 | Texas Instruments Incorporated | Integrated circuit interconnect leads releasably mounted on film |
JPH03211757A (ja) * | 1989-12-21 | 1991-09-17 | General Electric Co <Ge> | 気密封じの物体 |
US5345205A (en) * | 1990-04-05 | 1994-09-06 | General Electric Company | Compact high density interconnected microwave system |
KR940006185Y1 (ko) * | 1990-06-07 | 1994-09-10 | 가시오 게이상기 가부시끼가이샤 | Ic 모듈 |
US5338975A (en) * | 1990-07-02 | 1994-08-16 | General Electric Company | High density interconnect structure including a spacer structure and a gap |
JPH0719964B2 (ja) * | 1990-08-08 | 1995-03-06 | 日本電気株式会社 | 銀系配線セラミック基板 |
US5148265A (en) * | 1990-09-24 | 1992-09-15 | Ist Associates, Inc. | Semiconductor chip assemblies with fan-in leads |
JP2609382B2 (ja) * | 1991-10-01 | 1997-05-14 | 三菱電機株式会社 | 半導体装置 |
JP3077316B2 (ja) * | 1991-10-30 | 2000-08-14 | 富士電機株式会社 | 集積回路装置 |
US5291066A (en) * | 1991-11-14 | 1994-03-01 | General Electric Company | Moisture-proof electrical circuit high density interconnect module and method for making same |
EP0547807A3 (en) * | 1991-12-16 | 1993-09-22 | General Electric Company | Packaged electronic system |
US5455459A (en) * | 1992-03-27 | 1995-10-03 | Martin Marietta Corporation | Reconstructable interconnect structure for electronic circuits |
JPH05275540A (ja) * | 1992-03-28 | 1993-10-22 | Yamaha Corp | 集積回路装置 |
EP0569949A3 (en) * | 1992-05-12 | 1994-06-15 | Akira Kitahara | Surface mount components and semifinished products thereof |
JP2737545B2 (ja) | 1992-06-17 | 1998-04-08 | 日立電線株式会社 | 半導体装置用フィルムキャリアテープ及びその製造方法 |
JP2964781B2 (ja) | 1992-07-03 | 1999-10-18 | セイコーエプソン株式会社 | 半導体装置 |
JP2721093B2 (ja) * | 1992-07-21 | 1998-03-04 | 三菱電機株式会社 | 半導体装置 |
JPH0653286A (ja) | 1992-07-28 | 1994-02-25 | Nippon Steel Corp | フィルムキャリヤ及びtab方式半導体装置 |
US5336928A (en) * | 1992-09-18 | 1994-08-09 | General Electric Company | Hermetically sealed packaged electronic system |
US6274391B1 (en) * | 1992-10-26 | 2001-08-14 | Texas Instruments Incorporated | HDI land grid array packaged device having electrical and optical interconnects |
US5535101A (en) * | 1992-11-03 | 1996-07-09 | Motorola, Inc. | Leadless integrated circuit package |
US5375041A (en) * | 1992-12-02 | 1994-12-20 | Intel Corporation | Ra-tab array bump tab tape based I.C. package |
US5384691A (en) * | 1993-01-08 | 1995-01-24 | General Electric Company | High density interconnect multi-chip modules including embedded distributed power supply elements |
US5426072A (en) * | 1993-01-21 | 1995-06-20 | Hughes Aircraft Company | Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate |
US6400573B1 (en) * | 1993-02-09 | 2002-06-04 | Texas Instruments Incorporated | Multi-chip integrated circuit module |
JPH06268101A (ja) * | 1993-03-17 | 1994-09-22 | Hitachi Ltd | 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板 |
JP3012753B2 (ja) | 1993-03-19 | 2000-02-28 | 松下電器産業株式会社 | Tabパッケージとその接続方法 |
JPH06295935A (ja) | 1993-04-07 | 1994-10-21 | Hitachi Ltd | 半導体パッケージ |
JPH06295355A (ja) | 1993-04-07 | 1994-10-21 | Nec Niigata Ltd | バーコード自動読取り装置 |
US5397917A (en) * | 1993-04-26 | 1995-03-14 | Motorola, Inc. | Semiconductor package capable of spreading heat |
US5353195A (en) * | 1993-07-09 | 1994-10-04 | General Electric Company | Integral power and ground structure for multi-chip modules |
JPH07201915A (ja) | 1993-12-29 | 1995-08-04 | Nec Corp | Tabリードの接合方法及び接合装置 |
TW256013B (en) * | 1994-03-18 | 1995-09-01 | Hitachi Seisakusyo Kk | Installation board |
US5434751A (en) * | 1994-04-11 | 1995-07-18 | Martin Marietta Corporation | Reworkable high density interconnect structure incorporating a release layer |
JP2833996B2 (ja) * | 1994-05-25 | 1998-12-09 | 日本電気株式会社 | フレキシブルフィルム及びこれを有する半導体装置 |
JP3146849B2 (ja) | 1994-05-27 | 2001-03-19 | 松下電器産業株式会社 | 電子部品および電子部品の製造方法 |
US5448511A (en) * | 1994-06-01 | 1995-09-05 | Storage Technology Corporation | Memory stack with an integrated interconnect and mounting structure |
US5436203A (en) * | 1994-07-05 | 1995-07-25 | Motorola, Inc. | Shielded liquid encapsulated semiconductor device and method for making the same |
US5518964A (en) * | 1994-07-07 | 1996-05-21 | Tessera, Inc. | Microelectronic mounting with multiple lead deformation and bonding |
JPH0831868A (ja) | 1994-07-21 | 1996-02-02 | Hitachi Cable Ltd | Bga型半導体装置 |
FR2722915B1 (fr) * | 1994-07-21 | 1997-01-24 | Sgs Thomson Microelectronics | Boitier bga a moulage par injection |
US5717252A (en) * | 1994-07-25 | 1998-02-10 | Mitsui High-Tec, Inc. | Solder-ball connected semiconductor device with a recessed chip mounting area |
JPH08107162A (ja) | 1994-08-09 | 1996-04-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPH08115989A (ja) * | 1994-08-24 | 1996-05-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPH0878574A (ja) * | 1994-09-08 | 1996-03-22 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US5548099A (en) * | 1994-09-13 | 1996-08-20 | Martin Marietta Corporation | Method for making an electronics module having air bridge protection without large area ablation |
JP2595909B2 (ja) * | 1994-09-14 | 1997-04-02 | 日本電気株式会社 | 半導体装置 |
JP3142723B2 (ja) * | 1994-09-21 | 2001-03-07 | シャープ株式会社 | 半導体装置及びその製造方法 |
JP2546192B2 (ja) * | 1994-09-30 | 1996-10-23 | 日本電気株式会社 | フィルムキャリア半導体装置 |
EP0709883B1 (en) * | 1994-10-04 | 2001-10-04 | Nec Corporation | Semiconductor package fabricated by using tape automated bonding |
US5561085A (en) * | 1994-12-19 | 1996-10-01 | Martin Marietta Corporation | Structure for protecting air bridges on semiconductor chips from damage |
JPH08171450A (ja) * | 1994-12-19 | 1996-07-02 | Ricoh Co Ltd | 手書き入力装置およびその制御方法 |
JPH08236586A (ja) * | 1994-12-29 | 1996-09-13 | Nitto Denko Corp | 半導体装置及びその製造方法 |
JPH08203962A (ja) | 1995-01-25 | 1996-08-09 | Hitachi Ltd | チップ位置決め装置、チップステージおよびインナリードボンディング装置ならびに方法 |
US5629578A (en) * | 1995-03-20 | 1997-05-13 | Martin Marietta Corp. | Integrated composite acoustic transducer array |
KR100218996B1 (ko) * | 1995-03-24 | 1999-09-01 | 모기 쥰이찌 | 반도체장치 |
EP0740340B1 (en) * | 1995-04-07 | 2002-06-26 | Shinko Electric Industries Co. Ltd. | Structure and process for mounting semiconductor chip |
JP2763020B2 (ja) * | 1995-04-27 | 1998-06-11 | 日本電気株式会社 | 半導体パッケージ及び半導体装置 |
US5745984A (en) * | 1995-07-10 | 1998-05-05 | Martin Marietta Corporation | Method for making an electronic module |
JP2663928B2 (ja) * | 1995-08-30 | 1997-10-15 | 日本電気株式会社 | Tabテープ及びtabテープを用いた半導体装置 |
JP2970491B2 (ja) * | 1995-09-20 | 1999-11-02 | ソニー株式会社 | 半導体パッケージ及びその製造方法 |
JP3123638B2 (ja) * | 1995-09-25 | 2001-01-15 | 株式会社三井ハイテック | 半導体装置 |
JP2814966B2 (ja) * | 1995-09-29 | 1998-10-27 | 日本電気株式会社 | 半導体装置 |
US5598033A (en) * | 1995-10-16 | 1997-01-28 | Advanced Micro Devices, Inc. | Micro BGA stacking scheme |
US5756380A (en) * | 1995-11-02 | 1998-05-26 | Motorola, Inc. | Method for making a moisture resistant semiconductor device having an organic substrate |
JPH09129686A (ja) * | 1995-11-06 | 1997-05-16 | Toshiba Microelectron Corp | テープキャリヤ及びその実装構造 |
JP3332308B2 (ja) * | 1995-11-07 | 2002-10-07 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
JP3248149B2 (ja) * | 1995-11-21 | 2002-01-21 | シャープ株式会社 | 樹脂封止型半導体装置及びその製造方法 |
KR0163871B1 (ko) * | 1995-11-25 | 1998-12-01 | 김광호 | 하부에 히트 싱크가 부착된 솔더 볼 어레이 패키지 |
KR0179802B1 (ko) * | 1995-12-29 | 1999-03-20 | 문정환 | 반도체 패키지 |
US5760465A (en) * | 1996-02-01 | 1998-06-02 | International Business Machines Corporation | Electronic package with strain relief means |
JPH09232368A (ja) * | 1996-02-20 | 1997-09-05 | Fujitsu Ltd | 半導体装置 |
JPH09321212A (ja) * | 1996-05-30 | 1997-12-12 | Nec Kyushu Ltd | 半導体装置およびその製造方法 |
JPH09321175A (ja) * | 1996-05-30 | 1997-12-12 | Oki Electric Ind Co Ltd | マイクロ波回路及びチップ |
KR100231276B1 (ko) * | 1996-06-21 | 1999-11-15 | 황인길 | 반도체패키지의 구조 및 제조방법 |
JP2982703B2 (ja) * | 1996-09-05 | 1999-11-29 | ソニー株式会社 | 半導体パッケージ及びその製造方法 |
JPH1098072A (ja) * | 1996-09-20 | 1998-04-14 | Hitachi Ltd | 半導体装置及びその製造方法 |
JP3535317B2 (ja) | 1996-09-24 | 2004-06-07 | 株式会社ルネサステクノロジ | 半導体装置 |
JP3208072B2 (ja) | 1996-09-30 | 2001-09-10 | 株式会社日立製作所 | 配線基板とそれを用いた半導体装置 |
US5874770A (en) * | 1996-10-10 | 1999-02-23 | General Electric Company | Flexible interconnect film including resistor and capacitor layers |
JPH11260863A (ja) * | 1998-03-09 | 1999-09-24 | Sumitomo Electric Ind Ltd | 半導体装置用接続端子とその製造方法 |
US6274822B1 (en) * | 1998-03-27 | 2001-08-14 | Tessera, Inc. | Manufacture of semiconductor connection components with frangible lead sections |
-
1997
- 1997-05-20 JP JP12993197A patent/JP3695893B2/ja not_active Expired - Fee Related
- 1997-09-12 TW TW086113230A patent/TW344873B/zh not_active IP Right Cessation
- 1997-10-06 US US08/944,891 patent/US6246114B1/en not_active Expired - Fee Related
- 1997-10-07 EP EP08153231A patent/EP1936686A3/en not_active Withdrawn
- 1997-10-07 EP EP97117341A patent/EP0847088B1/en not_active Expired - Lifetime
- 1997-10-07 DE DE69738595T patent/DE69738595D1/de not_active Expired - Lifetime
- 1997-10-20 KR KR1019970053826A patent/KR100578954B1/ko not_active IP Right Cessation
- 1997-11-28 CN CNB971226075A patent/CN1150616C/zh not_active Expired - Lifetime
-
2000
- 2000-09-18 US US09/663,616 patent/US6589817B1/en not_active Expired - Lifetime
-
2002
- 2002-11-21 US US10/300,883 patent/US6710437B2/en not_active Expired - Lifetime
-
2004
- 2004-01-23 US US10/762,347 patent/US7335970B2/en not_active Expired - Fee Related
-
2007
- 2007-12-17 US US12/000,745 patent/US8154124B2/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100449747C (zh) * | 2001-10-26 | 2009-01-07 | 斯塔克特克集团有限公司 | 高密度电路模块 |
CN1328788C (zh) * | 2003-06-09 | 2007-07-25 | 精工爱普生株式会社 | 半导体装置、半导体模块及其制法、电子设备、电子仪器 |
CN1801486B (zh) * | 2004-11-23 | 2012-01-18 | 国际商业机器公司 | 用于电子封装的直通晶片连接的大表面积铝焊接垫 |
Also Published As
Publication number | Publication date |
---|---|
EP0847088A2 (en) | 1998-06-10 |
DE69738595D1 (de) | 2008-05-08 |
US20040150085A1 (en) | 2004-08-05 |
US7335970B2 (en) | 2008-02-26 |
US6710437B2 (en) | 2004-03-23 |
KR19980063528A (ko) | 1998-10-07 |
US8154124B2 (en) | 2012-04-10 |
TW344873B (en) | 1998-11-11 |
US6246114B1 (en) | 2001-06-12 |
EP0847088B1 (en) | 2008-03-26 |
EP1936686A3 (en) | 2009-03-25 |
US6589817B1 (en) | 2003-07-08 |
US20030109078A1 (en) | 2003-06-12 |
EP1936686A2 (en) | 2008-06-25 |
JPH10223699A (ja) | 1998-08-21 |
JP3695893B2 (ja) | 2005-09-14 |
US20090146287A1 (en) | 2009-06-11 |
EP0847088A3 (en) | 1998-12-09 |
CN1150616C (zh) | 2004-05-19 |
KR100578954B1 (ko) | 2008-11-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1150616C (zh) | 半导体器件及其制造和装配方法 | |
CN1171298C (zh) | 半导体器件 | |
CN1112724C (zh) | 半导体器件及其制造方法 | |
CN1199269C (zh) | 半导体装置及其制造方法和制造装置 | |
CN100347857C (zh) | 功率半导体装置 | |
CN1877824A (zh) | 半导体器件、层叠式半导体器件和半导体器件的制造方法 | |
CN1270363C (zh) | 电子元件模块和电磁可读数据载体的制造方法 | |
CN1222995C (zh) | 混合集成电路装置 | |
CN1244139C (zh) | 半导体器件和半导体组件 | |
CN1237595C (zh) | 具有树脂部件作为加固件的焊料球的形成 | |
CN1251318C (zh) | 半导体芯片、半导体装置和它们的制造方法以及使用它们的电路板和仪器 | |
CN1574346A (zh) | 一种制造半导体器件的方法 | |
CN1779951A (zh) | 半导体器件及其制造方法 | |
CN1812088A (zh) | 多层构造半导体微型组件及制造方法 | |
CN1441489A (zh) | 半导体装置及其制造方法、电路板和电子仪器 | |
CN1320964A (zh) | 半导体器件及其制造方法 | |
CN1652663A (zh) | 立体电子电路装置及其中继基板和中继框 | |
CN1790651A (zh) | 芯片集成基板的制造方法 | |
CN1210622A (zh) | 半导体装置及其制造方法、电路基板和电子设备 | |
CN1641873A (zh) | 多芯片封装、其中使用的半导体器件及其制造方法 | |
CN1529544A (zh) | 倒装芯片连接用电路板及其制造方法 | |
CN1882224A (zh) | 配线基板及其制造方法 | |
CN1649098A (zh) | 半导体器件 | |
CN1463043A (zh) | 半导体器件及其制造方法 | |
CN1297253A (zh) | 布线基板、具有布线基板的半导体装置及其制造和安装方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
ASS | Succession or assignment of patent right |
Owner name: OKI SEMICONDUCTOR CO., LTD. Free format text: FORMER OWNER: OKI ELECTRIC INDUSTRY CO., LTD. Effective date: 20090515 |
|
C41 | Transfer of patent application or patent right or utility model | ||
TR01 | Transfer of patent right |
Effective date of registration: 20090515 Address after: Tokyo, Japan Patentee after: OKI Semiconductor Co., Ltd. Address before: Tokyo, Japan Patentee before: Oki Electric Industry Co., Ltd. |
|
CX01 | Expiry of patent term |
Granted publication date: 20040519 |