CN1184537A - 在有噪声的媒体上进行数据编码和通信的方法和装置 - Google Patents

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Abstract

这里提供一种同步电路和方法,利用并行同步和子比特相关性来快速实现快而精确的同步。将已接收的信号输入到数字化器(41),其输出施加到移位寄存器(43)。移位寄存器(43)具有16个输出端,这些输出的每个施加到多个相关器(42)之一。移位寄存器(43)的每个输出代表一个条部分的数字化部分。按照这种方式,相关器(42)组可用来使条(31—38)相关。

Description

在有噪声的媒体上进行数据编码和通信的方法和装置
本发明涉及数据通信系统的领域。具体涉及用以在有噪声的媒体上可靠地发送和/或接收数据例如数字数据的方法和装置。
数字数据通信系统现已普遍地用于在远地的发送地点与接收地点之间发送和/或接收数据。任何数据通信系统所侧重的方面都是通信数据的可靠性和完整性。理想的是，从发送地点所发送出的数据应当与在接收地点所接收的数据完全相同。然而，实际上在接收地点所接收的数据相对于从发送地点所发送的原始数据而言，经常是被污染了。这种数据通信差错部分地归因于传送设备、传输媒体或接收设备其中的一项或多项。就传输媒体而言，这种数据差错通常归因于缺少与特定的传输媒体有关的理想条件。
例如，在无线通信系统的情况下，传输媒体典型地是空气，通信经常遭受大气层和其它的影响而使传送的数据劣化。这些非理想条件之中的某些可被模仿和周密地考虑，以便补偿并借以减少或尽可能消除由此造成的任何有害的影响。对于这方面，众所周知，信号衰减量是必须通过大气层传播数据信号的距离的函数。这样，有可能设计出一种能足够结实地传送数据信号的无线通信系统，尽管有已知的依赖于距离的大气层的衰减，但数据信号在接收地点仍能正确且准确地接收到。与空气或大气传输媒体有关的其它类型的非理想情况通常是非常随机性的情况，事先不可能被模仿，因而不可能被补偿或被消除。
通过互联线传送数据也会遭到某些噪声和衰减现象的影响。具体地说，将交流动力线用以作为传输媒体时，这种类型的系统通常展现出一些不可预测的传输特性，例如：在某些频率上衰减极大、沿传输路由的相位变化、凹陷和不连续性。这种类型的系统在美国专利4,815,106中描述了，其内容在这里引用供参考。通常最为普遍有三种模式的噪声：高斯噪声、低电压脉动性干扰和很高电压的尖峰脉冲。在这三者中，低电压脉动性干扰往往是数据传送差错的主要源，亦即，即使存在高斯噪声的情况下，数据传输仍能可靠地完成。由于采用差错检测/再传送(ACK/NACK)普遍地认为是恢复丢失信息的最好方法，故而对于很高电压的尖峰脉冲而言，它们较为不常出现并且恒定地引起数据差错。此外，这些特性会随线路上负载情况的变化而显著地变化，例如有各种各样的其它负载会加到运载电流的导线上或被减掉。这样的负载包括工业机器、无数的设备中的各种电动机、照明调光电路、电热器和电池充电器。
数据通信系统中为了克服这些问题，经常采用检错和纠错方案，用以检测数据差错的发生并纠正数据差错。一种简单形式的检错是应用与每个数据块有关的一个奇偶校验比特，来指示该具体的数据块是含有奇数个“1”比特还是含有偶数个“1”比特。然而，这是一种非常简单的方案，它具有许多缺点。能够准确地检测出每个数据块中至多1个比特差错的检错方案是一种简单的检错方案。况且，应用一个奇偶校验比特并不能检测出一个数据块中发生两个比特的差错，这甚至被检测出来也不作为奇偶校验位的违章。另外，应用一个奇偶校验位仅能检测差错，并不能纠正差错。每当检测出差错时，接收地点典型地请求从发送地点再发送这特定的数据块。
普遍地用于数据通信系统中的一种类型的纠错方案是应用冗余数据传送，并在接收地点应用表决电路。在这种系统中，正被传送的数据重复传送多次，例如5次。在接收地点，所有的5个数据块被接收到，并由一个表决电路来处理，它将每个数据比特的5种接收版型相比较并根据表决多数意见来确定该比特是1还是0。虽然这种系统能检测和纠正数据差错，但就有效的数据通过量或传输速率而言，这要付出很大的代价，其原因是由于每个数据块必须重复传送多次的事实的缘故。
不同类型的数据传输格式对于不同类型的衰减和畸变很敏感。窄带传输格式例如移频键控(FSK)或振幅键控(ASK)，或多或少地不受频率依赖性衰减的影响，因而遭受很小的畸变或无畸变。然而，窄带信号的整个频带可能落在衰减零点而被严重地衰减。宽带传输格式例如扩展频谱，对窄带的衰减零点所造成的信号劣化较不敏感。可是，由于与扩展频谱信号有关的较宽的带宽，使得扩展频谱信号经历由于频率依赖性衰减而引起的较大的畸变。为此，一种常规的窄带信令格式对衰减很敏感，而一种常规的宽带信令格式对畸变很敏感。
通信系统除了要求数据完整性以外，必须在发送地点与接收地点之间提供同步。这对于在接收地点保持正确的比特定时是极其重要的。在同步系统中，含有一个独立的比特时钟信号，用以指示每个比特周期的开始和结束。在异步系统中，在每个数据块或帧的开始处含有一个同步前置码，它具有多个比特，以使接收机锁定在其上，并在传输和接收这些实际数据比特之前与发射机的比特定时相同步。
在与移相键控(PSK)信令一起使用的一种常规的串行同步系统中，接收机在随意点上对同步前置码的第一比特进行取样，然后将取样的比特与基准正弦信号相关。如果随意选择的取样点正确，则在该比特周期的一个部分上在该取样比特与基准正弦信号之间将存在最大的相关性，也即，比特边界正确地被识别出了，于是，接收的比特都在适当的时间点上被取样。如果相关性小于可接受的水平，则将取样点在时间上移位一个比特周期的几分之一，再作重复这个过程。这个过程一直重复，直至确定出最佳的比特取样点时为止。串行同步系统可以使用一种数据格式，每个比特间隔至少两个载波周期或循环，以保证正确的同步。这是由于有以下事实的缘故，亦即在PSK信令中存在畸变时在所接收的数据流中除了有相位变化之外，由接收机所应用的固定取样间隔可能不需要最佳地定位以对“1”比特或“0”比特取样。取样间隔的典型跨距至少为一整个载波周期。由于常规的同步系统不能足够精确地在载波周期的起点开始取样，而是在载波周期的几分之一的点上开始取样，所以每比特需要包含两个或多个完整的载波周期，以保证一个取样间隔至少一个载波周期。这样，由于取样间隔是至少一整个载波周期，并且取样间隔的起点可能不是载波周期的起点，所以每个信息比特需要至少两个完整的载波周期。虽然这种方案取得了改进的同步和取样，但它具有较大的缺点，即有效的数据通过量下降例如下降一半(每比特两个载波周期)。这种类型同步电路的另一个主要缺点是长时段，也即需要一个长的序列或同步前置码来取得正确同步。此外，由于同步过程跨越一个长时段，因而它本身对随时间变化的噪声敏感，这会影响同步过程的精确性。
本发明的一个目的是提供一种可利用新颖性的同步电路能在较短的时段内得到更坚实的同步且可在有噪声的媒体上高效地通信的方法和装置。
本发明的另一个目的是提供一种应用更坚实和可靠的分级同步电路能在有噪声的媒体上进行数据通信的方法和装置。
本发明再一个目的是提供一种能对给定的带宽以比常规的系统能给出的数据速率高些的数据传输速率在有噪声的媒体上进行数据通信的方法和装置。
本发明又一个目的是提供一种可应用新颖的、改进的扩展频谱技术来编码数据的方法和装置，这种技术利用数据编码提供纠错能力和改进的噪声抗御力，并利用一个或多个数学算子使已编码数据随机化以得到一种扩展频谱信号格式。
本发明还有一个目的是提供一种可在有噪声的媒体上进行数据通信且能实现硬纠错和软纠错、也能动态调整被纠正的硬差错和软差错的数目的方法和装置。
根据本发明，现已提供一种新颖的、可在有噪声的媒体上数据通信的装置和方法。该装置包括：在发送地点的发射机电路和在接收地点的接收机电路之一或两者。该数据被编码，以提供纠错能力。已编码的信号再经执行一项或多项数学运算加以修正，进而使数据信号随机化。为此，发射机电路根据待发送的数据产生一个宽带扩展频谱的信号，扩展信号改进其对噪声的抗御力。对扩展数据信号所使用的编码可以是或可以不是数据本身的函数。本发明的一个新颖性的方面是达到了增强的噪声抗御力，而在操作中不造成任何的信号劣化，并提高了纠错编码的效率。
数据按照具有预定格式的分组或帧的形式传送。每个数据帧含有一个同步前置码，后随是成帧信息，再后是已编码数据。
在接收地点处，由常规的前端电路根据其中传送数据的特定的媒体对已发送的信号初始地接收并处理。例如，在射频发送的情况下，接收机前端电路含有一个常规的射频接收机。类似地，在通过交流动力线传输的情况下，接收机前端电路含有合适的浪涌保护和/或滤波电路。
所接收的信号然后输入到一个同步电路，利用在数据帧内含的同步前置码来实现正确的定时和同步。一旦取得同步，帧的数据部分就输入到一个解调器电路，以将数据变换成二进制数字信号格式。这时，该数据尚未检错或纠错。
由解调器输出的数据流输入到一个解码器电路，以执行纠错。然后，将已纠错的比特流提供给后续电路使用。
上文简要说明所讨论的本发明，其它的目的、特点和优点将结合下文详细描述的一个实施例和以下附图就会明了，该实施例仅是示例性的，附图反映了该实施例的诸多方面。
图1示出一个数据帧方框图；
图2示出同步前置码的波形示例图；
图3示出并行同步信号的同步信号的示例图；
图4示出分级并行同步的方框图；
图5示出接收机一部分的方框图；
图6示出一种常规的(32，8)块编码方案示例图；
图7示出偏置线性算子的示例图；
图8示出置换线性算子的示例图。
图1示出可以配合本发明应用的数据帧10。数据帧10含有多个同步前置码11，它们的波形在图2中详细示出。同步前置码11包含在每个数据帧10的开始处，以使接收机正确地同步于发射机中所应用的特定的比特定时上。每个数据帧10的同步前置码11的数目随着每种数据传输系统的具体特性和要求而变化。另外，同步前置码11的数目在给定的系统内可逐帧变化。这可借助于应用同步结束字符12来实现。同步结束字符12专门选择得可使同步前置码11与同步结束字符12之间的汉明距离大于某个阈值的量值。换言之，在同步前置码11的各个比特与同步结束字符12之间有充分的差异量。按照这种方式，可以想像到，个别的同步前置码11可以互不相同。然而，差异量必须小于阈值汉明距离，以使接收机不会对同步前置码与同步结束字符12相混淆，但最末一个同步前置码与同步结束字符之间的差异仍须超过阈值汉明距离。
数据帧10的下一部分是码通/断指示符13，它指示数据编码(下文详细讨论)是否由发射机使用。在码通/断指示符13之后是数据部分14，其内含有从发射机到接收机所传送的实际数据。数据帧10还可以包含附加的分量15，这可以是一种检错码，诸如循环冗余检验(CRC)码。
同步前置码11在图2中详细示出。图2所示的特定信令和编码方案为PSK，这里应用了单频正弦载波来传输二进制信息，比特“1”由0°相位变化的正弦载波表明(图2，时段21)，比特“0”由180°反相的正弦载波表明(图2，时段22)。另一种可替代的方案是，可以应用差分PSK，即DPSK。在这后一种编码方案中，比特“0”时不包含任何的相位反转，比特“1”由正弦载波的180°相位反转来表示。其它的编码方案例如FSK也可以采用。
参考图3更详细地说明同步过程。如图3所示，同步前置码11被多次取样，每次在时间上偏移正弦载波周期的几分之一。这几分之一的偏移称为“时钟点(clock tick)”。标号31-38指示同步前置码取样的参差开始时间。在由标号31-38所指示的这些样值中，每个样值延时于同步前置码持续时间，因而称为“条(string)”。在图3所示的特定例子中，同步前置码11取样开始于8个参差的时间上，以产生8条，每条在时间上偏移了载波周期的八分之一。另一种可替代的方案是，同步前置码可以在16个参差的时间上开始取样，每条在时间上偏移了载波周期的十六分之一。再一种可替代的方案是，16个样值可以取在半载波间隔上，使得16条在时间上偏移1/32载波周期。通常，条数越多，同步越精确。不言而喻，少些或多些的条数是根据所希望的特定应用和同步精确度而定。
在图3所示的例子中，条31-38的每个是借助于条的一些部分与基准载波波形相比较或求相关来进行处理的，以产生一个序列的相关值或指示符。当每条是基于8比特同步前置码并且被划分成为16个部分(每比特2部分)时，相关性的过程将对每条产生一个16值的序列。例如，在条31的情况下，求相关性的第一部分从31′延伸到31”；第二部分从31”延伸到31”；等。类似地，条32的第一部分从32′延伸到32”。相关性可以在模拟域内执行，或者可替代地，相关性可以针对基准载波波形的数字化表示物来执行。得到最佳总体相关性的条，被选择作为指示对接收信号的正确开始位置，也即同步。
条31-38的每个在同步前置码的整个持续时间内每比特包含两个值。为此，如果同步前置码为8比特，则每条31-38总共含有16个值。将对应于不同开始时间的31-38的16个值条的每个加以处理，以便从条31-38中(也即从不同开始时间的31-38中)确定出最佳的取样位置。对条的处理可顺序地或并行地执行。
从同一个同步前置码并行地产生条31-38的优点是，减小随时间变化的噪声的影响。另一种可替代的方案是，开始时间为31的条可以在第一同步前置码期间产生，然后将开始点移位到开始时间32上，在第二同步前置码期间产生第二条，等。这后一种方案称为“串行同步”。然而，这后一种串行方案对于随时间变化的噪声很敏感，这是因为条31-38的每个是在不同的时间间隔期间产生的而可能有不同的噪声特性的缘故。另外，串行方案在同步化中要花费明显地较长的时段。如果给定足够的时段，则串行方案可得到精确的同步。然而，由于在某些应用中必须在短的有限的时间内达到同步，因而大多数串行方案应用了相当粗的粒度(逐条地应用较长的时间增量)，以便能在同步所容许的短时间内至少定位好一个开始点。这种方案其结果是往往不能以任何度数的精确度定位出开始点，尽管同步完成了，但它颇不精确。不精确的同步化的后果本身表明在数据解调级中。由于所达到的同步或多或少地是不精确的，也即数据比特的起点不可精确地知道，所以为了传送数据中的每个比特，需要每比特有较大数目的载波周期。因为本发明的并行同步可得到很精确的同步，因而能使串行同步的这种缺点大为减小。另外，这种并行同步有助于对同步前置码的每个比特的多重取样和求相关性。于是，可将每个比特的多重样值应用于分级的同步程序中。
现在参照图4来说明根据本发明的分级同步电路和程序。如图4所示，接收到的信号输入到数字化器41，数字化器41的输出施加到移位寄存器43。移位寄存器43具有16个输出端，这些输出的其中之一施加到相关器42组中的一个相关器上。移位寄存器43的每个输出代表该条的一个数字化数值部分。据此，每个输出可以包含很多个数字化值。按照这种方式，该组相关器42可用于对条31-38之一求相关性。随后，在下一个时钟点之后，移位寄存器43的各输出代表下一个条，相关器组用于对下一个条求相关性。另一种可替代的方案是，这个程序可利用延迟线来替代数字化器41和移位寄存器43在模拟域中执行。图4所示例的分级同步程序工作在16个相关值上，这16个相关值是从8比特同步前置码得出的，每个比特产生两个相关值。为此，实际上每比特有两个样值。同步前置码中的每个比特也可称为一个“片”(chip)。
相关器42的输出施加在三元(ternary)比较器或判决电路44上，在那里，每个相关值被指配以可能的三个不同状态之一。在这个特定的实施例中，如果相关值大于某个正阈值，则将它指定为1。相反地，如果相关值小于某个负阈值，则将它被指定为0。对于相关值是在该正与负阈值之间的所有其余情况，将它们指定为未知值或X值。另一种可替代的方案是，将每个相关值所指定的状态的数目可以小于或大于3。1和0值也可被认为是“强”值，因为它们在确实性的某种程度上是已知的。类似地，未知值或X值可被认为是“弱”值，因为它们在确实性的很大程度上是未知的。
如图4所示，对于一个特定的条的同一比特来说，每对值例如图3中32′-32”和32”-32”，要在比较器或判决电路46中进行逻辑分析，以便对每个比特指配一个奇异值或总体值。又如图2所示，每个比特的每对有效值包含正向载波信号和负向载波信号，在电学中，一对协调一致的(和有效的)值实示上是(1，0)或(0，1)。然而，在逻辑上，这些值对应于(1，1)或(0，0)。如果两个个别的值是两个1或两个0，则该比特分别指配以1或0。如果这对的值在逻辑上不协调一致，为(0，1)或(1，0)，则由于性能差的特定取样位置导致该条从进一步的考虑中要去掉。而且，如果任何比特的两个值都是X，则该条也要从进一步的考虑中除掉。如果在一个条中的一对数值含有一个X值，则该条依然保留，以便进一步考虑。然而，要注明X值的存在，并将它应用在下文所讨论的进一步处理中。另一种可替代的方案是，总体值可根据两个以上的值来定，它们可能对应于一个以上的比特。对于同步前置码的本地拷贝(同步0-7)的比较，可根据子比特(在比较器或判决电器46中)进行，或根据总体比特(在估值或比较器电路48中)进行。另一种可替代的方案是，由于条的处理考虑到该条的个别子比特值，因而根据子比特值指配总体值的步骤可以省略。
一旦所有的条都被处理，仍处于考虑之中的那些条(也即含有有效值的那些条)就在方框48中作进一步分析，以便接受最为可能的条作为正确的取样位置。如第一个准则所规定的，任何可接受的条必须具有的X值总数，即小于预定的最大阈值。在剩余的条中，将具有最小数目的X值的那一个选作为最好的条。在具有一个以上的条的组中存在一种结(tie)的情况下，从该组中选出中间的条。当该组中有偶数个条时，两个中间样值条中的任一个可被应用。然后，由方框49选择出适当的定时。
与常规的顺序同步相比较，分级同步系统特别是并行系统的优点是在给定的时段内较好的、较精确的同步。另外，同步化的分级方面(其中将两个样值用于同步前置码的每个比特)可对于后续的数据取样能较精确地判定正确取样点。
图5示出与本发明一起使用的接收机电路50的一部分的方框图。上述的同步程序在同步器电路51中执行。同步器电路51可以使用能够执行图3和图4所示的过程的许多已知电路技术中的任一种来实现。同步器51的输出指示正确的数据取样点。这个信息由解调器52利用，解调器抽取出每个数据帧中包含的数字比特。一旦实现同步，数据流就经由同步器直接通往解调器，这是因为一旦实现同步就无需保持执行同步的缘故。
当接收机电路50配备了由发射机电路所使用的同步前置码的一个本地拷贝时，它可在制造阶段期间来完成，或可替代地，将此信息作为远端或当地服务程序的一部分来提供出。将同步前置码的本地拷贝与同步器51所接收到的同步前置码相比较。这种比较可以用来检查精确度，和判定是否存在任何的线路或极性倒置，也即，正、负信号线是否倒置了。为此目的，这种比较也可以针对预存储的同步前置码同步0-7的补码来执行(图4，方框48)。
解码器53(图5)对解调器52的数字比特流输出进行解码，产生纠正的输出数据流。解码器53的详细操作将参考图6来说明，该图示出一个常规的纠错过程。
如图6所示，原始数据61的8比特被复制，用标号62表示。原始数据61的8比特还被处理，以便产生一个检错码(EDC)63。这可以借助于执行特定编码方案所规定的数学运算来实现。另一种可替代的方案是，可以预先计算出各种EDC并存储在存储器例如查找表内。这后一种方案简化了所需的实时计算；但这要为所需的较大的存储器容量而付出代价。
原始数据62和EDC63的每4个比特部分被处理，以便计算出一个8比特的纠错码(ECC)。由于原始数据62和EDC63总共包含4个4比特段，所以总共有4个ECC，在图6中用标号64-67表示。至此所做的一切工作包括产生ECC64-67，是由编码器电路来实现的。4个ECC64-67从编码器上传送出，随后由解码器接收。
解码器基本上执行与编码器相反的过程。在解码器每8比特ECC64-67被变换回到4比特字。如在编码器中那样，这种变换过程可以由计算来实现，或利用查找表来实现。4比特字中的两个含有数据字68，另外的两个4比特字含有EDC69。根据受到低于最大数目差错比特污染的每个接收到的ECC应当映射成为原来的4比特字(也即，最接近的4比特字(在码空间中)被认为是ECC未受到此类污染时所预定的4比特字)的事实，利用纠错码来纠正数据传输差错。这个方案能够纠正比特差错达到一定数量，因为如果有过量的比特差错则受污染的ECC将会呈现以便映射成为截然不同的4比特字(在码空间中更接近的)。纠正差错过程中的最后步骤是应用接收到的数据68来检查其对应的EDC，它应当与EDC69匹配。如果不匹配，则接收机可以请求再传送受污染的数据。
本发明利用一种数据纠错系统，如图6所示的那样，ECC进而被随机化，以便扩展该信号的频谱而不致有害地影响对该码的纠错特性。实现这一点不致引入任何不需要的比特，例如在常规的比特填充或插入方案中得到更随机化代码要付出编码效率和实效数据传输速率的代价。在本发明中所应用的特定的纠错码可以是戈莱(Golay)编码，例如在S.Lin和D.J.Costello，Jr.的著作“Error CortrolCoding：Fundamentals and Applications(Prentice Hall 1983)第五章中所描述的，其内容在此引用作为参考。戈莱编码也是一种块码(block code)，利用数学专门的生成多项式将12比特数据字转换成为23比特。可再加上一个奇偶校验比特，以形成一个24比特码。
按照本发明的一个方面，该24比特码进而被随机化，不引入附加的比特或对该码的纠错特性无负作用。这是利用某些线性算子例如偏置和置换来实现的。偏置作用示例于图7中，码71由偏置字72予以偏置。实际上，这等效于在码71与偏置字72之间执行异或(XOR)运算，而产生的结果为码73。
再利用图8中示例的置换作用使结果码73随机化。如图8所示，从偏置作用得来的结果码73在逐个比特基础上被重新安排，也即原始比特73按照一种不同的序列重新安排，以产生出随机化的码字74。置换和偏置作用可按照任意次序来执行。
偏置字72和置换作用的可行性组合在数量上是颇大的，尤其是在应用24比特码字的时候。尚且，某些组合具有优良的随机化特性。本发明人发现，当某些特性施加到一个码组或码字集上时可应用来评价一个特定组合的随机化能力。这里包括：在该组的每个码字的头标、中间和结尾处的一行内0/1的数目；在多个0或1的最大与最小游程长度之间的差异；在一个码字内游程长度的数目；不同游程长度的数目；重复码型的反复次数。
具体地说，希望：使每个码字的头标、中间和结尾处的一行内0/1的最大数目做到最小化；使0或1的最大与最小游程长度之间的最大差异最小化和0或1的最大与最小游程长度之间的最小差异最小化；使一个码组中游程长度的最大数目最小化；使仅仅两个不同的游程长度的发生机率最小化；以及使重复码型的重复次数最小化。根据这些准则，优选的组合之一是，偏置为16进制010804，置换(2，3，20，19，8，18，12，4，1，5，6，10，13，11，22，16，14，7，9，0，17，21，15，23)，以使C2比特之后是C3比特，再后是C20比特，等。
上述的纠错基本上可称为“硬”纠错。除了“硬”纠错之外，本发明能够执行“软”纠错，这示例在图5中。每个比特在解调器52中处理，它被指配1、0，或X(未知或删除)。在解调器52中初始地指定为X的那些比特在解码器53中处理整个帧之前均重新指定为1或是0。选择重新指定X→1或X→0，使得对于非X比特可纠错的数目要少些。
由于戈莱编码在码之间基本上具有汉明距离D为7，所以它能纠正至多3个“硬”差错。加上一个奇偶校验比特可使汉明距离D增加到8。可以纠正的“硬”H和“软”S差错的组合通常为：
                     2H+S＜D这里，H是“硬”差错的数目，S是软差错的数目，D是汉明距离。为此，例如可以纠正1个“硬”差错和5个“软”差错，或者2个“硬”差错和3个“软”差错。
本发明根据特定的噪声和畸变环境提供了动态调整可纠正的硬差错和软差错数目的能力。按照这种方式，可纠正的比特差错数目可以最大化或得到改善。这可按照多种方式来实现。例如，如果在一个时段上再传送请求的数目超过某一阈值，则可调整硬和软差错的组合，例如增加硬差错的数目和减少软差错的数目。如果这导致得到改善的性能，则该过程可以再重复，以便于进一步使硬和软差错的组合最佳化。相反地，如果这导致性能降低，则以反向调整硬和软差错的组合，以便定位一种较好的硬和软差错的组合。
另一种可替代的方案是，通过分析弱值的数目可找到硬和软差错的组合。如果对于一个给定比特数目其中弱值数目超过了的某个阈值量，则减少软差错数目而增加硬差错数目。这是由于在该系统有过量数目的弱值或软差错时可只纠正它们中的很少量并且存在为了纠正而被选定的那些比特很可能不是真正有差错的比特的事实而得出的。于是，这更有利于针对识别出的、硬差错进行纠正。
虽然本发明业已参照其优选实施例具体地示出和描述了，但本领域的技术人员理解，在形式上和细节上可以作出各种变化而不会偏离本发明的精神和范畴。

Claims (37)

1.一种用以对内含同步前置码的数据信号进行检测以选择出正确的比特定时的方法，其特征在于，包括以下步骤：
产生所述同步前置码的多个条，将每个条在时间上顺序地偏移所述同步前置码周期的几分之一，所述几分之一基本上与所述的比特周期除以所述多个条数目之商成比例；
将所述的多个条的每个比特周期中的至少第一比特部分和第二比特部分与一个基准信号相关，以产生至少第一相关值和第二相关值，每个比特部分短于所述的比特周期；
对于每一比特周期的第一比特部分和第二比特部分的每个，根据个别的比特部分的相关值，设定每个个别比特部分的值为多个值之一；
根据一个特定值最少数目中的至少一个和与一种预定码型相匹配的量值，从所述的同步前置码的多个条中选择出一个条，作为正确的比特定时。
2.根据权利要求1所述的方法，其特征在于，所述的设定步骤还包括以下步骤：
如果个别的相关值超过第一阈值，则将该个别的比特部分的值设定为1；如果个别的相关值低于第二阈值，则将该个别的比特部分的值设定为0，否则，将个别的比特部分的值设定为一个未知值。
3.根据权利要求1所述的方法，其特征在于，所述的设定步骤还包括以下步骤：
根据至少的第一比特部分值和第二比特部分值确定一个总体值。
4.根据权利要求1所述的方法，其特征在于，所述的多个值包括至少一个强值和至少一个弱值，而该特定值是一个弱值。
5.根据权利要求4所述的方法，其特征在于，还包括以下步骤：
舍弃具有内含两个弱值的一个比特周期的同步前置码条。
6.根据权利要求1所述的方法，其特征在于，所述的多个条是16个条。
7.根据权利要求1所述的方法，其特征在于，还包括以下步骤：
舍弃其中有一个比特周期内含不协调一致的数值的同步前置码条。
8.根据权利要求7所述的方法，其特征在于，所述的不协调一致的数值包括第一比特部分的数值为1和第二比特部分的数值为0。
9.根据权利要求7所述的方法，其特征在于，所述的不协调一致的数值包括第一比特部分的数值为0和第二比特部分的数值为1。
10.根据权利要求1所述的方法，其特征在于，所述的相关步骤是并行地执行的。
11.根据权利要求1所述的方法，其特征在于，所述的相关步骤是串行地执行的。
12.根据权利要求4所述的方法，其特征在于，所述的选择步骤中还包括以下步骤：
从具有相同数目弱值的多个同步前置码条中选择出中间的同步前置码条。
13.一种用以检测内含同步前置码的数据信号以便选择正确比特定时的电路，其特征在于，包括：
一个延时电路，产生所述的同步前置码的多个条，每条顺序地在时间上偏移所述的同步前置码比特周期的几分之一，所述几分之一实质上与所述比特周期除以所述多个样值条数目之商成比例；
一个相关器，将多个条的每个比特周期的至少第一比特部分和第二比特部分与一个基准信号相关，以便产生至少第一相关值和第二相关值，每个比特部分比所述的比特周期短些；
一个判决电路，根据个别的比特部分相关值，对于每个比特周期的第一比特部分和第二比特部分的每个，将每个个别的比特部分的值设定为多个值之一；
一个估值电路，根据最少数目的特定相关值的至少一个和与一个预定码型相匹配的量值，从所述的同步前置码的多个条中选择出一条作为正确的比特定时。
14.根据权利要求13所述的电路，其特征在于，该判决电路还包括：
一个特定值电路，如果个别的相关值超过第一阈值，则将该个别的比特部分的值设定为1；如果个别的相关值小于第二阈值，则将该个别的比特部分的值设定为0；否则，将个别的比特部分的值设定为一个未知值。
15.根据权利要求13的所述电路，其特征在于，其估值电路包括：
一个用以根据至少第一比特部分值和第二比特部分值确定一个总体值的电路。
16.根据权利要求13所述的电路，其特征在于，所述的多个值包括至少一个强值和至少一个弱值，该特定值是一个弱值。
17.根据权利要求16所述的电路，其特征在于，还包括：
一个用以舍弃其中具有内含两个弱值的一个比特周期的同步前置码条的电路。
18.根据权利要求13所述的电路，其特征在于，所述多个条是16个条。
19.根据权利要求13所述的电路，其特征在于，还包括：
一个用以舍弃其中具有内含不协调一致数值的一个比特周期的同步前置码条的电路。
20.根据权利要求19所述的电路，其特征在于，所述的不协调一致的数值包括为1的第一比特部分的数值和为0的第二比特部分的数值。
21.根据权利要求19所述的电路，其特征在于，所述的不协调一致的数值包括为0的第一比特部分的数值和为1的第二比特部分的数值。
22.根据权利要求13所述的电路，其特征在于，所述的相关器是一个并行相关器。
23.根据权利要求13所述的电路，其特征在于，所述的相关器是一个串行相关器。
24.根据权利要求16所述的电路，其特征在于，所述的估值电路包含一个中间选择器，用以从具有相同数目弱值的多个同步前置码条中选择出该中间的同步前置码条。
25.一种用以编码纠错数据信号以增加数据信号的随机性而不减小纠错能力和有效信号带宽的方法，其特征在于，包括以下步骤：
利用至少一个线性算子使纠错的数据信号随机化。
26.根据权利要求25所述的方法，其特征在于，所述的至少一个线性算子包括一种置换算子。
27.根据权利要求25所述的方法，其特征在于，所述的至少一个线性算子包括一种偏置算子。
28.根据权利要求26所述的方法，其特征在于，所述的置换算子限定为(2，3，20，19，8，18，12，4，1，5，6，10，13，11，22，16，14，7，9，0，17，21，15，23)。
29.根据权利要求27所述的方法，其特征在于，所述的偏置算子限定为16进制的010804。
30.一种用以编码纠错数据信号的数据编码器电路，其特征在于，包括：
一个随机化器，用以对所述的数据信号执行至少一种线性运算，以增加该数据信号的随机性，而不减小纠错能力和有效信号带宽。
31.根据权利要求30所述的电路，其特征在于，所述的至少一种线性运算包括一种置换运算。
32.根据权利要求30所述的电路，其特征在于，所述的至少一种线性运算包括一种偏置运算。
33.根据权利要求31所述的电路，其特征在于，所述的置换运算限定为(2，3，20，19，8，18，12，4，1，5，6，10，13，11，22，16，14，7，9，0，17，21，15，23)。
34.根据权利要求32所述的电路，其特征在于，所述偏置运算限定为16进制的010804。
35.一种数据通信的方法，其特征在于，包括以下步骤：
编码纠错数据信号，所述的编码步骤包括以下步骤：
利用至少一个线性算子将纠错数据信号随机化，以增加该数据信号的随机性，而不减小纠错能力和有效信号带宽；
检测内含一个同步前置码的数据信号，以选择出正确的比特定时，所述的同步步骤包括以下步骤：
产生所述的同步前置码的多个条，每个条顺序地在时间上偏移所述的同步前置码比特周期的几分之一，所述的几分之一基本上等于所述的比特周期除以所述的多个条的数目；
将多个条的每个比特周期的至少第一比特部分和第二比特部分与一个基准信号相关，以产生至少第一相关值和第二相关值，每个比特部分比所述的比特周期短些；
根据个别的比特部分相关值，对于每个比特周期的第一比特部分和第二比特部分的每个，设定每个个别的比特部分的值为多个值之一；
根据最少数目的特定相关值的至少一个和与一个预定码型的匹配情况，从所述的同步前置码的多个条中选择出一个条作为正确的比特定时。
36.一种数据通信装置，其特征在于，包括：
一个数据编码器电路，用以编码纠错数据信号，所述数据编码器包括：
一个随机化器，用以对所述的纠错数据信号执行至少一种线性运算，以增加数据信号的随机性，而不减小纠错能力和有效信号带宽；
一个用以检测内含一个同步前置码的数据信号以选择出正确的比特定时的电路，它包括：
一个延时电路，用以产生所述的同步前置码的多个条，每个条顺序地在时间上偏移所述的同步前置码比特周期的几分之一，所述的几分之一基本上等于所述的比特周期除以所述多个条的数目；
一个相关器，用以将多个条的每个比特周期的至少第一比特部分和第二比特部分与一个基准信号相关，以产生至少第一相关值和第二相关值，每个比特部分比所述的比特周期短些；
一个判决电路，根据个别的比特部分的相关值，对于每个比特周期的第一比特部分和第二比特部分的每个，将每个个别的比特部分的值设定为多个值之一；
一个估值电路，根据最少数目的特定值的至少一个和与一个预定码型的匹配情况，从所述的同步前置码的多个条中选择出一个条作为正确的比特定时。
37.一种用以动态地调整内含硬纠错和软纠错的纠错总数的方法，该方法可以由一个数据纠正系统在数据流上执行，以便增加可纠正的比特差错的总数，其特征在于，至少包括以下步骤之一：
a.如果在一个预定的时段期间数据再传送请求的数目超过第一预定阈值，则增加软纠错的数目和减少硬纠错的数目；
b.如果在一个预定的时段期间数据再传送请求的数目超过一个预定阈值，则减少软纠错的数目和增加硬纠错的数目；
c.如果多个弱比特值超过一个第二预定阈值，则减少软纠错的数目和增加硬纠错的数目。
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